JP2020090402A - 半導体層の形成方法 - Google Patents

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Abstract

【課題】転位密度を低減した半導体層を簡便な作製方法で作製するとともに、作製した後に、所望とする半導体層への転位の上昇を抑制する。【解決手段】貫通転位１２１，貫通転位１２２の表面に到達している箇所に、第１半導体層１０２に到達する窪み１０５，窪み１０６を形成し、窪み１０５，窪み１０６を通して第１半導体層１０２を酸化し、第２半導体層１０３の下面を覆う絶縁膜１０７を形成する。【選択図】 図１Ｄ

Description

本発明は、半導体層の形成方法に関し、基板の上に基板とは格子定数が異なる半導体を結晶成長する半導体層の形成方法に関する。
半導体薄膜は、電子デバイスや光デバイスの材料として用いられている。デバイスとして利用される半導体の多くは層構造を取り、半導体やサファイアなどの基板上に、結晶成長装置を用いて結晶成長される。結晶成長は、基板に対して格子整合するように行われてきたが、量産性やデバイス特性向上のため、サファイア基板上へのＧａＮの結晶成長や、Ｓｉ基板上への化合物半導体の結晶成長など、格子不整合系の成長（ヘテロエピタキシャル成長）も行われるようになってきている。
ヘテロエピタキシャル成長では、ヘテロ界面において各種結晶欠陥が導入され、これが半導体電子・光デバイスを構成する層（デバイス層）へ貫通する。この貫通欠陥は、デバイス特性を劣化させるため、貫通欠陥（貫通転位密度）の抑制が重要である。貫通転位密度を低減する技術はこれまでに幾つか提案されており、例えば、エピタキシャル横方向成長(epitaxial lateral overgrowth; ＥＬＯ）、アスペクト比トラップ（Aspect Ratio Trapping: ＡＲＴ）、閉じ込め横方向成長（Confined Epitaxial Lateral Overgrowth: ＣＥＬＯ)、歪超格子(Strained Layer Superlattice: ＳＬＳ）による転位フィルタなどがある。
例えば、非特許文献１に記載のＥＬＯは、ヘテロエピタキシャル成長させる半導体基板上に、ＳｉＯ2などの材料を堆積させてマスクを形成し、このマスクの一部に開口を設け、この開口部の底面に露出する半導体基板の表面より結晶成長を行う。この結晶成長において、マスク開口部直上に加え、開口部の周囲のマスク上へ覆いかぶさるように半導体の結晶を成長させる成長条件を用いることで、マスク上に形成される半導体層では、基板からの転位の伝搬を抑制することが可能となる。しかし、ＥＬＯでは、マスクの開口部においては、転位伝搬の抑制効果が無いため、基板平面方向全域に渡って、成長させた半導体層の転位密度を低減することは困難である。また、開口の周囲のマスク上への横方法の結晶成長は、一般的な基板の平面の垂直方向への成長に比べて困難であり、マスクの形状や開口の平面視の形状に制限があるため、マスクの上に形成した半導体層に必要とする半導体デバイス構造を必ずしも作製できないなどの問題がある。
次に、非特許文献２に記載のＡＲＴについて説明する。ＡＲＴは、平面方向の長さ（幅）に対する厚さの比（アスペクト比）を大きくしたストライプ構造の開口を備えるマスクを形成し、開口の箇所の基板表面に選択的に結晶成長を行うことで、開口内壁で転位を終端させる方法である。しかし、ストライプが延在する方向に直交する方向には、転位伝搬の抑制効果がある一方で、ストライプが延在する方向へは、内壁が存在しないために転位伝搬を抑制することはできない。また、アスペクト比を大きくして成長すると、成長可能な領域が小さくなるとともに、成長した表面が平坦ではなくなるという問題が発生する。
次に、非特許文献３に記載のＣＥＬＯについて説明する。ＣＥＬＯは、基板の上に形成した絶縁膜を加工することで、基板表面に細いチャネルを形成し、このチャネルを介して原料供給、成長を行うことで転位密度を大幅に低減する方法である。しかし、このＣＥＬＯでは、チャネル構造の作製が複雑であり、また、成長できる領域が極端に小さくなる。また、ＣＥＬＯでは、成長が基板表面の垂直方法以外の結晶面に対しても行う必要があるので、成長自体が困難になる。
次に、非特許文献４に記載のＳＬＳについて説明する。ＳＬＳでは、転位フィルタを用いている。この転位フィルタは作製が容易なため、ＳＬＳは、以前より広く用いられてきた。一方で、ＳＬＳは、転位密度の低減効果は少なく、また、絶縁材料による層が形成されていないため、デバイス構造作製後において、転位が、基板側からデバイスが形成されている層の方向に上昇することを必ずしも防ぐことはできない。
H. Kataria et al., "Simple Epitaxial Lateral Overgrowth Process as a Strategy for Photonic Integration on Silicon", IEEE Journal of Selected Topics in Quantum Electronics, vol. 20, no. 4, 8201407, 2014. J. G. Fiorenza et al., "Aspect Ratio Trapping: a Unique Technology for Integrating Ge and III-Vs with Silicon CMOS", ECS Transactions, vol. 33, no. 6, pp. 963-976, 2010. L. Czornomaz et al., "Confined Epitaxial Lateral Overgrowth (CELO): A Novel Concept for Scalable Integration of CMOS-compatible InGaAs-on-insulator MOSFETs on Large-Area Si Substrates", Symposium on VLSI Technology Digest of Technical Papers, 13-3, pp. T172-T173, 2015. R. Hull. et al., "Role of strained layer superlattices in misfit dislocation reduction in growth of epitaxial Ge0.5Si0.5 alloys on Si(100) substrates", Journal of Applied Physics, vol. 65, no. 12, pp. 4723-4729, 1989. Y. Hirai et al., "Characterization of the Oxide Film Obtained by Wet Oxidation of Al-Rich AlGaAs", Japanese Journal of Applied Physics, vol. 51, 02BG10, 2012. M. Ishii et al., "Etch Pit Observation of Very Thin {001}-GaAs Layer by Molten KOH", Japanese Journal of Applied Physics, vol. 15, no. 4, pp. 645-650, 1976. K. Akita et al., "Observation of Etch Pit Producted in InP by New Etcants", Journal of Crystal Growth, vol. 46, pp. 783-787, 1979.
上述したように、ヘテロエピタキシャル成長を行う際に転位密度を低減する方法は、種々提案されてきたが、これらの従来技術では、簡便な製造方法で転位密度を大幅に低減して半導体層を作製するとともに、作製した後に、所望とする半導体層への転位の上昇（伝搬）を抑制することができないという問題があった。
本発明は、以上のような問題点を解消するためになされたものであり、転位密度を低減した半導体層を簡便な作製方法で作製するとともに、作製した後に、所望とする半導体層への転位の上昇を抑制することを目的とする。
本発明に係る半導体層の形成方法は、基板の上に、基板の表面の面方向の格子定数が、基板と異なる第１半導体層を結晶成長する第１工程と、第１半導体層の上に接して第２半導体層を結晶成長する第２工程と、第２半導体層の転位の箇所を選択的に溶解させ、転位の箇所に、第１半導体層に到達する窪みを形成する第３工程と、窪みを通して第１半導体層を酸化し、第２半導体層の下面を覆う絶縁膜を形成する第４工程と、絶縁膜を形成した後で、第２半導体層を結晶再成長させる第５工程とを備える。
上記半導体層の形成方法の一構成例において、第３工程は、結晶異方性を有するエッチング処理により第２半導体層をエッチングすることで窪みを形成する。
上記半導体層の形成方法の一構成例において、第１半導体層は、Ａｌを含む化合物半導体から構成され、第２半導体層は、化合物半導体から構成されている。
上記の半導体層の形成方法の一構成例において、第１工程において、基板の上にバッファ層を形成した後で、バッファ層の上に第１半導体層を結晶成長する。
上記半導体層の形成方法の一構成例において、バッファ層は、化合物半導体から構成され、バッファ層の基板の表面の面方向の格子定数が、第１半導体層に近いほど、第１半導体層の基板の表面の面方向の格子定数に近づく状態とされている。
上記半導体層の形成方法の一構成例において、第１半導体層の基板の表面の面方向の格子定数は、第２半導体層に近いほど、第２半導体層の基板の表面の面方向の格子定数に近づく状態とされている。
以上説明したように、本発明によれば、第１半導体層の上に接して形成した第２半導体層の転位の箇所に、第１半導体層に到達する窪みを形成し、窪みを通して第１半導体層を酸化して第２半導体層の下面を覆う絶縁膜を形成するので、転位密度を低減した半導体層を簡便な作製方法で作製できるとともに、作製した後に、所望とする半導体層への転位の上昇が抑制できるという優れた効果が得られる。
図１Ａは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図１Ｂは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図１Ｃは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図１Ｄは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図１Ｅは、本発明の実施の形態１における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図２は、成長基板の表面の面方向の格子定数が異なる窒化物半導体を結晶成長して形成した半導体層に発生している貫通転位密度と、平均して転位を１つ含む平面視矩形の領域の一辺の長さとの関係を示す特性図である。 図３は、本発明の実施の形態１における他の半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図４Ａは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図４Ｂは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図４Ｃは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図４Ｄは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。 図４Ｅは、本発明の実施の形態２における半導体層の形成方法を説明するための途中工程における半導体層の状態を示す断面図である。
以下、本発明の実施の形態に係る半導体層の形成方法について説明する。
［実施の形態１］
はじめに、本発明の実施の形態１に係る半導体層の形成方法について、図１Ａ〜図１Ｅを参照して説明する。
まず、図１Ａに示すように、基板１０１の上に、基板１０１の表面の面方向の格子定数が、基板１０１と異なる第１半導体層１０２を結晶成長する（第１工程）。実施の形態１では、基板１０１の上に、バッファ層１０４を結晶成長し、バッファ層１０４の上に第１半導体層１０２を結晶成長（エピタキシャル成長）する。基板１０１は、例えば、Ｓｉから構成し、第１半導体層１０２は、ＡｌＧａＡｓから構成する。ＡｌＧａＡｓは、Ａｌを含む化合物半導体である。また、バッファ層１０４は、ＧａＡｓから構成する。バッファ層１０４、第１半導体層１０２は、例えば、有機金属気相成長法、分子線エピタキシー法などにより形成できる。
ＧａＡｓから構成したバッファ層１０４、ＡｌＧａＡｓから構成した第１半導体層１０２は、基板１０１の表面の面方向の格子定数が、Ｓｉから構成した基板１０１とは異なっている。このため、実施の形態１では、基板１０１とバッファ層１０４とのヘテロ界面において、貫通転位１２１，貫通転位１２２が発生し、発生した貫通転位１２１，貫通転位１２２は、第１半導体層１０２の表面まで伝搬する。
次に、図１Ｂに示すように、第１半導体層１０２の上に接して第２半導体層１０３を結晶成長する（第２工程）。第２半導体層１０３は、例えば、ＧａＡｓなどの化合物半導体から構成する。第１半導体層１０２の表面まで伝搬している貫通転位１２１，貫通転位１２２は、第２半導体層１０３の表面まで伝搬する。
次に、図１Ｃに示すように、貫通転位１２１，貫通転位１２２の表面に到達している箇所に、第１半導体層１０２に到達する窪み１０５，窪み１０６を形成する（第３工程）。第２半導体層１０３の表面に到達した貫通転位１２１，貫通転位１２２の箇所を、選択的に溶解させることで、窪み１０５，窪み１０６が形成できる。
例えば、溶融ＫＯＨをエッチャントとしたウエットエッチングにより、第２半導体層１０３の表面に到達している貫通転位１２１，貫通転位１２２の箇所をエッチングする。このエッチング処理は、ＧａＡｓなどのＩＩＩ−Ｖ族化合物半導体の異なる結晶面の間でエッチングレートが異なる、結晶異方性を有するエッチングである。このため、上記エッチングによれば、第２半導体層１０３の表面はエッチングあまり進行させず、貫通転位１２１，貫通転位１２２の箇所を、選択的にエッチングさせることができる。
上述したエッチング処理は、半導体の結晶における転位の有無、および発生箇所の分布を確認するために用いられている（非特許文献６，非特許文献７参照）。この技術において、エッチング処理により転位の箇所に形成される窪みは、エッチピット（etch-pit）と呼ばれている。
なお、上述したエッチング処理で用いるエッチャントは、溶融ＫＯＨに限らず、Ｈ2Ｏ：ＡｇＮＯ3：ＣｒＯ3：ＨＦ、Ｂｒ2：ＣＨ3ＯＨ、Ｈ2ＳＯ4：Ｈ2Ｏ2：Ｈ2Ｏ、ＮＨ4ＯＨ：Ｈ2Ｏ2、ＨＦ：ＨＮＯ3：Ｈ2Ｏなどが適用可能である。
次に、窪み１０５，窪み１０６を通して第１半導体層１０２を酸化し、図１Ｄに示すように、第２半導体層１０３の下面を覆う絶縁膜１０７を形成する（第４工程）。実施の形態１では、第１半導体層１０２をすべて酸化することで、アモルファス状態の絶縁膜１０７を形成する。例えば、よく知られた水蒸気熱酸化により、ＡｌＧａＡｓを酸化させることで、絶縁膜１０７を形成する。非特許文献５によれば、Ａｌ組成比が８０％以上のＡｌＧａＡｓは、酸化可能となることが言及されており、このような組成のＡｌＧａＡｓより第１半導体層１０２を構成することが好ましい。
次に、絶縁膜１０７を形成した後で、第２半導体層１０３を結晶再成長させ、図１Ｅに示すように、第２半導体層１０３を、初期状態より厚くする（第５工程）。結晶再成長により、第２半導体層１０３を、より厚くすることで、窪み１０５，窪み１０６を埋めて、第２半導体層１０３の表面を、比較的平坦にする。
ここで、窪み１０５，窪み１０６の形成では、窪み１０５，窪み１０６の平面視の形状における穴径と、貫通転位１２１，貫通転位１２２の密度との関係が重要となる。図２に、成長基板の表面の面方向の格子定数が異なる窒化物半導体を結晶成長して形成した半導体層に発生している貫通転位密度と、平均して転位を１つ含む平面視矩形の領域の一辺の長さ（領域寸法）との関係を示す。この関係は、貫通転位密度をＤ、領域寸法をＬとすると、Ｌ＝１／sqrt（Ｄ）として計算できる。例えば、貫通転位密度が１０8ｃｍ-2である場合、平面視で一辺１μｍの四角形内に１つの貫通転位を有することを意味する。
例えば、貫通転位密度が１０8ｃｍ-2の半導体層に窪みを形成する場合、窪みの平面視の径の大きさが１μｍを超えてしまうと、隣り合う窪み同士が結合し、半導体層の全体がエッチングされてしまう。このため、窪みの形成においては、平面視の径の大きさが、転位出現頻度（貫通転位密度）以下とすることが必要となる。
また、窪み１０５，窪み１０６は、第２半導体層１０３を貫通し、第２半導体層１０３に到達していることが重要となる。窪み１０５，窪み１０６の形状は、第２半導体層１０３の材料と、窪み１０５，窪み１０６の形成に用いるエッチャントにより異なる。このため、予め、形成される窪み１０５，窪み１０６の、平面視の径の大きさや、深さなどを把握しておく必要がある。これは、試験的に形成した窪みを、光学顕微鏡や電子顕微鏡で観察することで、実施できる。
例えば、平面視の径の大きさと深さとの比（縦横比）が１の窪みが形成される場合、窪みが形成される半導体層の厚さは、図２に示す転位出現頻度以下の厚さとし、形成する窪みの平面視の径の大きさは、半導体層の厚さ以下とする必要がある。窪みの縦横比が異なる場合は、この比率により、半導体層の厚さを、窪みが貫通して下層に到達するように作製する必要がある。
上述した実施の形態１によれば、第２半導体層１０３においては、貫通転位がないものとなる。また、基板１０１とバッファ層１０４とのヘテロ界面において発生している貫通転位１２１，貫通転位１２２は、絶縁膜１０７より上の層に伝搬することがなく、絶縁膜１０７の上の第２半導体層１０３には、貫通転位が伝搬することがない。このように、実施の形態１によれば、転位密度を低減して半導体層を作製でき、また、作製した後に、所望とする半導体層への転位の上昇が抑制できるようになる。また、上述した実施の形態１によれば、従来一般に用いられている結晶成長技術、および窪み形成技術を用いており、非常に簡便に、半導体層が作製可能である。
ところで、図３に示すように、バッファ層１０４を、ＧａＡｓからなる第１バッファ層１０４ａと、ＩｎＰからなる第２バッファ層１０４ｂとの積層構造としてもよい。なお、この場合、第１半導体層１０２は、ＩｎＡｌＡｓから構成し、第２半導体層１０３は、ＩｎＰから構成する。Ｓｉからなる基板１０１、ＧａＡｓからなる第１バッファ層１０４ａ、ＩｎＰからなる第２バッファ層１０４ｂは、基板１０１の表面の面方向の格子定数が、下側から上側にかけて、順に大きくなるように設計する。
このようなヘテロエピタキシャル成長においては、格子定数が急に大きく変化すると、島状に結晶が成長する３次元成長したり、結晶性を著しく損ねたりする場合がある。このような問題を抑制するために、バッファ層１０４を、第１バッファ層１０４ａ、第２バッファ層１０４ｂから構成し、格子定数の大きな変化が起きないようにする。なお、バッファ層を２つの層から構成して格子定数の変化を２段階としたが、バッファ層をより多くの層から構成して多段階に格子定数を変化させるようにすることもできる。言い換えると、バッファ層の、基板の表面の面方向の格子定数が、第１半導体層に近いほど、第１半導体層の基板の表面の面方向の格子定数に近づく状態に変化していれば、上述した結晶成長の問題が抑制できる。
なお、ＩｎＰから構成した第２半導体層１０３に、窪み１０５，窪み１０６を形成する場合に用いるエッチャントは、Ｂｒ2：ＣＨ3ＯＨ，ＨＢｒ：Ｈ2Ｏ2：ＨＣｌ：Ｈ2Ｏ，ＨＮＯ3：ＨＣｌ：Ｂｒ2，Ｈ3ＰＯ4：ＨＢｒ，ＨＢｒ：ＨＮＯ3，ＨＢｒ：ＨＦ，ＨＢｒ：ＣＨ3ＣＯＯＨなどが適用可能である。
上述したように、バッファ層１０４を多層として格子定数の大きな変化を抑制することで、初期段階での転位密度が低減できる。初期段階で転位密度を低減できると、窪みの寸法と第２半導体層１０３の厚さに自由度が増えるため、初期段階での転位密度の低減は、本発明において重要となる。初期段階での転位密度の低減は、上述したように、バッファ層を多層構造とする以外にも、熱サイクルアニール、歪超格子バッファなどがあり、これらを組み合わせることで更に容易に、本発明が実施できるようになる。
［実施の形態２］
次に、本発明の実施の形態２に係る半導体層の形成方法ついて、図４Ａ〜図４Ｅを参照して説明する。
まず、図４Ａに示すように、基板２０１の上に、基板２０１の表面の面方向の格子定数が、基板２０１と異なる第１半導体層２０２を結晶成長（エピタキシャル成長）する（第１工程）。実施の形態２では、第１半導体層２０２に、バッファ層としての機能を持たせる。基板２０１は、例えば、Ｓｉから構成し、第１半導体層２０２は、ＡｌＧａＡｓから構成する。ＡｌＧａＡｓは、Ａｌを含む化合物半導体である。第１半導体層２０２は、例えば、有機金属気相成長法、分子線エピタキシー法などにより形成できる。Ｓｉ基板の上へのＡｌＧａＡｓのエピタキシャル成長は、分子線エピタキシー法において作製実績がある。
なお、実施の形態１のバッファ層１０４と同様に、第１半導体層２０２は、基板２０１の表面の面方向の格子定数を、後述する第２半導体層２０３に近いほど、第２半導体層２０３の基板の表面の面方向の格子定数に近づく状態に変化させることもできる。
ＡｌＧａＡｓから構成した第１半導体層２０２は、基板２０１の表面の面方向の格子定数が、Ｓｉから構成した基板２０１とは異なっている。このため、実施の形態２では、基板２０１と第１半導体層２０２とのヘテロ界面において、貫通転位２２１，貫通転位２２２が発生し、発生した貫通転位２２１，貫通転位２２２は、第１半導体層２０２の表面まで伝搬する。
次に、図４Ｂに示すように、第１半導体層２０２の上に接して第２半導体層２０３を結晶成長する（第２工程）。第２半導体層２０３は、例えば、ＧａＡｓから構成する。第１半導体層２０２の表面まで伝搬している貫通転位２２１，貫通転位２２２は、第２半導体層２０３の表面まで伝搬する。
次に、図４Ｃに示すように、貫通転位２２１，貫通転位２２２の表面に到達している箇所に、第１半導体層２０２に到達する窪み２０４，窪み２０５を形成する（第３工程）。第２半導体層２０３の表面に到達した貫通転位２２１，貫通転位２２２の箇所を、選択的に溶解させることで、窪み２０４，窪み２０５が形成できる。窪み２０４，窪み２０５の形成は、前述した実施の形態１と同様である。
ここで、各半導体層の厚さによって変化はするが、貫通転位密度は、１０8ｃｍ-2程度である。この場合、図２を用いて説明したことにより、第２半導体層２０３の表面に到達している貫通転位は、一辺１μｍの四角形内に１つ存在することになる。言い換えると、第２半導体層２０３の表面で隣り合う貫通転位の間隔は、１μｍ程度となる。この状態では、平面視の径の大きさが０．５μｍ程度の窪みを形成すると、隣り合う窪みの間には、面方向に平均して長さ０．５μｍ程度の領域の第２半導体層２０３が残ることになる。
次に、窪み２０４，窪み２０５を通して第１半導体層２０２を酸化し、図４Ｄに示すように、第２半導体層２０３の下面を覆う絶縁膜２０６を形成する（第４工程）。実施の形態２では、第１半導体層２０２の厚さ方向の一部をすべて酸化することで、アモルファス状態の絶縁膜２０６を形成する。例えば、よく知られた水蒸気熱酸化により、ＡｌＧａＡｓを酸化させることで、絶縁膜２０６を形成する。
次に、絶縁膜２０６を形成した後で、第２半導体層２０３を結晶再成長させ、図４Ｅに示すように、第２半導体層２０３を、初期状態より厚くする（第５工程）。結晶再成長により、第２半導体層２０３を、より厚くすることで、窪み２０４，窪み２０５を埋めて、第２半導体層２０３の表面を、比較的平坦にする。
上述した実施の形態２によれば、第２半導体層２０３においては、貫通転位がないものとなる。また、基板２０１と第１半導体層２０２とのヘテロ界面において発生している貫通転位２２１，貫通転位２２２は、絶縁膜２０６より上の層に伝搬することがなく、絶縁膜２０６の上の第２半導体層２０３には、貫通転位が伝搬することがない。このように、実施の形態２おいても、転位密度を低減して半導体層を作製でき、また、作製した後に、所望とする半導体層への転位の上昇が抑制できるようになる。また、実施の形態２においても、従来一般に用いられている結晶成長技術、および窪み形成技術を用いており、非常に簡便に、半導体層が作製可能である。
ところで、第２半導体層２０３に形成した窪み２０４，窪み２０５を介した第１半導体層２０２を酸化では、窪み２０４，窪み２０５の基板２０１側の下端より、厚さ方向および面方向に均等に酸化が進行する。このため、隣り合う窪みの間隔が１μｍであれば、１つの窪みから少なくとも、０．２５μｍずつ酸化させることで、第２半導体層２０３の下面の全域を覆い、厚さ０．２５μｍの絶縁膜２０６が形成できる。したがって、第１半導体層２０２の厚さが０．２５μｍ以下であれば、第１半導体層２０２の全体が酸化されて絶縁膜２０６となる。一方、第１半導体層２０２が、０．２５μｍより厚い場合、上述した２０４，２０５を介した酸化をしても、第１半導体層２０２の厚さ方向に基板２０１側の一部が酸化されずに残る。
なお、絶縁膜２０６を形成した後で、第２半導体層２０３を結晶再成長させるため、絶縁膜２０６形成のための酸化処理においては、第２半導体層２０３の酸化速度が十分に遅い必要がある。具体的には、第２半導体層２０３の下面を覆う絶縁膜２０６が形成されるまでの間に、第２半導体層２０３の少なくとも厚さ方向の一部が、酸化されずに残っていることが必要となる。
例えば、窪み２０４，窪み２０５の縦横比が１の場合、前述したように、窪み２０４，窪み２０５を貫通させるため、第２半導体層２０３の厚さは、０．５μｍ以下とする必要がある。一例として、設計の上限である厚さ０．５μｍの第２半導体層２０３を用いた場合を考える。この場合、第２半導体層２０３を、厚さ０．２５μｍ酸化する間に、第２半導体層２０３を、酸化されずに残すためには、第２半導体層２０３の酸化速度が、第２半導体層２０３の酸化速度の２倍まで許容される。
一方、窪み２０４，窪み２０５の平面視の径の大きさが深さの５倍（縦横比が５）の場合、窪み２０４，窪み２０５の平面視の径を０．５μｍとすると、深さは０．１μｍとなる。この場合、第２半導体層２０３の厚さは、０．１μｍ以下としなければならない。この場合、第１半導体層２０２を、厚さ０．２５μｍ酸化する間に、第２半導体層２０３の一部を残存させるためには、第２半導体層２０３の酸化速度が、第２半導体層２０３の酸化速度に対して２．５分の１倍未満にしなければならない。
このような条件を満たすためには、第１半導体層２０２を構成するＡｌＧａＡｓのＡｌ組成を調整するなどにより、第１半導体層２０２の酸化速度を調整する必要がある。例えば、Ａｌ組成比が高いほどＡｌＧａＡｓの酸化速度が速くなるため、Ａｌの組成比を高くしたＡｌＧａＡｓから第１半導体層２０２を構成することで、ＧａＡｓから構成した第２半導体層２０３との間の酸化速度差を大きく取りやすい。
以上に説明したように、本発明によれば、第１半導体層の上に接して形成した第２半導体層の転位の箇所に、第１半導体層に到達する窪みを形成し、窪みを通して第１半導体層を酸化して第２半導体層の下面を覆う絶縁膜を形成するので、転位密度を低減した半導体層を簡便な作製方法で作製できるとともに、作製した後に、所望とする半導体層への転位の上昇が抑制できるようになる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
１０１…基板、１０２…第１半導体層、１０３…第２半導体層、１０４…バッファ層、１０５…窪み、１０６…窪み、１０７…絶縁膜、１２１…貫通転位、１２２…貫通転位。

Claims (6)

  1. 基板の上に、前記基板の表面の面方向の格子定数が前記基板と異なる第１半導体層を結晶成長する第１工程と、
    前記第１半導体層の上に接して第２半導体層を結晶成長する第２工程と、
    前記第２半導体層の転位の箇所を選択的に溶解させ、前記転位の箇所に、前記第１半導体層に到達する窪みを形成する第３工程と、
    前記窪みを通して前記第１半導体層を酸化し、前記第２半導体層の下面を覆う絶縁膜を形成する第４工程と、
    前記絶縁膜を形成した後で、前記第２半導体層を結晶再成長させる第５工程と
    を備える半導体層の形成方法。
  2. 請求項１記載の半導体層の形成方法において、
    前記第３工程は、結晶異方性を有するエッチング処理により前記第２半導体層をエッチングすることで前記窪みを形成することを特徴とする半導体層の形成方法。
  3. 請求項１または２記載の半導体層の形成方法において、
    前記第１半導体層は、Ａｌを含む化合物半導体から構成され、
    前記第２半導体層は、化合物半導体から構成されている
    ことを特徴とする半導体層の形成方法。
  4. 請求項１〜３のいずれか１項に記載の半導体層の形成方法において、
    前記第１工程は、前記基板の上にバッファ層を形成した後で、前記バッファ層の上に前記第１半導体層を結晶成長する工程を含む
    ことを特徴とする半導体層の形成方法。
  5. 請求項４記載の半導体層の形成方法において、
    前記バッファ層は、化合物半導体から構成され、前記バッファ層の前記基板の表面の面方向の格子定数が、前記第１半導体層に近いほど、前記第１半導体層の前記基板の表面の面方向の格子定数に近づく状態とされている
    ことを特徴とする半導体層の形成方法。
  6. 請求項３記載の半導体層の形成方法において、
    前記第１半導体層の前記基板の表面の面方向の格子定数は、前記第２半導体層に近いほど、前記第２半導体層の前記基板の表面の面方向の格子定数に近づく状態とされている
    ことを特徴とする半導体層の形成方法。
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