JPH088184A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH088184A JPH088184A JP13905494A JP13905494A JPH088184A JP H088184 A JPH088184 A JP H088184A JP 13905494 A JP13905494 A JP 13905494A JP 13905494 A JP13905494 A JP 13905494A JP H088184 A JPH088184 A JP H088184A
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- JP
- Japan
- Prior art keywords
- film
- gaas
- crystal layer
- layer
- growth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Crystals, And After-Treatments Of Crystals (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 残留歪みに基づく結晶層の反り、結晶層内の
転位密度を低減し得る半導体素子の製造方法を提供す
る。 【構成】 Ｓｉ半導体基板上にＧａＡｓ膜をヘテロエピ
タキシャル成長により形成した後に、このＧａＡｓ膜の
領域分割を行って前記膜中の残留歪みを軽減させる。そ
の後、領域分割した膜上に、再度ホモエピタキシャル成
長によりエピタキシャル層を形成する。なお、好ましく
は、半導体基板上に形成したヘテロエピタキシャル膜
に、種々の運動によって転位密度が低くなるように熱処
理を行った後に領域分割を行う。
転位密度を低減し得る半導体素子の製造方法を提供す
る。 【構成】 Ｓｉ半導体基板上にＧａＡｓ膜をヘテロエピ
タキシャル成長により形成した後に、このＧａＡｓ膜の
領域分割を行って前記膜中の残留歪みを軽減させる。そ
の後、領域分割した膜上に、再度ホモエピタキシャル成
長によりエピタキシャル層を形成する。なお、好ましく
は、半導体基板上に形成したヘテロエピタキシャル膜
に、種々の運動によって転位密度が低くなるように熱処
理を行った後に領域分割を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に結晶
層、特に、ヘテロエピタキシャル膜を形成する工程を有
する半導体素子の製造方法に関する。
層、特に、ヘテロエピタキシャル膜を形成する工程を有
する半導体素子の製造方法に関する。
【０００２】
【従来の技術】半導体素子の製造に際しては、下地とな
る半導体基板（以下、単に基板と称する）上にエピタキ
シャル成長技術等を用いて半導体層（以下、結晶層）を
形成しているのが通常であるが、形成した結晶層に何ら
かの内部損傷や転位現象等が存在すると、半導体素子の
特性や安定性が損なわれる場合がある。特に、基板と異
なる元素から成る結晶層を形成するヘテロエピタキシャ
ル成長の場合には、結晶内にいわゆるミスフィット転位
が発生する確率が高い。このミスフィット転位は、２結
晶間の格子不整合、即ちミスフィットに基づきその界面
で発生するもので、その一部は、結晶成長中にその表面
へ伝播する。この転位は、特にスレディング転位と呼ば
れており、結晶表面付近に作製した種々のデバイスの特
性を劣化させることが明らかにされている。
る半導体基板（以下、単に基板と称する）上にエピタキ
シャル成長技術等を用いて半導体層（以下、結晶層）を
形成しているのが通常であるが、形成した結晶層に何ら
かの内部損傷や転位現象等が存在すると、半導体素子の
特性や安定性が損なわれる場合がある。特に、基板と異
なる元素から成る結晶層を形成するヘテロエピタキシャ
ル成長の場合には、結晶内にいわゆるミスフィット転位
が発生する確率が高い。このミスフィット転位は、２結
晶間の格子不整合、即ちミスフィットに基づきその界面
で発生するもので、その一部は、結晶成長中にその表面
へ伝播する。この転位は、特にスレディング転位と呼ば
れており、結晶表面付近に作製した種々のデバイスの特
性を劣化させることが明らかにされている。
【０００３】また、エピタキシャル成長等においては、
基板と結晶層との熱膨張係数の差も問題となる。即ち、
両者の熱膨張係数が大きく異なると、成長終了後の結晶
に大きな「そり」を与えると共に、成長温度から室温へ
温度を低下させる段階で、やはり結晶内に転位を発生さ
せることが知られている。特に、応用上、最も興味が持
たれているＳｉを基板としたＧａＡｓ膜の成長では、格
子定数の差が約４％、熱膨張係数の差が約２．５倍と大
きく、上述した問題点が極めて強いため、結晶の完全性
に悪影響を与えている。
基板と結晶層との熱膨張係数の差も問題となる。即ち、
両者の熱膨張係数が大きく異なると、成長終了後の結晶
に大きな「そり」を与えると共に、成長温度から室温へ
温度を低下させる段階で、やはり結晶内に転位を発生さ
せることが知られている。特に、応用上、最も興味が持
たれているＳｉを基板としたＧａＡｓ膜の成長では、格
子定数の差が約４％、熱膨張係数の差が約２．５倍と大
きく、上述した問題点が極めて強いため、結晶の完全性
に悪影響を与えている。
【０００４】そこで、従来、上述の問題点を改善するこ
とを目的とした各種の提案がなされてきており、Optoel
ectronics(1994年、9 巻第1 号、ｐ.95 〜117)等に、そ
れらの改善技術が開示されている。
とを目的とした各種の提案がなされてきており、Optoel
ectronics(1994年、9 巻第1 号、ｐ.95 〜117)等に、そ
れらの改善技術が開示されている。
【０００５】例えば、Ｓｉ基板上のＧａＡｓ膜の成長に
おいて、成長膜に残留する歪み、例えば伸縮性の歪みを
軽減する有効な手段として、成長後のＧａＡｓ膜を種々
のパターン形状に分割するか、あるいは予めＳｉ基板を
種々の形状に加工した後、その基板上にＧａＡｓ膜を成
長させる手法が知られている。この手法は、加工によっ
て形成されたパターンの周辺を、隣接するＧａＡｓ膜に
よる固着から解放することで、歪みを減少させるもので
ある。このようにパターン化したＧａＡｓ膜のストレス
の大きさの測定例を図４に示す。
おいて、成長膜に残留する歪み、例えば伸縮性の歪みを
軽減する有効な手段として、成長後のＧａＡｓ膜を種々
のパターン形状に分割するか、あるいは予めＳｉ基板を
種々の形状に加工した後、その基板上にＧａＡｓ膜を成
長させる手法が知られている。この手法は、加工によっ
て形成されたパターンの周辺を、隣接するＧａＡｓ膜に
よる固着から解放することで、歪みを減少させるもので
ある。このようにパターン化したＧａＡｓ膜のストレス
の大きさの測定例を図４に示す。
【０００６】図４を参照すると、パターンが小さくなる
につれてストレスの大きさが減少しており、また、スト
ライプ状のパターンに比べて正方形のパターンの歪みが
約１／２程度に小さくなることが判る。この歪みの減少
は、２５μｍ以下のパターンに対して特に顕著にあらわ
れる。
につれてストレスの大きさが減少しており、また、スト
ライプ状のパターンに比べて正方形のパターンの歪みが
約１／２程度に小さくなることが判る。この歪みの減少
は、２５μｍ以下のパターンに対して特に顕著にあらわ
れる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｇ
ａＡｓ膜の分割例において、個々のパターンのＧａＡｓ
膜中の転位を電子顕微鏡で観察したところ、転位密度
は、歪みの小さなパターンの膜中でも全面成長した膜中
でも全く差がなく、転位の発生に対しては、分割パター
ン化による転位減少効果は見られないことが判明した。
むしろ、小さなパターンのＧａＡｓ膜中において、この
膜の側面から発生した双晶や積層欠陥が全体の格子欠陥
密度を高める原因となっており、ここに改善の余地があ
った。
ａＡｓ膜の分割例において、個々のパターンのＧａＡｓ
膜中の転位を電子顕微鏡で観察したところ、転位密度
は、歪みの小さなパターンの膜中でも全面成長した膜中
でも全く差がなく、転位の発生に対しては、分割パター
ン化による転位減少効果は見られないことが判明した。
むしろ、小さなパターンのＧａＡｓ膜中において、この
膜の側面から発生した双晶や積層欠陥が全体の格子欠陥
密度を高める原因となっており、ここに改善の余地があ
った。
【０００８】本発明の課題は、上記背景に鑑み、残留歪
みに基づく結晶層の「そり」や転位密度を低減し得る半
導体素子の製造方法を実現することにある。
みに基づく結晶層の「そり」や転位密度を低減し得る半
導体素子の製造方法を実現することにある。
【０００９】
【課題を解決するための手段及び作用】本発明は、上記
課題を解決するため、半導体基板上に結晶層を形成する
工程を有する半導体素子の製造方法において、まず、結
晶層の形成後にこの結晶層の領域分割を行い、更に、領
域分割した結晶層上にホモエピタキシャル膜を形成す
る。これにより、領域分割した結晶層側面からの双晶や
積層欠陥の発生が抑制される。また、領域分割を行うこ
とで残留歪みが緩和される。特に、図４に示されるよう
に、２５μｍ以下の大きさのパターンでは、残留歪みが
格段に減少する。
課題を解決するため、半導体基板上に結晶層を形成する
工程を有する半導体素子の製造方法において、まず、結
晶層の形成後にこの結晶層の領域分割を行い、更に、領
域分割した結晶層上にホモエピタキシャル膜を形成す
る。これにより、領域分割した結晶層側面からの双晶や
積層欠陥の発生が抑制される。また、領域分割を行うこ
とで残留歪みが緩和される。特に、図４に示されるよう
に、２５μｍ以下の大きさのパターンでは、残留歪みが
格段に減少する。
【００１０】本発明では、また、エピタキシャル膜の形
成後、領域分割前に、所定条件下で加熱処理を行う。こ
の加熱処理は、具体的には、基板上に形成した結晶層を
６００乃至１０００℃の温度範囲で１０秒〜１０時間加
熱する処理であり、このような加熱処理によって、転位
は、結晶を構成する（１１１）面上を運動すると共に、
空孔を吸収したり、または格子間原子をはき出したりす
る（クライム運動）。この転位の運動を促進させること
により、結晶層内の転位は、結晶表面・側面から外部へ
逃げて消失し、その密度は非常に小さくなる。特に、Ｓ
ｉ基板上にヘテロエピタキシャル膜、例えばＧａＡｓ膜
を形成する場合には、約１０6 ／ｃｍ2程度まで低減す
る。
成後、領域分割前に、所定条件下で加熱処理を行う。こ
の加熱処理は、具体的には、基板上に形成した結晶層を
６００乃至１０００℃の温度範囲で１０秒〜１０時間加
熱する処理であり、このような加熱処理によって、転位
は、結晶を構成する（１１１）面上を運動すると共に、
空孔を吸収したり、または格子間原子をはき出したりす
る（クライム運動）。この転位の運動を促進させること
により、結晶層内の転位は、結晶表面・側面から外部へ
逃げて消失し、その密度は非常に小さくなる。特に、Ｓ
ｉ基板上にヘテロエピタキシャル膜、例えばＧａＡｓ膜
を形成する場合には、約１０6 ／ｃｍ2程度まで低減す
る。
【００１１】このように得られた低転位密度の結晶層を
種々の形状に加工し、更にこの結晶層表面に、ホモエピ
タキシャル成長させ、より転位密度の低いエピタキシャ
ル膜を形成する。Ｓｉ基板上にＧａＡｓ膜を形成する場
合には、少なくとも１０5 ／ｃｍ2 の桁の低転位密度の
膜を形成することができる。
種々の形状に加工し、更にこの結晶層表面に、ホモエピ
タキシャル成長させ、より転位密度の低いエピタキシャ
ル膜を形成する。Ｓｉ基板上にＧａＡｓ膜を形成する場
合には、少なくとも１０5 ／ｃｍ2 の桁の低転位密度の
膜を形成することができる。
【００１２】なお、ヘテロエピタキシャル膜を形成する
際に、特有のミスフィット転位が発生するのは前述のと
おりである。従来法においては、このミスフィット転位
は、膜全体に伝播していたが、本発明では、領域分割を
行った後にホモエピタキシャル成長を行っているので、
このホモエピタキシャル膜におけるミスフィット転位の
発生が大幅に抑制される。また、予め形成されたヘテロ
エピタキシャル膜からのミスフィット転位の伝播も抑制
されるので、転位密度の低いエピタキシャル膜が形成さ
れると共に、熱膨張係数の差によって生じる残留歪みも
抑制される。
際に、特有のミスフィット転位が発生するのは前述のと
おりである。従来法においては、このミスフィット転位
は、膜全体に伝播していたが、本発明では、領域分割を
行った後にホモエピタキシャル成長を行っているので、
このホモエピタキシャル膜におけるミスフィット転位の
発生が大幅に抑制される。また、予め形成されたヘテロ
エピタキシャル膜からのミスフィット転位の伝播も抑制
されるので、転位密度の低いエピタキシャル膜が形成さ
れると共に、熱膨張係数の差によって生じる残留歪みも
抑制される。
【００１３】
【実施例】次に、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１４】本実施例では、まず、結晶を構成する（０
０１）面で＜１１０＞方向に４°傾いたＳｉ基板を化学
洗浄し、分子線結晶成長（ＭＢＥ）装置内へ入れた後、
約９００℃で１５分間加熱して基板表面の酸化膜を除去
した。しかる後、ＡｌＡｓから成るバッファ層を１０原
子層、４００℃で成長させた後、ＧａＡｓ膜を６００
℃、約１μｍ／ｈの成長速度で３μｍヘテロエピタキシ
ャル成長させた。このようにして作製した半導体素子を
ＭＢＥ室より取り出し、短時間熱処理装置内へ入れ１０
００℃で１分間の熱処理を行った。この半導体素子の一
部を切り出して成長膜表面へ抜ける転位の数をエッチピ
ット法で観察したところ〜１０6 ／ｃｍ2であった。
０１）面で＜１１０＞方向に４°傾いたＳｉ基板を化学
洗浄し、分子線結晶成長（ＭＢＥ）装置内へ入れた後、
約９００℃で１５分間加熱して基板表面の酸化膜を除去
した。しかる後、ＡｌＡｓから成るバッファ層を１０原
子層、４００℃で成長させた後、ＧａＡｓ膜を６００
℃、約１μｍ／ｈの成長速度で３μｍヘテロエピタキシ
ャル成長させた。このようにして作製した半導体素子を
ＭＢＥ室より取り出し、短時間熱処理装置内へ入れ１０
００℃で１分間の熱処理を行った。この半導体素子の一
部を切り出して成長膜表面へ抜ける転位の数をエッチピ
ット法で観察したところ〜１０6 ／ｃｍ2であった。
【００１５】次に、ヘテロエピタキシャル膜のみを所望
の面積（例えば一辺がｄ１とｄ２の矩形状）にドライエ
ッチング法により領域分割した。その際、隣接するパタ
ーン間の間隔長がａとなるように行なった。この領域分
割の前後における半導体素子の断面図をそれぞれ図１
（ａ）、（ｂ）に示す。また、領域分割後の半導体素子
全面の要部平面図を図２に示す。各図において、１はＳ
ｉ基板、２はＡｌＡｓバッファ層、３はヘテロエピタキ
シャル成長により形成されたＧａＡｓ層を示す。
の面積（例えば一辺がｄ１とｄ２の矩形状）にドライエ
ッチング法により領域分割した。その際、隣接するパタ
ーン間の間隔長がａとなるように行なった。この領域分
割の前後における半導体素子の断面図をそれぞれ図１
（ａ）、（ｂ）に示す。また、領域分割後の半導体素子
全面の要部平面図を図２に示す。各図において、１はＳ
ｉ基板、２はＡｌＡｓバッファ層、３はヘテロエピタキ
シャル成長により形成されたＧａＡｓ層を示す。
【００１６】このようにして領域分割したＧａＡｓ層３
を適当に化学洗浄した後、再びＭＢＥ室内へ入れ、Ａｓ
雰囲気中で６００℃で２０分間加熱してＧａＡｓ酸化膜
を除去した。その後、ホモエピタキシャル成長によって
ＧａＡｓ層３を再度１μｍの厚さに成長させた。成長条
件は、最初のヘテロエピタキシャル成長と同様とした。
この結果得られた半導体素子の断面図を図３に示す。
を適当に化学洗浄した後、再びＭＢＥ室内へ入れ、Ａｓ
雰囲気中で６００℃で２０分間加熱してＧａＡｓ酸化膜
を除去した。その後、ホモエピタキシャル成長によって
ＧａＡｓ層３を再度１μｍの厚さに成長させた。成長条
件は、最初のヘテロエピタキシャル成長と同様とした。
この結果得られた半導体素子の断面図を図３に示す。
【００１７】図３から判るように、領域分割したＧａＡ
ｓ層３上に、その形状を引き継いだ新たなＧａＡｓ膜４
が形成され、また、領域分割の際に形成された間隔長ａ
の溝の間にもＧａＡｓ膜５が堆積した。これらＧａＡｓ
膜４とＧａＡｓ膜５は、成長の際の分子線のシャドーイ
ング効果により、接触しないことも判った。この半導体
素子を再度ＭＢＥ装置から取り出し、エッチピット法に
よりＧａＡｓ膜４の転位密度を測定したところ、１０5
／ｃｍ2 以下であった。また、電子顕微鏡法により、こ
の膜中に残留する格子欠陥を観察したところ、転位以外
の双晶や積層欠陥などは見出されなかった。
ｓ層３上に、その形状を引き継いだ新たなＧａＡｓ膜４
が形成され、また、領域分割の際に形成された間隔長ａ
の溝の間にもＧａＡｓ膜５が堆積した。これらＧａＡｓ
膜４とＧａＡｓ膜５は、成長の際の分子線のシャドーイ
ング効果により、接触しないことも判った。この半導体
素子を再度ＭＢＥ装置から取り出し、エッチピット法に
よりＧａＡｓ膜４の転位密度を測定したところ、１０5
／ｃｍ2 以下であった。また、電子顕微鏡法により、こ
の膜中に残留する格子欠陥を観察したところ、転位以外
の双晶や積層欠陥などは見出されなかった。
【００１８】さらにまた、膜に残留する歪みの大きさを
フォトルミネッセンス法により測定したところ、領域分
割した辺の長さｄ１、ｄ２が２５μｍ以下の半導体素子
では、残留歪みの大きさが１０9 ｄｙｎ／ｃｍ2 以下に
減少することも確かめられた。
フォトルミネッセンス法により測定したところ、領域分
割した辺の長さｄ１、ｄ２が２５μｍ以下の半導体素子
では、残留歪みの大きさが１０9 ｄｙｎ／ｃｍ2 以下に
減少することも確かめられた。
【００１９】この実施例において、ＧａＡｓ層３の成長
中に１ｎｍ程度の厚さのＳｉ層を複数ＧａＡｓ膜の任意
の場所に挿入するか、または歪み超格子を挿入した場合
は、さらに転位密度が低いＧａＡｓ膜４が得られるこ
と、また、上記熱処理条件は、成長したＧａＡｓ層３の
性質に劣化が見られないような１０００℃以下の温度な
らば、いずれの温度でも良く、熱処理の時間も１０秒以
上１０時間の範囲で適宜選択すれば良いことも判明し
た。
中に１ｎｍ程度の厚さのＳｉ層を複数ＧａＡｓ膜の任意
の場所に挿入するか、または歪み超格子を挿入した場合
は、さらに転位密度が低いＧａＡｓ膜４が得られるこ
と、また、上記熱処理条件は、成長したＧａＡｓ層３の
性質に劣化が見られないような１０００℃以下の温度な
らば、いずれの温度でも良く、熱処理の時間も１０秒以
上１０時間の範囲で適宜選択すれば良いことも判明し
た。
【００２０】なお、本実施例では、Ｓｉ基板上のＧａＡ
ｓ膜を用いて説明したが、本発明は全てのヘテロエピタ
キシャル成長により得られる結晶層（膜）に対して適用
可能であり、例えば、Ｇｅ／Ｓｉ、ＩｎＰ／Ｓｉ、Ｉｎ
Ａｓ／Ｓｉ、Ｓｉ／サファイア、ＧａＮ／サファイア、
ＩｎＰ／ＧａＡｓ、ＧａＡｓ／ＩｎＰ、ＩｎＡｓ／Ｇａ
Ａｓ、ＩｎＧａＡｓ／ＧａＡｓ、ＧａＡｓ／ＩｎＡｓな
ど種々の組み合わせに対してもほぼ同様の効果が得られ
た。また、ＧａＡｓ、ＩｎＰ、Ｓｉ、Ｇｅなどのホモエ
ピタキシャル成長により得られる結晶層に対しても、上
記のように領域分割及びホモエピタキシャル成長を行う
ことで、半導体素子の特性を向上することができた。
ｓ膜を用いて説明したが、本発明は全てのヘテロエピタ
キシャル成長により得られる結晶層（膜）に対して適用
可能であり、例えば、Ｇｅ／Ｓｉ、ＩｎＰ／Ｓｉ、Ｉｎ
Ａｓ／Ｓｉ、Ｓｉ／サファイア、ＧａＮ／サファイア、
ＩｎＰ／ＧａＡｓ、ＧａＡｓ／ＩｎＰ、ＩｎＡｓ／Ｇａ
Ａｓ、ＩｎＧａＡｓ／ＧａＡｓ、ＧａＡｓ／ＩｎＡｓな
ど種々の組み合わせに対してもほぼ同様の効果が得られ
た。また、ＧａＡｓ、ＩｎＰ、Ｓｉ、Ｇｅなどのホモエ
ピタキシャル成長により得られる結晶層に対しても、上
記のように領域分割及びホモエピタキシャル成長を行う
ことで、半導体素子の特性を向上することができた。
【００２１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、半導体基板上に形成した結晶層における双晶
や積層欠陥の発生が抑制される効果がある。また、領域
分割を行うので、残留歪みが緩和されるとともに、この
分割された領域上に更にホモエピタキシャル成長を行う
ので、残留歪みも小さくなって半導体素子の反りも抑え
られる。また、半導体基板上に、この半導体とは異なる
元素から成るヘテロエピタキシャル膜を形成する場合で
も、ミスフィット転位の発生や伝播が抑制される効果が
あり、製造される半導体素子の特性を向上させることが
できる。
によれば、半導体基板上に形成した結晶層における双晶
や積層欠陥の発生が抑制される効果がある。また、領域
分割を行うので、残留歪みが緩和されるとともに、この
分割された領域上に更にホモエピタキシャル成長を行う
ので、残留歪みも小さくなって半導体素子の反りも抑え
られる。また、半導体基板上に、この半導体とは異なる
元素から成るヘテロエピタキシャル膜を形成する場合で
も、ミスフィット転位の発生や伝播が抑制される効果が
あり、製造される半導体素子の特性を向上させることが
できる。
【図１】本発明の一実施例に係る半導体素子の断面図。
【図２】本発明の一実施例に係る半導体素子の説明図。
【図３】本発明の一実施例に係る半導体薄膜の断面図。
【図４】エピタキシャル膜の面積と歪みの大きさとの相
関を示すグラフ。
関を示すグラフ。
１ Ｓｉ基板（半導体基板） ２ ＡｌＡｓバッファ層 ３ ＧａＡｓ層（結晶層） ４ ＧａＡｓ膜（ホモエピタキシャル成長層） ５ ＧａＡｓ膜（ヘテロエピタキシャル膜）
Claims (3)
- 【請求項１】 半導体基板上に結晶層を形成する工程を
有する半導体素子の製造方法において、 前記結晶層の形成後にこの結晶層の領域分割を行い、更
に、領域分割した結晶層表面にホモエピタキシャル層を
形成することを特徴とする半導体素子の製造方法。 - 【請求項２】 請求項１記載の半導体素子の製造方法に
おいて、 前記結晶層の形成後、領域分割前に、該結晶層を加熱し
て結晶層に存在する欠陥に運動を生ぜしめることを特徴
とする半導体素子の製造方法。 - 【請求項３】 請求項２記載の半導体素子の製造方法に
おいて、 前記加熱は、６００乃至１０００℃の温度で、１０秒乃
至１０時間行うことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13905494A JPH088184A (ja) | 1994-06-21 | 1994-06-21 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13905494A JPH088184A (ja) | 1994-06-21 | 1994-06-21 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088184A true JPH088184A (ja) | 1996-01-12 |
Family
ID=15236409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13905494A Withdrawn JPH088184A (ja) | 1994-06-21 | 1994-06-21 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088184A (ja) |
-
1994
- 1994-06-21 JP JP13905494A patent/JPH088184A/ja not_active Withdrawn
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