JP2020043229A - 光源装置、センシングモジュール - Google Patents

Abstract

【課題】垂直共振器面発光レーザによる発光素子が複数配列された発光部を備える光源装置について、温度上昇の抑制を図る。【解決手段】本技術に係る光源装置は、垂直共振器面発光レーザによる発光素子が複数配列された発光部と、前記発光部における複数の発光素子を発光させる駆動部と、を備え、前記駆動部における駆動素子を有する領域の少なくとも一部が前記発光部と重ならないように配置されている。【選択図】図１３

Description

本技術は、垂直共振器面発光レーザによる発光素子が複数配列された発光部を備えた光源装置と、前記発光部より発せられ被写体によって反射された光を受光して撮像するイメージセンサを備えたセンシングモジュールとに関する。

レーザ光を発する発光素子として、例えば下記特許文献１や引用文献２に示すようなＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER：垂直共振器面発光レーザ）としての発光素子が知られている。
ＶＣＳＥＬとしての発光素子は、共振器が半導体の基板面に対して垂直方向に形成されて、レーザ光を垂直方向に出射するように構成され、近年においては、例えばＳＴＬ（Structured Light：構造化光）方式やＴｏＦ（Time of Flight：光飛行時間）方式による被写体の測距を行う際の光源として広く用いられる。

特開２０１２−１９５４３６号公報 特開２０１５−１０３７２７号公報

ここで、被写体の測距としてＳＴＬ方式やＴｏＦ方式による測距を行う場合は、ＶＣＳＥＬとしての発光素子を二次元に複数配列した光源が用いられる。具体的には、それら複数の発光素子を発光させて得られる光を被写体に照射し、被写体からの反射光を受光して得られる画像に基づいて被写体の測距が行われる。

上記のような測距を行うにあたり複数の発光素子を発光させることになるが、発光素子を発光させるための駆動回路等の発熱により発光素子が形成されたチップの温度が上昇し易くなり、発光素子の発光効率の低下を招来するといった、熱による不具合を誘発する虞がある。また、発光素子の温度が発光により上昇し、その発生した熱により発光素子を駆動する駆動回路の回路特性悪化を招来する虞もある。

本技術は上記の事情に鑑み為されたものであり、垂直共振器面発光レーザによる発光素子が複数配列された発光部を備える光源装置について、温度上昇の抑制を図ることを目的とする。

本技術に係る光源装置は、垂直共振器面発光レーザによる発光素子が複数配列された発光部と、前記発光部における複数の発光素子を発光させる駆動部と、を備え、前記駆動部における駆動素子を有する領域の少なくとも一部が前記発光部と重ならないように配置されているものである。

これにより、発光素子に伝わる駆動素子から発生した熱が軽減される。また、駆動部の駆動回路に伝わる発光素子から発生した熱も軽減される。

上記した本技術に係る光源装置においては、前記発光部が形成されたチップは前記駆動部が形成されたチップに装着され、前記駆動部の駆動素子を有する領域の少なくとも一部が前記発光部の発光素子と重ならないように配置されていることが望ましい。

これにより、発光部と駆動部を接続する配線が短くなり配線抵抗の増加を緩和することができる。また、駆動素子を有する領域について発熱する発光素子との距離を設けることができる。

上記した本技術に係る光源装置においては、前記駆動部は、駆動素子と発光素子とを電気的に接続するための配線が形成されている配線層を複数有することが望ましい。

これにより、配線の断面積の大きさを保ちつつ配線を配置することができ、配線抵抗の増加が緩和される。

上記した本技術に係る光源装置においては、前記配線層が下層になるに従って、互いに接続される前記駆動素子と前記発光素子との距離が長くなるように前記配線が形成されていることが望ましい。

これにより、下層から上層に向けて配線を導出する際に、上層の配線が下層の配線の導出を遮ることを回避することができる。

上記した本技術に係る光源装置においては、前記駆動部において前記駆動素子を有する領域が複数設けられていることが望ましい。

駆動素子を有する領域を複数に分割することで、駆動素子と発光素子とを接続する配線の長さを短くすることができる。

上記した本技術に係る光源装置においては、前記配線の長さが長くなるに従って、前記配線内に前記配線の進行方向と垂直な面で切断した際の断面積が大きくなる部分が形成されることが望ましい。

駆動素子から発光素子に至るまでの距離が長くなることで配線が長くなるため、配線抵抗は大きくなる。そのため、配線の断面積を大きくすることで、配線抵抗の増加が緩和される。

上記した本技術に係る光源装置においては、前記配線の前記部分では、前記配線層の厚み方向における幅が広げられていることが望ましい。

配線層の厚み方向における幅が広がることで配線の断面積が大きくなり、配線抵抗の増加が緩和される。

上記した本技術に係る光源装置においては、前記配線の前記部分では、前記配線層の平面方向における幅が広げられていることが望ましい。

配線層の平面方向における幅が広がることで配線の断面積が大きくなり、配線抵抗の増加が緩和される。

上記した本技術に係る光源装置においては、前記配線層に設けられた前記配線は、前記配線層が下層になるに従って前記断面積が大きくなることが望ましい。

配線層が下層になるに従って駆動素子から発光素子に至るまでの距離が長くなり、そのため配線が長くなる。これにより、配線抵抗は下層に設けられた配線ほど大きくなる。そのため、多層の配線の断面積を大きくすることで、配線抵抗の増加が緩和される。

上記した本技術に係る光源装置においては、前記駆動部は、複数の前記発光素子の所定単位毎の発光動作を個別に駆動可能な構成とされていることが望ましい。

所定単位とは、１つの発光素子の単位であったり、ブロック化された複数の発光素子の単位などである。
例えば発光素子の１つ１つ個別に、もしくは複数の発光素子群としてのブロック単位で、発光をオン／オフさせたり、発光駆動電流を設定することが可能な構成とする。

上記した本技術に係る光源装置においては、前記発光部は、前記発光部より発せられ被写体で反射された光を受光するイメージセンサのフレーム期間と同期した発光を行うことが望ましい。

これにより、発光部が発した光を被写体に照射しイメージセンサで受光して測距を行う場合に対応して、発光素子をイメージセンサのフレーム周期に応じた適切なタイミングで発光させることが可能とされる。

また、本技術に係るセンシングモジュールは、垂直共振器面発光レーザによる発光素子が複数配列された発光部と、前記発光部における複数の発光素子を発光させる駆動部と、を備え、前記駆動部における駆動素子を有する領域の少なくとも一部が前記発光部と重ならないように配置されている光源装置と、前記発光部より発せられ被写体によって反射された光を受光して撮像するイメージセンサと、を備えるものである。

このような駆動方法やセンシングモジュールによっても、上記した本技術に係る光源装置と同様の作用が得られる。

本技術によれば、垂直共振器面発光レーザによる発光素子が複数配列された発光部を備える光源装置について、温度上昇の抑制を図ることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術に係る光源装置の一実施形態としての測距装置の構成例を示した図である。 ＳＴＬ（Structured Light）方式による測距手法の説明図である。 実施形態としての光源装置の回路構成例を示した図である。 実施形態としての光源装置が備える駆動回路の変形例を示した図である。 実施形態としての光源装置の変形例としての回路構成を示した図である。 実施形態としての光源装置の基板構成例を示した図である。 実施形態としての光源装置の他の基板構成例を示した図である。 実施形態としての光源装置のさらに他の基板構成例を示した図である。 実施形態としての光源装置が備える温度センサの配置例を示した図である。 実施形態としての光源装置が備える発光部の構造例を示した図である。 実施形態としての光源装置が備える発光部の他の構造例を示した図である。 実施形態としての発光部と駆動部の配置関係を示した図である。 実施形態としての発光部と駆動部の他の配置関係を示した図である。 実施形態としての発光部と駆動部の配置例を示した図である。 実施形態としての発光部と駆動部の他の配置関係を示した図である。 実施形態としての発光部と駆動部を接続する配線の説明図である。 実施形態としての発光部と駆動部を接続する配線の他の説明図である。 実施形態としての発光部と駆動部を接続する配線の他の説明図である。

以下、添付図面を参照し、本技術に係る実施形態を次の順序で説明する。

＜１．測距装置の構成＞
＜２．測距手法について＞
＜３．発光駆動に係る回路構成について＞
＜４．基板構成のバリエーション＞
＜５．ＶＣＳＥＬの構造例＞
＜６．発光素子と駆動トランジスタの配置関係＞
＜７．発光素子と駆動トランジスタを接続する配線＞
＜８．実施形態のまとめ及び変形例＞
＜９．本技術＞

＜１．測距装置の構成＞

図１は、本技術に係る光源装置の一実施形態としての測距装置１の構成例を示している。
図示のように測距装置１は、発光部２、駆動部３、電源回路４、発光側光学系５、撮像側光学系６、イメージセンサ７、画像処理部８、制御部９、及び温度検出部１０を備えている。
発光部２は、複数の光源により光を発する。後述するように、本例の発光部２は、各光源としてＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER：垂直共振器面発光レーザ）による発光素子２ａを有しており、それら発光素子２ａが例えばマトリクス状等の所定態様により配列されて構成されている。

駆動部３は、発光部２を駆動するための電気回路を有して構成される。
電源回路４は、例えば測距装置１に設けられた不図示のバッテリ等からの入力電圧（後述する入力電圧Ｖｉｎ）に基づき、駆動部３の電源電圧（後述する駆動電圧Ｖｄ）を生成する。駆動部３は、該電源電圧に基づいて発光部２を駆動する。

発光部２より発せられた光は、発光側光学系５を介して測距対象としての被写体Ｓに照射される。そして、このように照射された光の被写体Ｓからの反射光は、撮像側光学系６を介してイメージセンサ７の撮像面に入射する。

イメージセンサ７は、例えばＣＣＤ（Charge Coupled Device）センサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ等の撮像素子とされ、上記のように撮像側光学系６を介して入射する被写体Ｓからの反射光を受光し、電気信号に変換して出力する。
イメージセンサ７は、受光した光を光電変換して得た電気信号について、例えばＣＤＳ(Correlated Double Sampling)処理、ＡＧＣ(Automatic Gain Control)処理などを実行し、さらにＡ／Ｄ(Analog/Digital)変換処理を行う。そしてデジタルデータとしての画像信号を、後段の画像処理部８に出力する。
また、本例のイメージセンサ７は、フレーム同期信号Ｆｓを駆動部３に出力する。これにより駆動部３は、発光部２における発光素子２ａをイメージセンサ７のフレーム周期に応じたタイミングで発光させることが可能とされる。

画像処理部８は、例えばＤＳＰ（Digital Signal Processor）等により画像処理プロセッサとして構成される。画像処理部８は、イメージセンサ７から入力されるデジタル信号（画像信号）に対して、各種の画像信号処理を施す。

制御部９は、例えばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を有するマイクロコンピュータ、或いはＤＳＰ等の情報処理装置を備えて構成され、発光部２による発光動作を制御するための駆動部３の制御や、イメージセンサ７による撮像動作に係る制御を行う。

制御部９は、測距部９ａとしての機能を有する。測距部９ａは、画像処理部８を介して入力される画像信号（つまり被写体Ｓからの反射光を受光して得られる画像信号）に基づき、被写体Ｓまでの距離を測定する。本例の測距部９ａは、被写体Ｓの三次元形状の特定を可能とするために、被写体Ｓの各部について距離の測定を行う
ここで、測距装置１における具体的な測距の手法については後に改めて説明する。

温度検出部１０は、発光部２の温度を検出する。温度検出部１０としては、例えばダイオードを用いて温度検出を行う構成を採ることができる。
本例では、温度検出部１０により検出された温度の情報は駆動部３に供給され、これにより駆動部３は該温度の情報に基づいて発光部２の駆動を行うことが可能とされる。

＜２．測距手法について＞

測距装置１における測距手法としては、例えばＳＴＬ（Structured Light：構造化光）方式やＴｏＦ（Time of Flight：光飛行時間）方式による測距手法を採用することができる。
ＳＴＬ方式は、例えばドットパターンや格子パターン等の所定の明／暗パターンを有する光を照射された被写体Ｓを撮像して得られる画像に基づいて距離を測定する方式である。
図２は、ＳＴＬ方式の説明図である。
ＳＴＬ方式では、例えば図２Ａに示すようなドットパターンによるパターン光Ｌｐを被写体Ｓに照射する。パターン光Ｌｐは、複数のブロックＢＬに分割されており、各ブロックＢＬにはそれぞれ異なるドットパターンが割当てられている（ブロックＢＬ間でドットパターンが重複しないようにされている）。
図２Ｂは、ＳＴＬ方式の測距原理についての説明図である。
ここでは、壁Ｗとその前に配置された箱ＢＸとが被写体Ｓとされ、該被写体Ｓに対してパターン光Ｌｐが照射された例としている。図中の「Ｇ」はイメージセンサ７による画角を模式的に表している。
また、図中の「ＢＬｎ」はパターン光Ｌｐにおける或るブロックＢＬの光を意味し、「ｄｎ」はイメージセンサ７による撮像画像に映し出されるブロックＢＬｎのドットパターンを意味している。
ここで、壁Ｗの前の箱ＢＸが存在しない場合、撮像画像においてブロックＢＬｎのドットパターンは図中の「ｄｎ’」の位置に映し出される。すなわち、箱ＢＸが存在する場合と箱ＢＸが存在しない場合とで、撮像画像においてブロックＢＬｎのパターンが映し出される位置が異なるものであり、具体的には、パターンの歪みが生じる。

ＳＴＬ方式は、このように照射したパターンが被写体Ｓの物体形状によって歪むことを利用して被写体Ｓの形状や奥行きを求める方式となる。具体的には、パターンの歪み方から被写体Ｓの形状や奥行きを求める方式である。

ＳＴＬ方式を採用する場合、イメージセンサ７としては、例えばグローバルシャッタ方式によるＩＲ（Infrared：赤外線）イメージセンサが用いられる。そして、ＳＴＬ方式の場合、測距部９ａは、発光部２がパターン光を発光するように駆動部３を制御すると共に、画像処理部８を介して得られる画像信号についてパターンの歪みを検出し、パターンの歪み方に基づいて距離を計算する。

続いて、ＴｏＦ方式は、発光部２より発された光が対象物で反射されてイメージセンサ７に到達するまでの光の飛行時間（時間差）を検出することで、対象物までの距離を測定する方式である。
ＴｏＦ方式として、いわゆるダイレクトＴｏＦ方式を採用する場合、イメージセンサ７としてはＳＰＡＤ（Single Photon Avalanche Diode）を用い、また発光部２はパルス駆動する。この場合、測距部９ａは、画像処理部８を介して入力される画像信号に基づき、発光部２より発せられイメージセンサ７により受光される光について発光から受光までの時間差を計算し、該時間差と光の速度とに基づいて被写体Ｓの各部の距離を計算する。
なお、ＴｏＦ方式として、いわゆるインダイレクトＴｏＦ方式（位相差法）を採用する場合、イメージセンサ７としては例えばＩＲイメージセンサが用いられる。

＜３．発光駆動に係る回路構成について＞

図３は、図１に示した発光部２と駆動部３と電源回路４とを有して構成された光源装置１００の回路構成例を示している。なお、図３では光源装置１００の回路構成例と共に、図１に示したイメージセンサ７と制御部９を併せて示している。
本例では、発光部２と駆動部３と電源回路４は共通の基板（後述する基板Ｂ）上に形成されている。ここでは、少なくとも発光部２を含み、発光部２と共通の基板上に形成される構成単位を光源装置１００と呼んでいる。

図示のように光源装置１００は、発光部２と駆動部３と電源回路４と共に温度検出部１０を備えている。
発光部２は、前述したようにＶＣＳＥＬとしての発光素子２ａを複数備えている。図３では図示の都合から発光素子２ａの数を「４」としているが、発光部２における発光素子２ａの数はこれに限らず、少なくとも２以上とされればよい。

電源回路４は、ＤＣ／ＤＣコンバータ４０を備え、直流電圧による入力電圧Ｖｉｎに基づき、駆動部３が発光部２の駆動に用いる駆動電圧Ｖｄ（直流電圧）を生成する。

駆動部３は、駆動回路３０と駆動制御部３１とを備えている。
駆動回路３０は、発光素子２ａごとに駆動トランジスタＱ１及びスイッチＳＷを有すると共に、トランジスタＱ２と定電流源３０ａとを有している。
駆動トランジスタＱ１及びトランジスタＱ２にはＦＥＴ（field-effect transistor）が用いられ、本例ではＰチャンネル型のＭＯＳＦＥＴ（MOS：metal-oxide-semiconductor）が用いられている。

各駆動トランジスタＱ１は、ＤＣ／ＤＣコンバータ４０の出力ライン、すなわち駆動電圧Ｖｄの供給ラインに対して並列の関係に接続され、トランジスタＱ２は、駆動トランジスタＱ１に対して並列接続されている。
具体的に、各駆動トランジスタＱ１及びトランジスタＱ２は、ソースがＤＣ／ＤＣコンバータ４０の出力ラインに接続されている。各駆動トランジスタＱ１のドレインは、発光部２における発光素子２ａのうちそれぞれ対応する一つの発光素子２ａのアノードと接続されている。
図示のように各発光素子２ａのカソードはグランド（ＧＮＤ）に接続されている。

トランジスタＱ２は、ドレインが定電流源３０ａを介してグランドに接続され、ゲートがドレインと定電流源３０ａとの接続点に接続されている。
各駆動トランジスタＱ１のゲートは、それぞれ対応する一つのスイッチＳＷを介してトランジスタＱ２のゲートに接続されている。

上記構成による駆動回路３０においては、スイッチＳＷがＯＮとされた駆動トランジスタＱ１が導通し、導通した駆動トランジスタＱ１に接続された発光素子２ａに駆動電圧Ｖｄが印加され、該発光素子２ａが発光する。

このとき、発光素子２ａには駆動電流Ｉｄが流れるが、上記構成による駆動回路３０においては駆動トランジスタＱ１とトランジスタＱ２がカレントミラー回路を構成しており、駆動電流Ｉｄの電流値は定電流源３０ａの電流値に応じた値とされる。

駆動制御部３１は、駆動回路３０におけるスイッチＳＷのＯＮ／ＯＦＦ制御を行うことで、発光素子２ａのＯＮ／ＯＦＦを制御する。
駆動制御部３１にはイメージセンサ７よりフレーム同期信号Ｆｓが供給されており、これにより駆動制御部３１は発光素子２ａのＯＮタイミングやＯＦＦタイミングをイメージセンサ７のフレーム周期に同期させることが可能とされている。
また、駆動制御部３１は、発光素子２ａのＯＮ／ＯＦＦ制御を制御部９からの指示に基づき行うことが可能に構成されている。

また、本例の駆動制御部３１は、温度検出部１０により検出された発光部２の温度に基づき発光素子２ａのＯＮ／ＯＦＦ制御を行う。

ここで、図３では、駆動トランジスタＱ１を発光素子２ａのアノード側に設けた構成を例示したが、図４に示す駆動回路３０Ａのように、駆動トランジスタＱ１を発光素子２ａのカソード側に設けた構成とすることもできる。
この場合、発光部２における各発光素子２ａは、アノードがＤＣ／ＤＣコンバータ４０の出力ラインに接続されている。
カレントミラー回路を構成する駆動トランジスタＱ１及びトランジスタＱ２には、Ｎチャンネル型のＭＯＳＦＥＴが用いられる。トランジスタＱ２は、ドレイン及びゲートが定電流源３０ａを介してＤＣ／ＤＣコンバータ４０の出力ラインに接続され、ソースはグランドに接続される。
各駆動トランジスタＱ１は、ドレインが対応する発光素子２ａのカソードに接続され、ソースがグランドに接続される。各駆動トランジスタＱ１のゲートは、それぞれ対応するスイッチＳＷを介してトランジスタＱ２のゲートとドレインに接続される。

この場合も駆動制御部３１がスイッチＳＷのＯＮ／ＯＦＦ制御を行うことで、発光素子２ａをＯＮ／ＯＦＦさせることができる。

図５は、変形例としての光源装置１００Ａの構成例を示している。
光源装置１００Ａは、電源回路４に代えて電源回路４Ａが設けられ、また駆動部３に代えて駆動部３Ａが設けられている。
電源回路４Ａは、複数のＤＣ／ＤＣコンバータ４０を有する（図の例では二つ）。一方のＤＣ／ＤＣコンバータ４０には入力電圧Ｖｉｎ１が、他方のＤＣ／ＤＣコンバータ４０には入力電圧Ｖｉｎ２が供給される。駆動部３Ａは、それぞれが異なるＤＣ／ＤＣコンバータ４０から駆動電圧Ｖｄを入力する複数の駆動回路３０を備えている。図示のように各駆動回路３０においては、定電流源３０ａに代えて可変電流源３０ｂが設けられている。可変電流源３０ｂは、電流値が可変の電流源とされる。
この場合、発光部２における発光素子２ａは、それぞれＯＮ／ＯＦＦ制御される駆動回路３０が異なる複数の発光素子群に分けられる。
この場合の駆動制御部３１は、各駆動回路３０におけるスイッチＳＷのＯＮ／ＯＦＦ制御を行う。

この光源装置１００Ａのように、少なくともＤＣ／ＤＣコンバータ４０と駆動回路３０の組を複数系統に分けた構成とすることで、系統ごとに発光素子２ａの駆動電流Ｉｄを異なる値とすることができる。例えば、系統ごとに駆動電圧Ｖｄの電圧値、及び可変電流源３０ｂの電流値を異ならせることで、系統ごとに駆動電流Ｉｄの値を異ならせることができる。また、ＤＣ／ＤＣコンバータ４０が駆動電流Ｉｄについて定電流制御を行う構成であれば、各ＤＣ／ＤＣコンバータ４０間でそれぞれ定電流制御の目標値を異ならせることで、系統ごとに駆動電流Ｉｄの値を異ならせることもできる。

図５のような構成を採る場合には、発光部２における発光強度分布や温度分布等に応じて系統ごとに駆動電圧Ｖｄや駆動電流Ｉｄの値を異ならせることが考えられる。例えば、発光部２における温度が高い箇所に対応した系統について駆動電流Ｉｄを増やし且つ駆動電圧Ｖｄを上げる等が考えられる。

＜４．基板構成のバリエーション＞

ここで、光源装置１００としては、図６乃至図８に示す構成とすることができる。
光源装置１００としては、図６Ａに示すように、発光部２としての回路が形成されたチップＣｈ２と、駆動部３としての回路が形成されたチップＣｈ３と、電源回路４が形成されたチップＣｈ４とを同一の基板Ｂ上に形成した構成とすることができる。
また、駆動部３と電源回路４は、同一のチップＣｈ３４に形成することもでき、その場合、光源装置１００は、図６Ｂに示すようにチップＣｈ２とチップＣｈ３４とを同一の基板Ｂ上に形成した構成とすることもできる。

また、チップＣｈに対して他のチップＣｈを搭載した構成とすることもできる。
その場合、光源装置１００としては、例えば図７Ａのように、チップＣｈ２を搭載したチップＣｈ３とチップＣｈ４とを基板Ｂ上に形成した構成や、図７ＢのようにチップＣｈ２とチップＣｈ４とを搭載したチップＣｈ３を基板Ｂ上に形成した構成、或いは、図７ＣのようにチップＣｈ２を搭載したチップＣｈ３４を基板Ｂ上に形成した構成とすることができる。

また、光源装置１００は、イメージセンサ７を含む構成とすることもできる。
例えば、図８Ａでは、チップＣｈ２、チップＣｈ３、チップＣｈ４と共に、イメージセンサ７としての回路が形成されたチップＣｈ７を同一の基板Ｂ上に形成した光源装置１００の構成を例示している。
また、図８Ｂでは、チップＣｈ２を搭載したチップＣｈ３４とチップＣｈ７とを同一の基板Ｂ上に形成した光源装置１００の構成を例示している。

なお、前述した光源装置１００Ａについても、図６乃至図８で説明したものと同様の構成を採ることが可能である。

ここで、温度検出部１０について、ダイオード等の温度検出素子は、例えば図６Ａ、図６Ｂ、図８ＡのようにチップＣｈ２が基板Ｂ上に形成されている場合には、基板ＢにおけるチップＣｈ２の近傍位置（例えば基板Ｂ上におけるチップＣｈ２の側方位置等）に形成すればよい。
また、図７Ａ乃至図７Ｃや図８ＢのようにチップＣｈ２が他のチップＣｈに搭載された構成においては、温度検出素子は該他のチップＣｈにおけるチップＣｈ２の近傍位置（例えばチップＣｈ２の真下となる位置等）に形成すればよい。

温度検出部１０は、ダイオード等の温度検出素子を有する温度センサ１０ａを複数有する構成とすることもできる。
図９は、温度検出部１０が複数の温度センサ１０ａを有する場合における各温度センサ１０ａの配置例を示している。
この図９の例では、複数の温度センサ１０ａを一箇所に集中して位置させず、発光素子２ａが配列される面に平行な面内において離散的に配置している。具体的に、複数の温度センサ１０ａは、例えば縦２×横２＝４個等の所定個数の発光素子２ａで成る発光ブロックごとに一つずつ配置することができる。このとき、各温度センサ１０ａは、発光素子２ａが配列される面に平行な面内において等間隔に配置することもできる。
なお、図９では、９個の発光素子２ａに対し４個の温度センサ１０ａを配置した例を示しているが、発光素子２ａ、温度センサ１０ａの配置数はこれに限定されるものではない。

図９の例のように複数の温度センサ１０ａを離散的に配置することで、発光部２の面内温度分布を検出することが可能となる。また、発光面におけるエリアごとの温度を検出し分けることができ、さらには、温度センサ１０ａの配置数を増やすことで発光素子２ａごとの温度を検出し分けることも可能である。

＜５．ＶＣＳＥＬの構造例＞

続いて、発光部２が形成されたチップＣｈ２の構造例について図１０及び図１１を参照して説明しておく。
図１０は、図６Ａ、図６Ｂ、図８Ａのように基板Ｂ上に形成される場合のチップＣｈ２の構造例を示し、図１１は、図７Ａ乃至図７Ｃや図８Ｂのように他のチップＣｈ上に搭載される場合のチップＣｈ２の構造例を示している。
なお、図１０、図１１では一例として、駆動回路３０が発光素子２ａのアノード側に挿入された場合（図３参照）に対応した構造例を示す。

図１０に示すように、チップＣｈ２は、各発光素子２ａに対応する部分がメサＭとして形成されている。
チップＣｈ２は、その基板として半導体基板２０が用いられ、半導体基板２０の下層側にはカソード電極Ｔｃが形成されている。半導体基板２０には、例えばＧａＡｓ（ヒ化ガリウム）基板が用いられる。

半導体基板２０上において、各メサＭには、下層側から上層側にかけて順に第一多層膜反射鏡層２１、活性層２２、第二多層膜反射鏡層２５、コンタクト層２６、及びアノード電極Ｔａが形成されている。
第二多層膜反射鏡層２５の一部（具体的には下端部）には、電流狭窄層２４が形成されている。また、活性層２２を含み、第一多層膜反射鏡層２１と第二多層膜反射鏡層２５とに挟まれた部分が共振器２３とされる。

第一多層膜反射鏡層２１は、Ｎ型導電性を示す化合物半導体で形成され、第二多層膜反射鏡層２５はＰ型導電性を示す化合物半導体で形成されている。

活性層２２は、レーザ光を発生させるための層とされ、電流狭窄層２４は、活性層２２に効率よく電流を注入し、レンズ効果をもたらす層とされる。

電流狭窄層２４は、メサＭを形成後に、酸化されていない状態で選択酸化が行われ、中心部の酸化領域（又は選択酸化領域という）２４ａと、酸化領域２４ａの周囲の酸化されていない未酸化領域２４ｂとを有する。電流狭窄層２４においては、これら酸化領域２４ａと未酸化領域２４ｂとにより電流狭窄構造が形成され、未酸化領域２４ｂとしての電流狭窄領域に電流が導電する。

コンタクト層２６は、アノード電極Ｔａとのオーミック接触を確実にするために設けられている。
アノード電極Ｔａは、コンタクト層２６上において、基板Ｂを平面視した際に例えば環状（リング状）等の中央部が開口された形状により形成されている。コンタクト層２６において、上部にアノード電極Ｔａが形成されてない部分は開口部２６ａとされている。
活性層２２で発生した光は、共振器２３内を往復した後、開口部２６ａを介して外部に出射される。

ここで、チップＣｈ２におけるカソード電極Ｔｃは、基板Ｂにおける配線層に形成されたグランド配線Ｌｇを介してグランドに接続される。
また、図中において、パッドＰａは、基板Ｂ上に形成されたアノード電極用のパッドを表している。このパッドＰａは、基板Ｂの配線層に形成された配線Ｌｄを介して、駆動回路３０が有する何れか一つの駆動トランジスタＱ１のドレインと接続されている。

図中では、一つの発光素子２ａのみについて、アノード電極Ｔａが、チップＣｈ２上に形成されたアノード配線Ｌａ及びボンディングワイヤＢＷを介して一つのパッドＰａに接続されることを示しているが、基板Ｂには発光素子２ａごとのパッドＰａ及び配線Ｌｄが形成され、またチップＣｈ２上には発光素子２ａごとのアノード配線Ｌａがそれぞれ形成されており、個々の発光素子２ａのアノード電極Ｔａは、それぞれ対応するアノード配線Ｌａ及びボンディングワイヤＢＷを介して対応するパッドＰａに接続される。

続いて、図１１の場合、チップＣｈ２としては裏面照射型のチップＣｈ２を用いる。すなわち、図１０の例のように半導体基板２０の上層側方向（表面方向）に光を出射するのではなく、半導体基板２０の裏面方向に光を出射するタイプのチップＣｈ２を用いる。
この場合、アノード電極Ｔａには、光出射用の開口は形成されず、コンタクト層２６に開口部２６ａは形成されない。

駆動部３（駆動回路３０）が形成されたチップＣｈ３（又はチップＣｈ３４：以下、図１１の説明において同様）においては、発光素子２ａごとに、アノード電極Ｔａとの電気的接続を行うためのパッドＰａが形成されている。チップＣｈ３の配線層には、パッドＰａごとに配線Ｌｄが形成されている。図示は省略したが、これら配線Ｌｄにより、各パッドＰａは、チップＣｈ３内に形成された駆動回路３０における対応する一つの駆動トランジスタＱ１のドレインと接続される。

また、チップＣｈ２において、カソード電極Ｔｃは、それぞれ配線Ｌｃ１、配線Ｌｃ２を介して電極Ｔｃ１、電極Ｔｃ２と接続されている。電極Ｔｃ１、電極Ｔｃ２は、それぞれチップＣｈ３に形成されたパッドＰｃ１、パッドＰｃ２と接続するための電極とされる。
チップＣｈ３の配線層には、パッドＰｃ１と接続されたグランド配線Ｌｇ１、パッドＰｃ２と接続されたグランド配線Ｌｇ２が形成されている。図示は省略したが、これらグランド配線Ｌｇ１、Ｌｇ２はグランドに接続されている。

チップＣｈ２における各アノード電極ＴａとチップＣｈ３における各パッドＰａとの接続、及びチップＣｈ２における電極Ｔｃ１、電極Ｔｃ２とチップＣｈ３におけるパッドＰｃ１、パッドＰｃ２との接続はそれぞれ半田バンプＨｂを介して行われている。
つまり、この場合におけるチップＣｈ２のチップＣｈ３に対する実装は、いわゆるフリップチップ実装により行われている。

＜６．発光素子と駆動トランジスタの配置関係＞

次に光源装置１００において、図７Ａ乃至図７Ｃ、図８Ｂに示すようなチップＣｈ３（又はチップＣｈ３４：以下の説明において同じ）上にチップＣｈ２が搭載される場合における、発光部２と駆動回路３０との配置関係について、図１２乃至図１５を用いて説明する。

本実施の形態では一例として、図１１に示すような裏面照射型のチップＣｈ２が用いられている。この例では、図３で示すような駆動回路３０が発光素子２ａのアノード側に挿入された場合に対応した構造が採用されている。
なお、チップＣｈ２は裏面照射型に限定されることはなく、図１０に示すような構造を採用することもできる。また、図４に示す駆動回路３０Ａのように、駆動トランジスタＱ１を発光素子２ａのカソード側に設けた構成とすることもできる。

図３の駆動部３の駆動回路３０においては、スイッチＳＷがＯＮとされた駆動トランジスタＱ１が導通し、導通した駆動トランジスタＱ１に接続された発光部２の発光素子２ａに駆動電圧Ｖｄが印加され、該発光素子２ａが発光する。

上記により説明した測距装置１のようにＶＣＳＥＬとしての発光素子２ａが複数配列された発光部２を発光させて測距を行う際には、複数の発光素子２ａを同時に又は時分割的に発光させる。
このような発光の際には、チップＣｈ３の駆動回路３０における駆動トランジスタＱ１が発熱することで、発光素子２ａが形成されたチップＣｈ２の温度が上昇し易くなり、環境温度によっては、発光素子２ａの発光効率の低下を招来する等、熱による不具合を誘発する虞がある。
また、発光素子２ａの温度が発光により上昇し、発生した熱により発光素子２ａを駆動する駆動回路３０の回路特性悪化を招来する虞もある。

そこで、互いの熱による干渉を避けるための発光部２（チップＣｈ２）と駆動部３（チップＣｈ３）の配置関係について、図１２を用いて説明する。図１２Ａは、基板Ｂ上に設けられたチップＣｈ２とチップＣｈ３との配置関係を模式的に示す図であり、図１２Ｂは、チップＣｈ２を装着したチップＣｈ３の内部構造の断面を模式的に示す図である。

図１２Ａで示すように、チップＣｈ３に対してチップＣｈ２が搭載された状態において、チップＣｈ３には、各発光素子２ａを発光させるための駆動トランジスタＱ１を有する領域（以下、駆動トランジスタ配置領域ａｒとも表記する。）が３つ設けられている。図１２Ｂに示すように、各駆動トランジスタ配置領域ａｒには駆動回路３０における複数の駆動トランジスタＱ１が設けられている。本図では、チップＣｈ２の平面と重なる位置に全ての駆動トランジスタ配置領域ａｒが設けられている。
なお、図示の都合上、ここでは駆動トランジスタ配置領域ａｒが３つ設けられている例として説明するが、駆動トランジスタ配置領域ａｒは３つに限られることなく、１又は複数の駆動トランジスタ配置領域ａｒとして設けることが可能である（以下の説明においても同様である）。

このような構成においては、複数の発光素子２ａを同時に又は時分割的に発光させる場合に、対応する駆動トランジスタ配置領域ａｒが発熱する。従って、当該発熱に伴い、駆動トランジスタ配置領域ａｒに接するチップＣｈ２の温度が上昇する。
また、発光部２に設けられた複数の発光素子２ａが同時に又は時分割的に発光することで熱が発生し、その熱により駆動トランジスタ配置領域ａｒとしての駆動回路３０の温度が上昇する。

そこで、本実施の形態では、発光素子２ａを有するチップＣｈ２と重ならない位置に駆動トランジスタ配置領域ａｒを配置する。
図１３に配置の一例を示す。図１３ＡはチップＣｈ２とチップＣｈ３との配置関係を模式的に示す図であり、図１３Ｂは、チップＣｈ２を装着したチップＣｈ３の内部構造の断面を模式的に示す図である。

図１３Ａ及び図１３Ｂに示すように、チップＣｈ３には２つの駆動トランジスタ配置領域ａｒが設けられ、各駆動トランジスタ配置領域ａｒは、チップＣｈ２を挟んで対向する位置に配置されている。このとき各駆動トランジスタ配置領域ａｒは、当該チップＣｈ２（発光部２）の平面に重ならないように配置されている。
このように、駆動トランジスタ配置領域ａｒがチップＣｈ２の底面以外の位置に配置されることで、駆動トランジスタ配置領域ａｒの駆動トランジスタＱ１とチップＣｈ２との距離が離れることになり、駆動トランジスタＱ１の発熱により発生した熱による発光部２への影響を軽減することができる。また、発光部２に設けられた発光素子２ａが発光する際に生じた熱による、駆動トランジスタ配置領域ａｒの駆動回路３０への影響を軽減することができる。

このように、発熱する発光部２の発光素子２ａから駆動トランジスタ配置領域ａｒを離れた位置に配置することで熱による影響を軽減できるため、発光素子２ａが駆動トランジスタ配置領域ａｒに重ならないように配置されてさえいれば、発光部２（チップＣｈ２）の一部を駆動トランジスタ配置領域ａｒが重なるように駆動部３（チップＣｈ３）に装着することも可能である。
また同様に、発熱する駆動トランジスタ配置領域ａｒの駆動トランジスタＱ１から発光部２が離れた位置に配置されていれば熱による影響を軽減できるため、駆動トランジスタＱ１さえ発光部２に重ならないように配置されていれば、発光部２（チップＣｈ２）を駆動トランジスタ配置領域ａｒの一部が重なるように駆動部３（チップＣｈ３）に装着することも可能である。
さらに、熱が一箇所に集中することを避けるため、発光部２（チップＣｈ２）を駆動部３（チップＣｈ３）に装着する際には、発光素子２ａと駆動トランジスタＱ１とが重ならないように配置することが望ましい。

また、図１３Ａのように、駆動トランジスタ配置領域ａｒをチップＣｈ２を挟んで対向する位置に配置するといったように、配置駆動トランジスタ配置領域ａｒを複数に分散して配置することで、各駆動トランジスタ配置領域ａｒの放熱性が向上し、駆動トランジスタＱ１の温度上昇を緩和することができる。これにより、駆動トランジスタＱ１の発熱によるチップＣｈ２への熱による影響を軽減することができる。

なお、チップＣｈ３における駆動トランジスタ配置領域ａｒの位置は、上記に限られず様々な態様が考えられる。図１４は、チップＣｈ３における駆動トランジスタ配置領域ａｒの配置の一例を示している。
例えば図１４Ａに示すように、チップＣｈ２と重ならない位置にチップＣｈ３における駆動トランジスタ配置領域ａｒを１つにまとめて配置してもよい。
また図１４Ｂに示すように、チップＣｈ２の一辺及び当該一辺と隣接する辺に沿って駆動トランジスタ配置領域ａｒを配置してもよい。
さらに図１４Ｃに示すように、チップＣｈ２の周囲にそれぞれ駆動トランジスタ配置領域ａｒを配置することも考えられる。

また、必ずしも全ての駆動トランジスタ配置領域ａｒにおける駆動トランジスタＱ１が、チップＣｈ２に重ならないように設けられている必要はない。即ち、チップＣｈ２の上昇温度が、不具合を生じさせるような値を超えない限りにおいては、チップＣｈ２に重なるように駆動トランジスタ配置領域ａｒを設けることとしてもよい。
例えば図１５Ａ及び図１５Ｂに示すように、チップＣｈ３には３つの駆動トランジスタ配置領域ａｒが設けられている場合、そのうちの２つの駆動トランジスタ配置領域ａｒをチップＣｈ２を挟んで互いに対向する位置に設け、残りの１つの駆動トランジスタ配置領域ａｒがチップＣｈ２（発光部２）に重なるように設けることとしてもよい。この場合、チップＣｈ２に重なる位置に一部の駆動トランジスタＱ１が配置されることとなる。

＜７．発光素子と駆動トランジスタを接続する配線＞

次に、発光素子２ａと駆動トランジスタＱ１を電気的に接続する配線Ｌｔの構造について図１６及び図１７を用いて説明する。配線Ｌｔとしては例えばＣｕ等のメタル配線が用いられる。
配線Ｌｔの配線抵抗の値が上昇すると、信号パルスの立ち上がり時間が伸び、抵抗損によって消費電力の増加やそれに伴う温度上昇等が発生する虞がある。そのため、配線Ｌｔの配線抵抗の増加を緩和するような配線を形成することが望まれている。

図１６はチップＣｈ２を搭載したチップＣｈ３の断面を模式的に示す図である。
図１６Ａに示すように、チップＣｈ３は積層構造により形成され、複数の配線層Ｌｙ１，Ｌｙ２，Ｌｙ３・・・を有している。チップＣｈ３は単層構造とすることも可能であるが、積層構造とすることが望ましい。なお、以下においては、図面の煩雑化を防ぐため絶縁層等については図示を省略し、駆動トランジスタＱ１については模式的に図示するものとする。
チップＣｈ３を積層構造としているのは、発光部２には数百の発光素子２ａが設けられているので、それらの発光素子２ａと駆動トランジスタＱ１とを接続するための配線Ｌｔを設けようとすると、単層構造の場合は一本あたりの配線Ｌｔの配線断面積ＳＡ（以下、単に断面積ＳＡとも表記する。）が小さくなってしまい、各配線Ｌｔの配線抵抗の増加を緩和させるための面積を確保することが困難となるためである。
ここで配線断面積とは、配線の進行方向と垂直な面で切断した際の断面積のことをいう。進行方向とは、配線Ｌｔが駆動トランジスタＱ１から発光素子２ａまでに至る方向をいい、例えば配線Ｌｔの長手方向を指す。
本実施の形態のチップＣｈ３は、図示しないが７層の配線層Ｌｙを有している。

チップＣｈ３の駆動トランジスタ配置領域ａｒにおいては、配線層Ｌｙごとに駆動トランジスタＱ１が設けられており、駆動トランジスタＱ１のドレインは、発光部２における発光素子２ａのうちそれぞれ対応する一つの発光素子２ａのアノードと配線Ｌｔを介して接続されている。

最上層の配線層Ｌｙ１に設けられた駆動トランジスタＱ１は、チップＣｈ２の外縁付近に位置する所定の発光素子２ａ（即ち、当該駆動トランジスタＱ１と距離の近い発光素子２ａ）と配線Ｌｔ１を介して接続されている。
また、配線層Ｌｙ１の下層である配線層Ｌｙ２に設けられた駆動トランジスタＱ１は、配線層Ｌｙ１において接続された発光素子２ａよりも内側に位置する所定の発光素子２ａと、配線Ｌｔ２を介して接続される。
さらに、配線層Ｌｙ２の下層である配線層Ｌｙ３に設けられた駆動トランジスタＱ１は、配線層Ｌｙ２において接続された発光素子２ａよりも内側に位置する所定の発光素子２ａと、配線Ｌｔ３を介して接続される。
従って、配線層Ｌｙが下層に向かうに従って、駆動トランジスタＱ１から発光素子２ａに至るまでの距離は長くなり、それに伴い駆動トランジスタＱ１と発光素子２ａを接続する配線Ｌｔの長さも長くなる。具体的には、配線層Ｌｙ１に設けられた配線Ｌｔ１、配線層Ｌｙ２に設けられた配線Ｌｔ２、配線層Ｌｙ３に設けられた配線Ｌｔ３を比較すると、配線Ｌｔ２は配線Ｌｔ１よりも長く、配線Ｌｔ３は配線Ｌｔ２よりも長く設けられている。

このように、上層の駆動トランジスタＱ１から順に距離の近い発光素子２ａと接続することで、配線Ｌｔ同士を交差させないようなレイアウトを構成することが容易となる。従って、配線Ｌｔの交差をさけるために配線長が必要以上に長くなってしまうことを防止することができ、その結果、配線Ｌｔの配線抵抗の増加を緩和することができる。

また、下層に向かうに従って配線Ｌｔの長さが長くなると、発光素子２ａと駆動トランジスタＱ１を接続する配線Ｌｔの配線抵抗は大きくなる。これにより、発光素子２ａを発光させるにあたって消費電力の増加やそれに伴う温度上昇等が発生する虞がある。

そこで本実施の形態では、配線長に応じて配線Ｌｔの配線断面積ＳＡを大きくし、配線断面積ＳＡを大きくすることで、配線Ｌｔの配線抵抗の増加を緩和している。図１６Ａには、配線Ｌｔ１〜Ｌｔ３の任意の位置ついての断面積ＳＡ１〜ＳＡ６が示されている。
例えば配線Ｌｔ２では、配線長が長くなるにつれて配線の配線断面積ＳＡが断面積ＳＡ２，ＳＡ３と変化する。
このとき、断面積ＳＡ３は、配線層Ｌｙの上下方向（厚み方向）の配線幅を断面積ＳＡ２の配線幅よりも大きくすることで、断面積ＳＡ２よりも配線断面積が大きくなるように形成されている。
また同様に、配線Ｌｔ３の配線断面積ＳＡも配線長に応じて断面積ＳＡ４，ＳＡ５，ＳＡ６と進むにつれ、配線層Ｌｙの上下方向（厚み方向）の配線幅を大きくすることで配線断面積が大きくなるように形成されている。
また、上記により下層の配線層Ｌｙに設けられた配線Ｌｔほど配線長が長くなり、その結果、配線Ｌｔの配線断面積ＳＡが大きく形成することになる。例えば、配線層Ｌｙ２に設けられた配線Ｌｔ２において最も大きい断面積ＳＡ３よりも、下層の配線層Ｌｙ３に設けられた配線Ｌｔ３において最も大きい断面積ＳＡ６の方が、面積が大きくなる。

このとき、配線Ｌｔの配線断面積ＳＡを大きくするために、複数の配線層に跨がるように配線Ｌｔを設けることも考えられる。例えば図１６Ａに示す配線層Ｌｙ２に設けられた配線Ｌｔ２の断面積ＳＡ２を断面積ＳＡ３まで大きくする際に、配線層Ｌｙ１の余剰領域を用いることができる。即ち、配線Ｌｔ２を配線層Ｌｙ２と配線層Ｌｙ１に跨がるように形成することで、断面積ＳＡ３を断面積ＳＡ２よりも大きくすることができる。
同様に、配線層Ｌｙ３に設けられた配線Ｌｔ３の断面積ＳＡ４を断面積ＳＡ５まで大きくする際に、配線層Ｌｙ３に加えて配線層Ｌｙ２の余剰領域を用いることができる。また、配線層Ｌｙ３と配線層Ｌｙ２に跨がるように形成された配線Ｌｔ３の断面積ＳＡ５を断面積ＳＡ６まで大きくする際に、配線層Ｌｙ３及び配線層Ｌｙ２に加えて、さらに配線層Ｌｙ１の余剰領域を用いて配線Ｌｔを形成することができる。
このように、配線層Ｌｙの余剰領域を有効活用して配線断面積ＳＡを大きくすることで、配線Ｌｔの配線抵抗の増加を緩和することができる。

なお、例えば図１６Ｂに示すように、下層である配線層Ｌｙ３に設けていた配線Ｌｔ３を途中から配線層Ｌｙ１に配置することも可能である。

図１７は、チップＣｈ２を搭載したチップＣｈ３を模式的に示す図である。上述と同じように、チップＣｈ３の駆動トランジスタ配置領域ａｒに駆動トランジスタＱ１が設けられ、駆動トランジスタＱ１のドレインは、発光部２における発光素子２ａのうちそれぞれ対応する一つの発光素子２ａのアノードと配線Ｌｔを介して接続されている。
なお、本来チップＣｈ３は積層構造により形成されるが、本図では図面の煩雑化を防ぐため、複数の配線層Ｌｙのうち配線層Ｌｙ１のみを示している。また発光素子２ａについても、実際は発光部２は複数の発光素子２ａを有しているが、ここでは一例として３つの発光素子２ａのみを図示するものとする。

まず、配線層Ｌｙ１において、所定の駆動トランジスタＱ１は、チップＣｈ２の外縁付近に位置する所定の発光素子２ａ（即ち、当該駆動トランジスタＱ１と距離の近い発光素子２ａ）と配線Ｌｔ４を介して接続されている。
そして、同じ配線層Ｌｙ１に設けられた次の駆動トランジスタＱ１は、配線Ｌｔ４により接続された発光素子２ａよりも内側に位置する所定の発光素子２ａと、配線Ｌｔ５を介して接続されている。
さらに、同じ配線層Ｌｙ１に設けられた次の駆動トランジスタＱ１は、配線Ｌｔ５により接続された発光素子２ａよりも内側に位置する所定の発光素子２ａと、配線Ｌｔ６を介して接続される。

従って、順次駆動トランジスタＱ１と発光素子２ａを配線Ｌｔで接続していくにあたり、次第に駆動トランジスタＱ１から発光素子２ａに至るまでの距離は長くなるので、駆動トランジスタＱ１と発光素子２ａを接続する配線Ｌｔの長さは、次第に長くなる。具体的には、配線Ｌｔ４、配線Ｌｔ５、配線Ｌｔ６を比較すると、配線Ｌｔ５は配線Ｌｔ４よりも長く、配線Ｌｔ６は配線Ｌｔ５（配線Ｌｔ４）よりも長くなる。

図１７には、配線Ｌｔ４〜Ｌｔ６の任意の位置ついての断面積ＳＡ７〜ＳＡ１１が示されている。
例えば配線Ｌｔ５では、配線長が長くなるにつれて配線の配線断面積ＳＡが断面積ＳＡ８，ＳＡ９と変化する。
このとき、断面積ＳＡ９は、配線層Ｌｙの上下方向（厚み方向）と垂直の面方向（平面方向）の配線幅を断面積ＳＡ８の配線幅よりも大きくすることで、断面積ＳＡ８よりも配線断面積が大きくなるように形成されている。
また同様に、配線Ｌｔ６の配線断面積ＳＡも配線長に応じて断面積ＳＡ１０，ＳＡ１１と進むにつれ、配線層Ｌｙの平面方向の配線幅を大きくすることで配線断面積が大きくなるように形成されている。
このように、配線長が長くなる程、配線Ｌｔの配線断面積ＳＡは大きくなる。例えば、配線Ｌｔ５において最も大きい断面積ＳＡ９よりも、配線Ｌｔ５よりも配線長の長い配線Ｌｔ６において最も大きい断面積ＳＡ１１の方が、配線断面積は大きくなる。
これにより、配線層Ｌｙの平面方向の配線幅を大きくすることによっても配線抵抗の増加を緩和させることが可能である。
なお、上述では配線層Ｌｙの平面方向の配線幅と、配線層Ｌｙの厚み方向の配線幅とを分けて説明したが、配線層Ｌｙの平面方向の配線幅と、配線層Ｌｙの厚み方向の配線幅との両方の配線幅を大きくすることで、配線断面積を大きくしてもよい。これによっても配線抵抗の増加の緩和が図られる。

次に、発光素子２ａと駆動トランジスタＱ１を電気的に接続する配線Ｌｔの一例について、図１８を用いて説明する。
まず、図１４Ａに示すように、チップＣｈ２に対して、駆動トランジスタＱ１が配置された駆動トランジスタ配置領域ａｒが１箇所に設けられている場合、チップＣｈ２の駆動トランジスタ配置領域ａｒ側と反対側に設けられた発光素子２ａについてまで、駆動トランジスタＱ１と接続することになる（図１８における距離Ｘ１）。そのため、配線Ｌｔが長くなることで配線抵抗が大きくなり、当該配線抵抗の増加を緩和するために配線Ｌｔの配線断面積ＳＡを大きくした結果、配線Ｌｔを設けるために必要なスペースが増加することになる。

そこで図１３Ａ及び図１８に示すように、チップＣｈ３にチップＣｈ２を挟んで対向する位置に駆動トランジスタ配置領域ａｒ（ａｒ１，ａｒ２）を配置することが考えられる。
図１８は、チップＣｈ２を搭載したチップＣｈ３の断面を模式的に示している。
ここでは説明の都合上、発光部２に発光素子２ａが６つ（２ａ−１〜２ａ−６）設けられている例として説明する。設けられている各発光素子２ａ−１〜２ａ−６は、１つに限られることはなく、例えばそれぞれ複数の発光素子２ａとして形成されている。

本例では、駆動トランジスタ配置領域ａｒ１の最上層の配線層Ｌｙ１に設けられた駆動トランジスタＱ１は、駆動トランジスタ配置領域ａｒ１側のチップＣｈ２の外縁付近に配置された所定の発光素子２ａ−１と配線Ｌｔ１を介して接続されている。そして、配線層Ｌｙ２，Ｌｙ３・・・と下層に向かうにつれ、各駆動トランジスタＱ１は、上層の配線Ｌｔと接続された発光素子２ａよりも内側の所定の発光素子２ａ−２，２ａ−３・・・と、配線Ｌｔ２，Ｌｔ３・・・を介して順次接続される。

ここで例えば、駆動トランジスタ配置領域ａｒが駆動トランジスタ配置領域ａｒ１の１箇所しかないとすると、例えば図示しない配線層Ｌｙ４，Ｌｙ５，Ｌｙ６等の新たな駆動トランジスタＱ１を設け、それに応じて図示しない配線Ｌｔ４，Ｌｔ５，Ｌｔ６により、発光素子２ａ−４，２ａ−５，２ａ−６と接続することになる。この場合、駆動トランジスタ配置領域ａｒ１から最も遠い発光素子２ａ−６を駆動トランジスタＱ１と結ぶ配線Ｌｔ６の距離は距離Ｘ１となる。

しかしながら本例においては、駆動トランジスタ配置領域ａｒ１の他に駆動トランジスタ配置領域ａｒ２が設けられており、駆動トランジスタ配置領域ａｒ１と同様に、駆動トランジスタＱ１は、配線層Ｌｙａにより発光素子２ａ−６と、配線層Ｌｙｂにより発光素子２ａ−５と、配線層Ｌｙｃにより発光素子２ａ−４と順次接続されている。
この場合、駆動トランジスタ配置領域ａｒごとの駆動トランジスタＱ１と接続する発光素子２ａの数が減るため、駆動トランジスタ配置領域ａｒ１から最も遠い発光素子２ａ−３を駆動トランジスタＱ１と結ぶ配線Ｌｔ３の距離は距離Ｘ２となり、駆動トランジスタ配置領域ａｒが１箇所しかない場合の距離Ｘ１よりも短くなる。従って、設けるべき配線Ｌｔの最大の長さを短くすることができる。
これにより、配線Ｌｔの配線抵抗の増加を緩和させることが可能となる。また配線Ｌｔの配線断面積ＳＡが必要以上に大きくなることを回避することができるため、配線層Ｌｙの配線設計上好適である。

＜８．実施形態のまとめ及び変形例＞

上記のように実施形態としての光源装置（測距装置１）は、垂直共振器面発光レーザによる発光素子２ａが複数配列された発光部２と、発光部２における発光されるべき複数の発光素子２ａを発光させる駆動部３と、を備え、駆動部３における駆動素子（駆動トランジスタＱ１）を有する領域（駆動トランジスタ配置領域ａｒ）の少なくとも一部が発光部２と重ならないように配置されているものである（図７、図８Ｂ、図１３等）。
これにより、発光素子２ａに伝わる駆動トランジスタＱ１から発生した熱が軽減される。また、駆動部３の駆動回路３０に伝わる発光素子２ａから発生した熱も軽減される。
従って、発光素子２ａが形成されたチップＣｈ２（発光部２）の温度が、発光素子２ａを発光させるための駆動回路３０（３０Ａ）等の発熱により上昇し易くなり、発光素子２ａの発光効率の低下を招来するといった、熱による不具合を防止することができる。
また、発光素子２ａの発光で発生した熱により、発光素子２ａを駆動する駆動回路３０（３０Ａ）の回路特性悪化等の不具合も防止することができる。

また、実施形態としての光源装置（測距装置１）においては、発光部２が形成されたチップＣｈ２は駆動部３が形成されたチップＣｈ３に装着され、駆動部３の駆動素子（駆動トランジスタＱ１）を有する領域（駆動トランジスタ配置領域ａｒ）の少なくとも一部が発光部２の発光素子２ａと重ならないように配置されている（図１３、図１５等）。
これにより、発光部２と駆動部３を接続する配線Ｌｔが短くなり配線Ｌｔの配線抵抗の増加を緩和することができる。また、駆動トランジスタ配置領域ａｒについて発熱する発光素子２ａとの距離を設けることができる。
従って、発光素子２ａを発光させるにあたり、消費電力の増加やそれに伴う温度上昇等の発生を防止することができる。また、発光部２が駆動部３に載置されているので、発光素子２ａと駆動トランジスタＱ１との距離が近くなりやすい。そのような状況下においては、駆動トランジスタＱ１を発光素子２ａに重ねて配置しないことは、熱による不具合を防止するためにより一層重要となる。

さらに、実施形態としての光源装置（測距装置１）においては、駆動部３は複数の配線層Ｌｙを有し、配線層Ｌｙには駆動素子（駆動トランジスタＱ１）と発光素子２ａとを電気的に接続するための配線Ｌｔが形成されている（図１６Ａ、図１８等）。
これにより、配線Ｌｔの配線断面積ＳＡの大きさを保ちつつ配線Ｌｔを配置することができ、配線Ｌｔの配線抵抗の増加が緩和される。
チップＣｈ２（発光部２）に設けられた数百の発光素子２ａと駆動トランジスタＱ１とを接続するための配線Ｌｔの全てを１つの配線層Ｌｙに設けようとすると、一本あたりの配線Ｌｔの断面積ＳＡを小さくする必要が生じてしまい、各配線Ｌｔの配線抵抗の増加を緩和させるため断面積ＳＡを確保することが困難となる。
従って、上記構成を採ることにより、一本あたりの配線Ｌｔの断面積ＳＡの大きさを十分確保することができるため、配線Ｌｔの断面積ＳＡの大きさが確保できないことにより生じる消費電力の増加やそれに伴う温度上昇等の発生を防止することができる。

さらにまた、実施形態としての光源装置（測距装置１）においては、配線層Ｌｙが下層になるに従って、互いに接続される駆動素子（駆動トランジスタＱ１）と発光素子２ａとの距離が長くなるように配線Ｌｔが形成されている（図１６Ａ、図１８等）。
これにより、下層から上層に向けて配線Ｌｔを導出する際に、上層の配線Ｌｔが下層の配線Ｌｔの導出を遮ることを回避することができる。
従って、配線Ｌｔの配置が複雑にならず、一本あたりの配線Ｌｔの長さの短縮化を図ることができる。そのため、配線Ｌｔの配線抵抗の増加が緩和され、消費電力の増加やそれに伴う温度上昇等の発生を防止することができる。

また、実施形態としての光源装置（測距装置１）においては、駆動部３において駆動素子（駆動トランジスタＱ１）を有する領域（駆動トランジスタ配置領域ａｒ）が複数設けられている（図１３、図１４、図１８等）。
このように駆動トランジスタ配置領域ａｒを複数に分割することで、駆動トランジスタＱ１と発光素子２ａとを接続する配線Ｌｔの長さを短くすることができる。そのため、配線Ｌｔの配線抵抗の増加が緩和され、消費電力の増加やそれに伴う温度上昇等の発生を防止することができる。

さらに、実施形態としての光源装置（測距装置１）においては、配線Ｌｔの長さが長くなるに従って、配線Ｌｔ内に配線Ｌｔの進行方向と垂直な面で切断した際の断面積（配線断面積ＳＡ）が大きくなる部分（図１６のＳＡ３．ＳＡ５，ＳＡ６、図１７のＳＡ９，ＳＡ１１等）が形成される。
駆動トランジスタＱ１と発光素子２ａとの距離が長くなるに従って配線Ｌｔが長くなるため、配線Ｌｔの配線抵抗は大きくなる。そのため、配線Ｌｔの断面積ＳＡを大きくすることで、配線Ｌｔの配線抵抗の増加が緩和される。従って、消費電力の増加やそれに伴う温度上昇等の発生を防止することができる。

また、実施形態としての光源装置（測距装置１）においては、配線Ｌｔの部分（図１６のＳＡ３，ＳＡ５，ＳＡ６等）では、配線層Ｌｙの厚み方向における幅が広げられている。
これにより、配線層Ｌｙの厚み方向における幅が広がることで配線の断面積ＳＡが大きくなり、配線抵抗の増加が緩和される。また、配線層Ｌｙの厚み方向における幅を広げて配線抵抗の増加を緩和させることで、配線層Ｌｙの平面方向において、余裕を持った配線設計が可能となる。

また、実施形態としての光源装置（測距装置１）においては、配線Ｌｔの部分（図１７のＳＡ９，ＳＡ１１等）では、配線層Ｌｔの平面方向における幅が広げられている。
これにより、配線層Ｌｙの平面方向における幅が広がることで配線の断面積ＳＡが大きくなり、配線抵抗の増加が緩和される。また、配線層Ｌｙの平面方向における幅を広げて配線抵抗の増加を緩和させることで、他の配線層Ｌｙについて余裕を持った配線設計が可能となる。

さらにまた、実施形態としての光源装置（測距装置１）においては、配線層Ｌｙに設けられた配線Ｌｔは、配線層Ｌｙが下層になるに従って断面積（配線断面積ＳＡ）が大きくなる。
配線層Ｌｙが下層になるに従って駆動トランジスタＱ１と発光素子２ａとの距離が長くなり、そのため配線Ｌｔが長くなる。これにより、配線Ｌｔの配線抵抗は大きくなる。そのため、配線Ｌｔの断面積ＳＡを大きくすることで、配線Ｌｔの配線抵抗の増加が緩和される。従って、消費電力の増加やそれに伴う温度上昇等の発生を防止することができる。

また、実施形態としての光源装置（測距装置１）においては、駆動部３は、複数の発光素子２ａの所定単位毎の発光動作を個別に駆動可能な構成とされている（図３参照）。
例えば発光素子の１つ１つ個別に、もしくは複数の発光素子群としてのブロック単位で、発光をオン／オフさせたり、発光駆動電流を設定することが可能な構成である。
これにより各温度センサ１０ａの温度検出値として把握される所定単位毎に、温度状況に応じた制御が可能な構成となる。
また発光部２の面内温度分布に応じた駆動制御も可能となる。
測距センサ１としては、発光素子２ａが所定単位毎に制御されることで、均一な発光、光量エネルギーでの露光が可能となり、イメージセンサ７で撮像される画像上に写る対象物（被写体Ｓ）による反射光の像の輝度が、一様に近づくようにすることもできる。これにより測距センシング精度も向上される。

また、実施形態としての光源装置（測距装置１）においては、発光部２は、発光部２より発せられ被写体で反射された光を受光するイメージセンサ７のフレーム期間と同期して発光する例を述べた。
これにより、発光部が発した光を被写体に照射しイメージセンサで受光して測距を行う場合に対応して、発光素子をイメージセンサのフレーム周期に応じた適切なタイミングで発光させることが可能とされる。
従って、測距精度の向上を図ることができる。また、光源装置が被写体の測距用の光源として用いられる場合に対応して温度上昇の抑制を図ることができる。

このような実施形態としてのセンシングモジュールによっても、上記した実施形態としての光源装置と同様の作用及び効果を得ることができる。

なお、上記では、発光素子２ａごとにスイッチＳＷを設けて、発光素子２ａごとの個別駆動を可能とする構成を例示したが、本技術において、発光素子２ａごとの個別駆動を可能に構成することは必須ではなく、少なくとも同時発光組ごとの個別駆動が可能とされていればよい。

また、上記では本技術が測距装置に適用される例を挙げたが、本技術は測距用の光源への適用に限定されるものではない。

なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。

＜９．本技術＞

なお本技術は以下のような構成も採ることができる。
（１）
垂直共振器面発光レーザによる発光素子が複数配列された発光部と、
前記発光部における複数の発光素子を発光させる駆動部と、を備え、
前記駆動部における駆動素子を有する領域の少なくとも一部が前記発光部と重ならないように配置されている
光源装置。
（２）
前記発光部が形成されたチップは前記駆動部が形成されたチップに装着され、前記駆動部の駆動素子を有する領域の少なくとも一部が前記発光部の発光素子と重ならないように配置されている
（１）に記載の光源装置。
（３）
前記駆動部は、駆動素子と発光素子とを電気的に接続するための配線が形成されている配線層を複数有する
（１）又は（２）に記載の光源装置。
（４）
前記配線層が下層になるに従って、互いに接続される前記駆動素子と前記発光素子との距離が長くなるように前記配線が形成されている
（３）に記載の光源装置。
（５）
前記駆動部において前記駆動素子を有する領域が複数設けられている
（４）に記載の光源装置。
（６）
前記配線の長さが長くなるに従って、前記配線内に前記配線の進行方向と垂直な面で切断した際の断面積が大きくなる部分が形成される
（３）乃至（５）の何れかに記載の光源装置。
（７）
前記配線の前記部分では、前記配線層の厚み方向における幅が広げられている
（６）に記載の光源装置。
（８）
前記配線の前記部分では、前記配線層の平面方向における幅が広げられている
（６）又は（７）に記載の光源装置。
（９）
前記配線層に設けられた前記配線は、前記配線層が下層になるに従って前記断面積が大きくなる
（６）乃至（８）の何れかに記載の光源装置。
（１０）
前記駆動部は、複数の発光素子の所定単位毎の発光動作を個別に駆動可能な構成とされている
（１）乃至（９）の何れかに記載の光源装置。
（１１）
前記発光部は、前記発光部より発せられ被写体で反射された光を受光するイメージセンサのフレーム期間と同期した発光を行う
（１）乃至（１０）の何れかに記載の光源装置。
（１２）
垂直共振器面発光レーザによる発光素子が複数配列された発光部と、前記発光部における発光されるべき複数の前記発光素子を発光させる駆動部と、を備え、前記駆動部におけるスイッチング素子を有する領域の少なくとも一部が前記発光部と重ならないように配置されている光源装置と、
前記発光部より発せられ被写体によって反射された光を受光して撮像するイメージセンサと、を備える
センシングモジュール。

１ 測距装置、２ 発光部、２ａ 発光素子、３，３Ａ 駆動部、７ イメージセンサ、１０ 温度検出部、Ｓ 被写体、Ｂ 基板、Ｃｈ２、Ｃｈ３、Ｃｈ４、Ｃｈ３４、Ｃｈ７ チップ、３０、３０Ａ 駆動回路、３１ 駆動制御部、Ｑ１，Ｑ２ スイッチング素子、ＳＷ スイッチ、１００，１００Ａ 光源装置

Claims (12)

1. 垂直共振器面発光レーザによる発光素子が複数配列された発光部と、
   前記発光部における複数の発光素子を発光させる駆動部と、を備え、
   前記駆動部における駆動素子を有する領域の少なくとも一部が前記発光部と重ならないように配置されている
   光源装置。
2. 前記発光部が形成されたチップは前記駆動部が形成されたチップに装着され、前記駆動部の駆動素子を有する領域の少なくとも一部が前記発光部の発光素子と重ならないように配置されている
   請求項１に記載の光源装置。
3. 前記駆動部は、駆動素子と発光素子とを電気的に接続するための配線が形成されている配線層を複数有する
   請求項１に記載の光源装置。
4. 前記配線層が下層になるに従って、互いに接続される前記駆動素子と前記発光素子との距離が長くなるように前記配線が形成されている
   請求項３に記載の光源装置。
5. 前記駆動部において前記駆動素子を有する領域が複数設けられている
   請求項４に記載の光源装置。
6. 前記配線の長さが長くなるに従って、前記配線内に前記配線の進行方向と垂直な面で切断した際の断面積が大きくなる部分が形成される
   請求項３に記載の光源装置。
7. 前記配線の前記部分では、前記配線層の厚み方向における幅が広げられている
   請求項６に記載の光源装置。
8. 前記配線の前記部分では、前記配線層の平面方向における幅が広げられている
   請求項６に記載の光源装置。
9. 前記配線層に設けられた前記配線は、前記配線層が下層になるに従って前記断面積が大きくなる
   請求項６に記載の光源装置。
10. 前記駆動部は、複数の発光素子の所定単位毎の発光動作を個別に駆動可能な構成とされている
    請求項１に記載の光源装置。
11. 前記発光部は、前記発光部より発せられ被写体で反射された光を受光するイメージセンサのフレーム期間と同期した発光を行う
    請求項１に記載の光源装置。
12. 垂直共振器面発光レーザによる発光素子が複数配列された発光部と、前記発光部における複数の発光素子を発光させる駆動部と、を備え、前記駆動部における駆動素子を有する領域の少なくとも一部が前記発光部と重ならないように配置されている光源装置と、
    前記発光部より発せられ被写体によって反射された光を受光して撮像するイメージセンサと、を備える
    センシングモジュール。

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