JP2020031130A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2020031130A JP2020031130A JP2018155594A JP2018155594A JP2020031130A JP 2020031130 A JP2020031130 A JP 2020031130A JP 2018155594 A JP2018155594 A JP 2018155594A JP 2018155594 A JP2018155594 A JP 2018155594A JP 2020031130 A JP2020031130 A JP 2020031130A
- Authority
- JP
- Japan
- Prior art keywords
- conductor layer
- substrate
- semiconductor element
- insulating substrate
- laminated substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3731—Ceramic materials or glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
- H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
- H01L23/4334—Auxiliary members in encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Geometry (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】絶縁基板に生じる反りを低減する。【解決手段】本明細書が開示する半導体装置は、半導体素子と半導体素子が配置された積層基板とを備える。積層基板は、絶縁基板と、当該絶縁基板の一方側に位置する第1導体層と、当該絶縁基板の他方側に位置するとともに第1導体層よりも体積の小さい第1導体層とを有する。絶縁基板の材料は、第1導体層の材料及び第1導体層の材料よりも線膨張係数が小さく、且つ、剛性が高い。また、絶縁基板の一方側には、第1導体層の側面に沿って突出する突出部が設けられている。【選択図】図2
Description
本明細書が開示する技術は、半導体装置に関する。
特許文献1には、半導体装置が開示されている。この半導体装置は、半導体素子と、半導体素子が配置された積層基板とを備える。積層基板は、絶縁基板と、絶縁基板の両面に設けられた導体層とを有する。
一般に、半導体装置では、通電に伴ってその温度が上昇し、その温度上昇に応じた熱膨張が各々の構成部材に生じる。このとき、積層基板では、絶縁基板を挟んで対向する二つの導体層がそれぞれ熱膨張して、積層基板に反りが生じることがある。特に、二つの導体層の体積が互いに異なっていると、二つの導体層に挟持された絶縁基板には、熱膨張した各々の導体層から大きさの異なる力が作用する。この場合、絶縁基板(即ち、積層基板)に比較的に大きな反りが生じ得る。特に、絶縁基板は、各々の導体層よりも線膨張係数が小さく、且つ、剛性が高い。そのことから、絶縁基板に大きな反りが生じてしまうと、絶縁基板の内部に過大な応力が発生するおそれがある。従って、本明細書は、絶縁基板(即ち、積層基板)に生じる反りを低減し得る技術を提供する。
本明細書が開示する半導体装置は、半導体素子と半導体素子が配置された積層基板とを備える。積層基板は、絶縁基板と、当該絶縁基板の一方側に位置する第1導体層と、当該絶縁基板の他方側に位置するとともに第1導体層よりも体積の小さい第2導体層とを有する。絶縁基板の材料は、第1導体層の材料及び第2導体層の材料よりも線膨張係数が小さく、且つ、剛性が高い。また、絶縁基板の一方側には、第1導体層の側面に沿って突出する突出部が設けられている。
上記した半導体装置では、絶縁基板の一方側に、第1導体層の側面に沿って突出する突出部が設けられている。絶縁基板は、第1導体層よりも線膨張係数が小さく、剛性も高いため、絶縁基板の突出部によって、第1導体層の熱膨張を抑止することができる。特に、第1導体層の体積は第2導体層の体積よりも大きいので、第1導体層には、第2導体層よりも大きな熱膨張が生じ得る。従って、熱膨張が比較的に大きい第1導体層の熱膨張が抑制されることで、二つの導体層の熱膨張差に起因する絶縁基板の反りが低減される。
本技術の一実施形態では、積層基板を平面視したときに、第1導体層は、複数の角部を有する多角形状を有し、複数の角部の各々が、突出部に接触してもよい。第1導体層の角部には、特に応力の集中が生じ易い。そのような第1導体層の角部に対して突出部を設けることによって、絶縁基板に生じる反りを効果的に低減することができる。
上記した実施形態では、積層基板を平面視したときに、突出部は、角部に接触する第1部分と、第1部分から第1導体層の外周縁に沿って延びる第2部分とを有していてもよい。この場合、第1導体層の外周縁に沿う方向に垂直な断面に関して、第1部分の断面積は第2部分の断面積よりも大きくてもよい。このような構成によると、第1導体層の角部に接触する第1部分において、突出部の強度(剛性)を高めることができる。
本技術の一実施形態では、積層基板を平面視したときに、突出部は、第1導体層を取り囲むように、第1導体層の外周縁の全体に亘って連続的に延びていてもよい。このような構成によると、突出部の全体としての剛性が高くなり、突出部による第1導体層の熱膨張を抑制する効果が高められる。
本技術の一実施形態では、積層基板を平面視したときに、突出部の少なくとも一部は、第2導体層の外周縁よりも外側に位置していてもよい。この場合、突出部によって、第2導体層の端部付近の絶縁基板の剛性が高められる。これにより、第2導体層の熱膨張が抑制される。
本技術の一実施形態では、突出部の高さは、第1導体層の高さと実質的に等しくてもよい。この場合、突出部の体積が大きくなり、比較的に剛性も高くなる。これにより、突出部が第1導体層の熱膨張を抑制する効果が高められる。
本技術の一実施形態では、絶縁基板は、セラミック材料で構成されていてもよい。
図面を参照して、実施例の半導体装置10について説明する。半導体装置10は、例えば電気自動車の電力制御装置に採用され、コンバータやインバータといった電力変換回路の少なくとも一部を構成することができる。ここでいう電気自動車は、車輪を駆動するモータを有する自動車を広く意味し、例えば、外部の電力によって充電される電気自動車、モータに加えてエンジンを有するハイブリッド車、及び燃料電池を電源とする燃料電池車等を含む。
図1−図4に示すように、半導体装置10は、第1半導体素子12と、第2半導体素子14と、封止体16とを備える。第1半導体素子12及び第2半導体素子14は、封止体16の内部に封止されている。封止体16は、絶縁材料で構成されている。特に限定されないが、本実施例における封止体16は、例えばエポキシ樹脂といった熱硬化樹脂で構成されている。封止体16は、概して板形状を有しており、表面16aと、表面16aの反対側に位置する裏面16bとを有する。
第1半導体素子12は、表面電極12aと、裏面電極12bと、複数の信号電極12cとを有する。表面電極12a及び複数の信号電極12cは、第1半導体素子12の表面に位置しており、裏面電極12bは、第1半導体素子12の裏面に位置している。第1半導体素子12は、表面電極12aと裏面電極12bとの間を導通及び遮断するスイッチング素子である。特に限定されないが、本実施例における第1半導体素子12は、IGBT(Insulated Gate Bipolar Transistor)であって、表面電極12aはエミッタ電極であり、裏面電極12bはコレクタ電極である。また、第1半導体素子12には、IGBTに加えて、還流ダイオード12dが内蔵されている。なお、他の実施形態として、第1半導体素子12は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)であってもよい。この場合、表面電極12aはソース電極であり、裏面電極12bはドレイン電極であってよい。
同様に、第2半導体素子14は、表面電極14aと、裏面電極14bと、複数の信号電極14cとを有する。表面電極14a及び複数の信号電極14cは、第2半導体素子14の表面に位置しており、裏面電極14bは、第2半導体素子14の裏面に位置している。第2半導体素子14は、表面電極14aと裏面電極14bとの間を導通及び遮断するスイッチング素子である。特に限定されないが、本実施例における第2半導体素子14は、IGBTであって、表面電極14aはエミッタ電極であり、裏面電極14bはコレクタ電極である。また、第2半導体素子14にも、IGBTに加えて、還流ダイオード14dが内蔵されている。なお、第2半導体素子14もまた、MOSFETであってよく、表面電極12aがソース電極であって、裏面電極12bがドレイン電極であってよい。
特に限定されないが、本実施例における第1半導体素子12と第2半導体素子14は、同じ構造を有しており、互いに反転させた姿勢で配置されている。但し、他の実施形態として、第1半導体素子12と第2半導体素子14は、互いに異なる構造を有してもよい。例えば、第1半導体素子12と第2半導体素子14は、互いに異なる構造のスイッチング素子であってもよい。あるいは、第1半導体素子12がスイッチング素子であって、第2半導体素子14がダイオード素子であってもよい。第1半導体素子12と第2半導体素子14には、様々な種類のパワー半導体素子を採用することができる。
半導体装置10は、第1積層基板20と、第2積層基板30と、第3積層基板40とをさらに備える。第1積層基板20は、第2積層基板30及び第3積層基板40よりも大きく、第1半導体素子12及び第2半導体素子14の両者が、第1積層基板20上に配置されている。第1積層基板20は、第1半導体素子12を介して第2積層基板30に対向している。即ち、第1半導体素子12は、第1積層基板20と第2積層基板30との間に配置されている。第1積層基板20は、第2半導体素子14を介して第3積層基板40に対向している。即ち、第2半導体素子14は、第1積層基板20と第3積層基板40との間に配置されている。
第1積層基板20は、第1絶縁基板22と、第1絶縁基板22の一方側に設けられた第1外側導体層24と、第1絶縁基板22の他方側に設けられた第1内側導体層26とを有する。第1内側導体層26は、封止体16の内部において、第1半導体素子12及び第2半導体素子14に電気的に接続されている。一方、第1外側導体層24は、封止体16の裏面16bにおいて外部に露出されている。これにより、第1積層基板20は、電気回路の一部を構成するだけでなく、第1半導体素子12及び第2半導体素子14の熱を外部へ放出する放熱板としても機能する。また、第1内側導体層26は、第1外側導体層24よりも体積が小さい。言い換えると、第1外側導体層24は第1内側導体層26よりも体積が大きい。従って、第1積層基板20の放熱効果を向上させることができる。ここで、第1外側導体層24は、本明細書が開示する技術における「第1導体層」の一例であり、第1内側導体層26は、本明細書が開示する技術における「第2導体層」の一例である。
図5に示すように、第1積層基板20の第1内側導体層26は、第1絶縁基板22上において互いに隔離された複数の領域26a、26b、26cを有する。複数の領域26a、26b、26cには、主領域26aと、複数の信号領域26bと、フローティング領域26cとが含まれる。主領域26aは、第1半導体素子12の表面電極12a及び第2半導体素子14の裏面電極14bに電気的に接続されている。これにより、第1半導体素子12と第2半導体素子14は、第1内側導体層26の主領域26aを介して互い接続されている。複数の信号領域26bは、第1半導体素子12の複数の信号電極12cにそれぞれ電気的に接続されている。一例ではあるが、本実施例では、第1半導体素子12と第2半導体素子14が、第1積層基板20の第1内側導体層26へ直接的にはんだ付けされている。但し、他の実施形態として、第1半導体素子12と第2半導体素子14の少なくとも一方が、第1積層基板20の第1内側導体層26へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。
図2、図6に示すように、第1積層基板20の第1絶縁基板22は、第1絶縁基板22の一方側に設けられた突出部22aをさらに有する。突出部22aは、第1絶縁基板22から第1外側導体層24の側面に沿って突出している(図2参照)。一例ではあるが、突出部22aは、概して枠形状を有している。突出部22aは、第1絶縁基板22と一体の部材として構成されることができる。
第2積層基板30は、第2絶縁基板32と、第2絶縁基板32の一方側に設けられた第2外側導体層34と、第2絶縁基板32の他方側に設けられた第2内側導体層36とを有する。第2内側導体層36は、封止体16の内部において、第1半導体素子12に電気的に接続されている。一方、第2外側導体層34は、封止体16の表面16aにおいて外部に露出されている。これにより、第2積層基板30は、電気回路の一部を構成するだけでなく、第1半導体素子12の熱を外部へ放出する放熱板としても機能する。
図7に示すように、第2積層基板30の第2内側導体層36は、単一の領域のみを有する。単一の第2内側導体層36は、第1半導体素子12の裏面電極12bに電気的に接続されている。これにより、第2積層基板30の第2内側導体層36は、第1半導体素子12を介して、第1積層基板20の第1内側導体層26の主領域26aに電気的に接続されている。一例ではあるが、本実施例では、第1半導体素子12が、第2積層基板30の第2内側導体層36へ直接的にはんだ付けされている。但し、他の実施形態として、第1半導体素子12は、第2積層基板30の第2内側導体層36へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。また、第2積層基板30の第2内側導体層36は、第1積層基板20の第1内側導体層26と同様に、第2絶縁基板32上において互いに隔離された複数の領域を有してもよい。
第3積層基板40は、第3絶縁基板42と、第3絶縁基板42の一方側に設けられた第3外側導体層44と、第3絶縁基板42の他方側に設けられた第3内側導体層46とを有する。第3内側導体層46は、封止体16の内部において、第2半導体素子14に電気的に接続されている。一方、第3外側導体層44は、封止体16の表面16aにおいて外部に露出されている。これにより、第3積層基板40は、電気回路の一部を構成するだけでなく、第2半導体素子14の熱を外部へ放出する放熱板としても機能する。特に限定されないが、本実施例では、第3積層基板40のサイズが、第2積層基板30のサイズよりも大きい。但し、第3積層基板40のサイズは、第2積層基板30のサイズと同じであってもよいし、第2積層基板30のサイズよりも小さくてもよい。
図8に示すように、第3積層基板40の第3内側導体層46は、第3絶縁基板42上において互いに隔離された複数の領域46a、46b、46cを有する。複数の領域46a、46b、46cには、主領域46aと、複数の信号領域46bと、フローティング領域46cとが含まれる。主領域46aは、第2半導体素子14の表面電極14aに接続されている。これにより、第3積層基板40の第3内側導体層46は、第2半導体素子14を介して、第1積層基板20の第1内側導体層26の主領域26aに電気的に接続されている。複数の信号領域46bは、第2半導体素子14の複数の信号電極14cにそれぞれ電気的に接続されている。一例ではあるが、本実施例では、第2半導体素子14が、第3積層基板40の第3内側導体層46へ直接的にはんだ付けされている。但し、他の実施形態として、第2半導体素子14は、第3積層基板40の第3内側導体層46へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。
一例ではあるが、本実施例における三つの積層基板20、30、40の各々は、DBC(Direct Bonded Copper)基板である。絶縁基板22、32、42は、例えば酸化アルミニウム、窒化シリコン、窒化アルミニウム等といった、セラミックで構成されている。また、外側導体層24、34、44及び内側導体層26、36、46は、銅で構成されている。絶縁基板22、32、42は、外側導体層24、34、44及び内側導体層26、36、46よりも線膨張係数が小さく、且つ、剛性が高い材料によって構成されている。但し、三つの積層基板20、30、40の各々は、DBC基板に限定されず、例えばDBA(Direct Bonded Aluminum)基板であってもよい。あるいは、絶縁基板22、32、42は、DBC基板又はDBA基板とは異なる構造を有してもよい。積層基板20、30、40の各構成は特に限定されない。三つの積層基板20、30、40の各々は、絶縁材料で構成された絶縁基板22、32、42と、金属といった導体で構成された外側導体層24、34、44及び内側導体層26、36、46を有すればよい。そして、第1積層基板20の第1絶縁基板22と各導体層24、26との間、第2積層基板30の絶縁基板32と各導体層34、36との間、及び、第3積層基板40の絶縁基板42と各導体層44、46との間の接合構造についても、特に限定されない。
図1、図3、図4に示すように、半導体装置10は、第1電力端子52と第2電力端子54と第3電力端子56とをさらに備える。これら三つの電力端子52、54、56は、封止体16から同じ方向へ突出しており、互いに平行に延びている。三つの電力端子52、54、56は、銅又はその他の金属といった、導体で構成されている。特に限定されないが、半導体装置10の製造段階において、三つの電力端子52、54、56は、単一のリードフレームによって用意されてもよい。
第1電力端子52は、封止体16の内部において、第1積層基板20に電気的に接続されている。詳しくは、第1電力端子52は、第1積層基板20と第3積層基板40との間において、第1積層基板20の第1内側導体層26の主領域26aに接合されている。これにより、第1電力端子52は、第1内側導体層26の主領域26aを介して、第1半導体素子12の表面電極12a及び第2半導体素子14の裏面電極12bに電気的に接続されている。
第2電力端子54は、封止体16の内部において、第2積層基板30に電気的に接続されている。詳しくは、第2電力端子54は、第1積層基板20と第2積層基板30との間において、第2積層基板30の第2内側導体層36に接合されている。これにより、第2電力端子54は、第2内側導体層36を介して、第1半導体素子12の裏面電極12bに電気的に接続されている。
第3電力端子56は、封止体16の内部において、第3積層基板40に電気的に接続されている。詳しくは、第3電力端子56は、第1積層基板20と第3積層基板40との間において、第3積層基板40の第3内側導体層46に接合されている。これにより、第3電力端子56は、第3内側導体層46を介して、第2半導体素子14の表面電極14aに電気的に接続されている。
図1、図3、図4に示すように、半導体装置10は、複数の第1信号端子58と複数の第2信号端子60とをさらに備える。これら信号端子58、60は、封止体16から同じ方向へ突出しており、互いに平行に延びている。複数の信号端子58、60は、銅又はその他の金属といった、導体で構成されている。
複数の第1信号端子58は、封止体16の内部において、第1積層基板20に電気的に接続されている。詳しくは、複数の第1信号端子58は、第1積層基板20の第1内側導体層26の複数の信号領域26b(図5参照)にそれぞれ接合されている。これにより、複数の第1信号端子58は、第1内側導体層26の複数の信号領域26bを介して、第1半導体素子12の複数の信号電極12cに、それぞれ電気的に接続されている。一例ではあるが、本実施例では、複数の第1信号端子58が、第1内側導体層26の複数の信号領域26bへ直接的にはんだ付けされている。但し、他の実施形態として、複数の第1信号端子58は、複数の信号領域26b(又は第1半導体素子12の複数の信号電極12c)へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。
複数の第2信号端子60は、封止体16の内部において、第3積層基板40に電気的に接続されている。詳しくは、複数の第2信号端子60は、第3積層基板40の第3内側導体層46の複数の信号領域46b(図8参照)に、それぞれ接合されている。これにより、複数の第2信号端子60は、第3内側導体層46の複数の信号領域46bを介して、第2半導体素子14の複数の信号電極14cに、それぞれ電気的に接続されている。一例ではあるが、本実施例では、複数の第2信号端子60が、第3内側導体層46の複数の信号領域46bへ直接的にはんだ付けされている。但し、他の実施形態として、複数の第2信号端子60は、複数の信号領域46b(又は第2半導体素子14の複数の信号電極14c)へ、導体スペーサ又はボンディングワイヤといった他の部材を介して接続されてもよい。
図6に示すように、上記した半導体装置10では、第1絶縁基板22の一方側に、第1外側導体層24の側面に沿って突出する突出部22aが設けられている。上述したが、第1絶縁基板22は、第1外側導体層24よりも線膨張係数が小さく、剛性が高い。そのため、第1絶縁基板22と一体に構成された突出部22aによって、第1外側導体層24の熱膨張を抑止することができる。特に、本実施例の第1積層基板20では、第1外側導体層24の体積は第1内側導体層26の体積よりも大きいので、第1外側導体層24には第1内側導体層26よりも大きな熱膨張が生じ得る。従って、熱膨張が比較的に大きい第1外側導体層24の熱膨張が抑制されることで、二つの導体層24、26の熱膨張差に起因する第1絶縁基板22の反りが低減される。
加えて、上述したが、第1積層基板20を平面視したときに、突出部22aは枠形状をしており、第1外側導体層24を取り囲むように、第1外側導体層24の外周縁の全体に亘って連続的に延びている。このような構成によると、突出部22aの全体としての剛性が高くなり、突出部22aによる第1外側導体層24の熱膨張を抑制する効果が高められる。また、第1外側導体層24を絶縁材料である突出部22aで取り囲むため、第1外側導体層24と第1内側導体層26との間の沿面絶縁距離を長くすることができる。
加えて、図9に示すように、突出部22aの高さは、第1外側導体層24の高さと実質的に等しい。ここでいう実質的に等しいとは、両者の差が±10パーセント以内であることを意味する。上記のような構成によると、突出部22aの体積が大きくなり、比較的に剛性も高くなる。これにより、突出部22aが第1外側導体層24の熱膨張を抑制する効果がさらに高められる。
加えて、第1積層基板20を平面視したときに、突出部22aは第1外側導体層24の角部24cに接触する第1部分S1と、第2部分S2とを有する。第1外側導体層24の外周縁に沿う方向に垂直な断面に関して、突出部22aの第1部分S1の断面積は、第2部分S2の断面積よりも大きい。この場合、第1外側導体層24の熱膨張による応力の集中が作用し易い第1外側導体層24の角部24cに接触する第1部分S1において、突出部22aの断面積を大きくすることができる。これにより、突出部22aの長手方向に作用する単位面積当たりの応力を低減することができる。従って、第1絶縁基板22の反りも低減される。さらに、突出部22aの第1部分S1を大きくすることに伴って、第1外側導体層24の体積は小さくなる。これにより第1外側導体層24と第1内側導体層26との体積のアンバランスが緩和され、二つの導体層24、26の熱膨張差に起因する第1絶縁基板22の反りもさらに低減される。
さらに突出部22aの少なくとも一部は、第1内側導体層26の外周縁よりも外側に位置している(図9参照)。即ち、突出部22aが設けられていることによって、第1内側導体層26の端部付近の第1絶縁基板22は、体積が比較的に大きい。この場合、突出部22aによって、第1内側導体層26の端部付近の第1絶縁基板22の剛性も部分的に高められる。これにより、第1外側導体層24だけでなく、第1内側導体層26の熱膨張も抑制される。
本発明者らは、本実施例の半導体装置10において、第1絶縁基板22(第1積層基板20)に作用する応力値を検証した。前述したように、本実施例における突出部22aは、第1外側導体層24の外周縁の全体に亘って設けられており、突出部22aの高さは、第1外側導体層24の高さと実質的に等しい。加えて、第1外側導体層24の角部24cに接触する第1部分S1において、突出部22aの長手方向における断面積は拡大されている。このような態様であると、第1積層基板20に作用する応力の最大値は、692.2MPaであった。これに対して、第1絶縁基板22に突出部22aが設けられていない従来構造では、第1積層基板20に作用する応力の最大値は、784.9MPaであった。即ち、従来構造よりも第1絶縁基板22に作用する応力は約12%低減された。なお、他の実施形態として、第1部分S1において断面積を拡大させない態様であっても、第1絶縁基板22に作用する応力の最大値は、731.3MPaであった。即ち、第1部分S1において断面積が拡大されていない態様であっても、従来構造と比較して、第1絶縁基板22に作用する応力は約7%低減された。
突出部22aの形態は、本実施例に限定されず、様々な実施形態が可能である。図10−図12を参照して、突出部22aの変形例について説明する。図10(A)に示すように、突出部22aの長手方向に垂直な断面形状は、概して半円筒形状をしていてもよい。あるいは、突出部22aの長手方向に垂直な断面形状は、概して三角形状であってもよいし、図10(B)に示すように、突出部22aの内周縁と外周縁とに挟まれた断面積が段階的に大きくなるように設けられていてもよい。このような構成の場合、三角形状よりも突出部22aの断面積を大きくすることができる。あるいは、図10(C)に示すように、突出部22aの長手方向に垂直な断面形状は、概して台形形状であってもよい。あるいは、図10(D)に示すように、実施例の半導体装置10と同じく、突出部22aの長手方向に垂直な断面形状は、概して矩形形状であってもよい。
図11、図12では、第1積層基板20を第1外側導体層24側から下面視した図を示す。このとき、図11(A)に示すように、第1外側導体層24の角部24cに接触する突出部22aの第1部分S1は、概して円形状を有していてもよい。また、図11(B)に示すように、突出部22aの第1部分S1は、概してL字形状を有していてもよい。このような構成であっても、第1外側導体層24の角部24cに接触する第1部分S1において、突出部22aの断面積が大きくなる。従って、突出部22aの長手方向に作用する単位面積当たりの応力は低減される。一方で、突出部22aは断面積が大きい第1部分S1を必ずしも有している必要はなく、図11(C)に示すように、突出部22aの長手方向に垂直な断面積が、全体に亘って均一であってもよい。
さらに、突出部22aの形状は、第1外側導体層24を連続的に取り囲む枠形状に限定されず、図12(A)に示すように、突出部22aが断続的に第1外側導体層24を取り囲んでいてもよい。あるいは、図12(B)に示すように、第1外側導体層24の各々の角部24cが、対応する一つの突出部22aに接触するように、複数の突出部22aが設けられてもよい。このような構成によると、特に応力の集中が生じ易い角部24cに対して突出部22aを設けることによって、第1絶縁基板22に生じる反りを低減することができる。
突出部22aは、上述したように、第1絶縁基板22と一体の部材として構成されている。但し、それに限定されず、第1絶縁基板22とは別体の部材で構成されていてもよい。その場合に、突出部22aを構成する材料は、セラミックに限定されず、第1絶縁基板22を挟む二つの導体層24、26よりも比較的に線膨張係数が小さく、且つ、剛性が高い材料であればよい。
半導体装置10の製造時において、第1積層基板20は、リードフレームの形で組み付けされる。ここでは、リードフレーム、特に第1積層基板20の第1外側導体層24及び第1絶縁基板22についての作製方法を説明する。他の構成部材については、従来技術を用いて作製することができる。
第1積層基板20の第1外側導体層24は、上記したように、例えば、銅又はその他の金属といった導体で構成され、一例ではあるが、複数回のプレス加工等によって作製されることができる。先ず、第1のプレス工程では、母材から第1外側導体層24を含むリードフレームの外形を加工する。このとき、第1外側導体層24の部分は、第1積層基板20の突出部22aに合わせて成形する。次いで、第2のプレス工程では、穴抜き加工等によって、リードフレームの内部形状を加工する。この第2のプレス工程では、第1外側導体層24の角部24cについても、突出部22aの形状に合わせて加工することができる。但し、第1外側導体層24の作製方法は、上記したプレス加工に限定されず、エッチング加工又は他の加工方法によっても実施することができる。また第1外側導体層24の角部24cの加工は、第1のプレス工程で実施されてもよい。
第1積層基板20の第1絶縁基板22は、上記したように、導体層24、26の材料よりも線膨張係数が小さく、剛性が高い材料(例えばセラミック)によって構成されることができる。第1積層基板20の第1絶縁基板22は、例えば、CIP(Cold Isostatic Pressing)成形等によって作製されることができる。一例ではあるが、CIP成形では、第1絶縁基板22(セラミック等)の原料の顆粒を所定の型に流し込み加圧する。その際の型形状は、第1絶縁基板22の突出部22aが第1外側導体層24の外周縁を取り囲むように構成されていればよい。このCIP成形によって加工された成形体を、例えばガス炉又は電気炉といった焼成炉によって焼成する。焼成した後、研削、マシニング、面取り等といった二次加工を実施することによって、第1絶縁基板22は作製されることができる。但し、第1絶縁基板22の作製方法については、CIP成形に限定されず、プレス加工成形又は他の加工方法によって実施されてもよい。
以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
10:半導体装置
12、14:半導体素子
12a、14a:表面電極
12b、14b:裏面電極
12c、14c:信号電極
12d、14d:還流ダイオード
16:封止体
20:第1積層基板
22:第1絶縁基板
22a:突出部
24:第1外側導体層
24c:第1外側導体層の角部
26:第1内側導体層
30:第2積層基板
32:第2絶縁基板
34:第2外側導体層
36:第2内側導体層
40:第3積層基板
42:第3絶縁基板
44:第3外側導体層
46:第3内側導体層
52、54、56:電力端子
58、60:信号端子
S1:突出部の第1部分
S2:突出部の第2部分
12、14:半導体素子
12a、14a:表面電極
12b、14b:裏面電極
12c、14c:信号電極
12d、14d:還流ダイオード
16:封止体
20:第1積層基板
22:第1絶縁基板
22a:突出部
24:第1外側導体層
24c:第1外側導体層の角部
26:第1内側導体層
30:第2積層基板
32:第2絶縁基板
34:第2外側導体層
36:第2内側導体層
40:第3積層基板
42:第3絶縁基板
44:第3外側導体層
46:第3内側導体層
52、54、56:電力端子
58、60:信号端子
S1:突出部の第1部分
S2:突出部の第2部分
Claims (7)
- 半導体素子と
前記半導体素子が配置された積層基板と、を備え、
前記積層基板は、絶縁基板と、前記絶縁基板の一方側に位置する第1導体層と、前記絶縁基板の他方側に位置するとともに前記第1導体層よりも体積の小さい第2導体層と、を有し、
前記絶縁基板の材料は、前記第1導体層の材料及び前記第2導体層の材料よりも線膨張係数が小さく、且つ、剛性が高く、
前記絶縁基板の前記一方側には、前記第1導体層の側面に沿って突出する突出部が設けられている、
半導体装置。 - 前記積層基板を平面視したときに、前記第1導体層は複数の角部を有する多角形状を有し、前記複数の角部の各々は前記突出部に接触している、請求項1に記載の半導体装置。
- 前記積層基板を平面視したときに、前記突出部は、前記角部に接触する第1部分と、前記第1部分から前記第1導体層の外周縁に沿って延びる第2部分とを有し、
前記第1導体層の外周縁に沿う方向に対して垂直な断面に関して、前記第1部分の断面積は第2部分の断面積よりも大きい、請求項2に記載の半導体装置。 - 前記積層基板を平面視したときに、前記突出部は、前記第1導体層を取り囲むように、前記第1導体層の外周縁の全体に亘って連続的に延びている、請求項1から3のいずれか一項に記載の半導体装置。
- 前記積層基板を平面視したときに、前記突出部の少なくとも一部は、前記第2導体層の外周縁よりも外側に位置する、請求項1から4のいずれか一項に記載の半導体装置。
- 前記突出部の高さは、前記第1導体層の高さと実質的に等しい、請求項1から5のいずれか一項に記載の半導体装置。
- 前記絶縁基板は、セラミック材料で構成されている、請求項1から6のいずれか一項に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018155594A JP2020031130A (ja) | 2018-08-22 | 2018-08-22 | 半導体装置 |
US16/520,428 US20200066647A1 (en) | 2018-08-22 | 2019-07-24 | Semiconductor device |
CN201910771192.9A CN110858577B (zh) | 2018-08-22 | 2019-08-21 | 半导体装置 |
DE102019122468.3A DE102019122468A1 (de) | 2018-08-22 | 2019-08-21 | Halbleitervorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018155594A JP2020031130A (ja) | 2018-08-22 | 2018-08-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020031130A true JP2020031130A (ja) | 2020-02-27 |
Family
ID=69412269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018155594A Pending JP2020031130A (ja) | 2018-08-22 | 2018-08-22 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20200066647A1 (ja) |
JP (1) | JP2020031130A (ja) |
CN (1) | CN110858577B (ja) |
DE (1) | DE102019122468A1 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2945291B2 (ja) * | 1994-12-27 | 1999-09-06 | 株式会社住友金属エレクトロデバイス | セラミック多層基板 |
JP3261965B2 (ja) * | 1996-02-21 | 2002-03-04 | 富士電機株式会社 | 半導体装置 |
JP2008306134A (ja) * | 2007-06-11 | 2008-12-18 | Toyota Motor Corp | 半導体モジュール |
JP5602095B2 (ja) * | 2011-06-09 | 2014-10-08 | 三菱電機株式会社 | 半導体装置 |
JP6154342B2 (ja) * | 2013-12-06 | 2017-06-28 | トヨタ自動車株式会社 | 半導体装置 |
JP5862702B2 (ja) * | 2014-05-07 | 2016-02-16 | トヨタ自動車株式会社 | 三相インバータモジュール |
-
2018
- 2018-08-22 JP JP2018155594A patent/JP2020031130A/ja active Pending
-
2019
- 2019-07-24 US US16/520,428 patent/US20200066647A1/en not_active Abandoned
- 2019-08-21 CN CN201910771192.9A patent/CN110858577B/zh active Active
- 2019-08-21 DE DE102019122468.3A patent/DE102019122468A1/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
DE102019122468A1 (de) | 2020-02-27 |
CN110858577A (zh) | 2020-03-03 |
CN110858577B (zh) | 2023-03-21 |
US20200066647A1 (en) | 2020-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4885046B2 (ja) | 電力用半導体モジュール | |
CN110600457B (zh) | 半导体装置 | |
JP7040032B2 (ja) | 半導体装置 | |
US20220199578A1 (en) | Semiconductor device | |
CN111599796B (zh) | 半导体模块、及使用该半导体模块的电力变换装置 | |
US11373924B2 (en) | Power module having heat dissipation structure | |
CN113039636A (zh) | 功率半导体装置 | |
JP2017183440A (ja) | 半導体装置 | |
JP2012074730A (ja) | 電力用半導体モジュール | |
US11201099B2 (en) | Semiconductor device and method of manufacturing the same | |
JP7163583B2 (ja) | 半導体装置 | |
CN111952259A (zh) | 半导体装置 | |
US11735557B2 (en) | Power module of double-faced cooling | |
JP2020031130A (ja) | 半導体装置 | |
JP7118205B1 (ja) | 半導体装置及びそれを用いた半導体モジュール | |
JP2019102519A (ja) | 半導体装置 | |
US10847448B2 (en) | Semiconductor device and method of manufacturing the same | |
JP7155748B2 (ja) | 半導体装置 | |
JP2021097113A (ja) | 半導体装置 | |
US20220278006A1 (en) | Semiconductor device | |
JP7180533B2 (ja) | 半導体装置 | |
JP2021111719A (ja) | 半導体装置 | |
JP7159609B2 (ja) | 半導体装置 | |
KR20210117058A (ko) | 양면 냉각형 파워 모듈 | |
JP2020188172A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20200401 |