JP2019531125A - 電気刺激及び監視装置 - Google Patents

Abstract

電気刺激及び監視装置は、刺激又は検知電極（２５，３５）と、ＤＣブロッキングキャパシタと、刺激又は検知チャネル（２６，３６）とをそれぞれ含む、互いに並列に接続されているいくつかの信号経路を備える。ＤＣブロッキングキャパシタをホストするために用いられる半導体基板（１００）は、基板保持キャパシタを介してＤＣ電圧源（２）に電気的に接続される。このような基板保持キャパシタは、刺激期間と検知期間との間のブランキング時間を短縮させ、また、全てのＤＣブロッキングキャパシタが同一の半導体基板に設けられていても、異なる信号経路間のクロスカップリングも低減させる。【選択図】図１

Description

本発明は、特に生体組織を分析するのに適する電気刺激及び監視装置に関する。

電気刺激及び応答監視は、生体組織などの媒体を分析するために行われる。媒体が、この媒体に適用された電極間に現れるＤＣ電圧成分によって変化し、その後、媒体内に不所望の電解プロセスを引き起こすのを回避するために、各刺激シーケンスは、電荷を媒体内に注入するための第１の期間と、注入された電荷量に等しい電荷量を媒体から排出するための第２の期間とからなる。刺激の第２の期間は、第１の期間のすぐ後に続く。媒体に注入される電荷量と媒体から排出される電荷量とを確実に等しくするために、電気刺激はＤＣブロッキングキャパシタを介して行われる。

通常、電極のセットは、編組（braid）として作られ、全ての電極が同時に媒体にコンタクトするように配置される。これらの電極のそれぞれは、上述したような刺激シーケンスを生成すること、あるいは媒体から電気応答を収集することを目的としている。このために、これらの電極は、刺激又は検知電極と称されている。そして、刺激中及び応答監視中にも、電極に接続された電子回路により、異なる電極間にクロスカップリングが発生しないことが不可欠である。

各電極は、刺激電極及び検知電極のいずれかとすることができるし、あるいは、この電極に現在接続されている刺激チャネルと検知チャネルに応じて、刺激機能又は検知機能を交互に有することができる。そのため、各電極は、他の電極とは別に、ＤＣブロッキングキャパシタを介してこの電極専用である刺激又は検知チャネルに接続されている。それゆえ、電極の全セットに対してキャパシタのセットを設け、１つのキャパシタが電極の１つと対応する刺激又は検知チャネルとの間に電気的に接続されるようにしている。

これまで、複数の刺激又は検知電極を有する電気刺激及び監視装置の全てのＤＣブロッキングキャパシタは、個別の構成要素として設けられていた。これらの個別のキャパシタは、プリント回路基板又はセラミック基板などの基板上に取付けられている。

したがって、全ての刺激又は検知電極に必要な全てのＤＣブロッキングキャパシタを、１つの半導体基板から製造される集積回路の形で提供することが費用対効果を高め、より高密度の集積化を可能とする。そして、このような電気刺激及び監視装置は、
第１導電型の半導体基板であって、全てが第２の導電型を有する、分離したウェルのセットを備え、第１導電型及び第２の導電型は互いに反対であるため、各ウェルは、このウェルと第１導電型である基板のバルク部との間の境界にそれぞれの埋め込みダイオードを形成する、半導体基板と、
それぞれが他のキャパシタ構造とは別に、ウェルのうちの１つに収容されたキャパシタ構造のセットであって、各キャパシタ構造は、第１の電極と、第２の電極と、電気絶縁材料の層部分とを有し、第１の電極は、このキャパシタ構造専用のウェルによって形成され、絶縁材料の層部分は、第１の電極と第２の電極との間に配置されている、キャパシタ構造のセットと、
それぞれがキャパシタ構造のうちの１つの第１の電極に接続された刺激又は検知電極のセットと、
それぞれがキャパシタ構造のうちの１つの第２の電極に接続された刺激又は検知チャネルのセットであって、それぞれが、刺激又は検知チャネルと刺激又は検知電極の間に直列接続されたキャパシタ構造のうちの１つを介して、刺激又は検知電極のうちの１つに刺激電流を注入するための電流源を備えるか、あるいは、刺激又は検知電極のうちの１つによって収集され、該刺激又は検知電極と刺激又は検知チャネルとの間に直列接続されたキャパシタ構造を介して検知回路によって検出される、電圧応答を監視することを可能にする検知回路を備えている、刺激又は検知チャネルのセットと、
を備える。

このような設計によれば、装置は、それぞれ１つの刺激又は検知電極、１つのキャパシタ構造、及び１つの刺激又は検知チャネルがこの順番で直列接続されて構成される信号経路のセットで構成される。キャパシタ構造は、前述したＤＣブロッキング機能を有する。集積回路内でのキャパシタ構造間の電気絶縁は、キャパシタ構造の１つを収容する各ウェルと、基板のバルク部との間の境界に形成されたダイオードとによって提供されている。しかし、このようなウェルダイオードは、実際には完全ではないため、別個の信号経路間にクロスカップリングを引き起こす接合容量及び漏れ電流を有する。この場合、分析される媒体に、電極のうちの選択された１つを介して印加することを意図した刺激は、電極のうちの別の１つを介して不所望の刺激も生成する。これにより、媒体のいくつかの部分にわたって不所望の電圧上昇を招く。

通常、１つの刺激シーケンスが、電極の１つを介して媒体に印加されていた後には、刺激シーケンスによって媒体内に生じている残留電圧を緩和させる必要があるため、媒体からの応答を検知し始める前にブランキング時間が必要となる。実際には、このような残留電圧は、検知チャネル内に実装されている増幅器を飽和させることがあり、このため、残留電圧が緩和する前に、生体活性に相当する、媒体の真の応答を検出することができなくなる。したがって、ブランキング時間は収集することのできる応答を制限し、また、一定期間内で行うことができる刺激及び検出サイクルの回数も制限する。

装置が治療目的に用いられるとき、多数の連続する刺激シーケンスは、ブランキング時間によっても制限される頻度で印加されるべきである。実際に、媒体は、刺激シーケンスによって生じた残留電圧が累積し、媒体内に総合的な電圧暴走を引き起こすのを回避するために、各刺激シーケンスの後に緩和しなければならない。

そのため、電気刺激及び監視装置の両方の利用においてブランキング時間を短縮することが課題である。

加えて、ＤＣブロッキングキャパシタをホストするための半導体基板に基づく上述した装置のキャパシタ構造の１つに絶縁破壊などの故障が発生した場合、媒体を通る抵抗性導電路が出現する。そして、このような経路に沿って流れる不所望のＤＣ電流が媒体を損傷させる可能性がある。そのため、信号経路の１つと、媒体にも適用される基準電極に通じる基準電圧ブランチとによって形成される各ループ内のキャパシタ構造に加えて、セキュリティ誘電体隔離を有することが望ましい。

この状況から出発して、本発明の目的は、刺激電極と検知電極との間のクロスカップリングを低減させること、ブランキング時間を短縮すること、及びＤＣブロッキングキャパシタが故障した場合に有効なセキュリティ隔離を提供することの少なくとも１つの課題に対処するために、ＤＣブロッキングキャパシタをホストするための半導体基板に基づく電気刺激及び監視装置を改良することにある。

これらの目的又は他の目的の少なくとも１つを達成するために、本発明は、上述したようにウェル及びキャパシタ構造を備えた半導体基板に基づくが、基板保持キャパシタと称されるさらなるキャパシタを備える電気刺激及び監視装置を提案する。この基板保持キャパシタは、基板バルク部に電気的に接続された第１の電極と、刺激又は検知電極が電気刺激及び監視を通して分析されるべき媒体にも適用されるときに、刺激又は検知チャネルに共通であり、また、この媒体に適用することを意図した基準電極にも共通である第１の端子に対して設定された基準ＤＣ電圧を受電するために電気的に接続された第２の電極とを有する。

基板保持キャパシタの第１の電極の基板バルク部への接続がウェルの１つに近いと、それは、このウェル内に収容されているキャパシタ構造に影響を及ぼし得る電気的干渉、特に、キャパシタ構造のうちの他のものによって引き起こされる干渉を減少させる。このようにして、基板保持キャパシタの基板バルク部への接続の近くにあるキャパシタ構造に関連するクロスカップリングが減少する。こうして、キャパシタ構造のいずれか１つに影響を及ぼし得るクロスカップリングを低減させるために、基板保持キャパシタの第１の電極の、基板バルク部への接続は、分散構成を有するのがよく、基板バルク部への接続部は、ウェルそれぞれに接近させる。

さらに、基板保持キャパシタは、基準電極に向かって、ＤＣブロッキング機能を有するキャパシタ構造に直列に接続される。これによって、基準電圧ブランチで完成される各信号経路の実効容量値が減少する。そして、媒体の電圧緩和がより急速になるため、ブランキング時間を短縮することができる。

最後に、基板保持キャパシタの誘電体層は、基準電圧ブランチで完成した各信号経路に沿って追加の誘電体隔離を提供する。この追加の誘電体隔離はＤＣブロッキング機能を有するキャパシタ構造の１つが故障して、短絡する場合に、安全対策として有効である。

本発明の好適な実施形態において、基板保持キャパシタの第１の電極は、基板表面に配置され、かつ、全てのウェルの外側の基板バルク部に設けられた少なくとも１つのコンタクト領域を介して、基板バルク部に接続することができる。このようなコンタクト領域は、基板バルク部の導電率より高いが、ウェルの導電率より低い導電率を有する第１導電型である。さらに、各コンタクト領域は、基板表面への投影において、点状コンタクト設計、有利には、コンタクト領域が平行で、ウェルの少なくとも１つの縁部に近いが、このウェルの外側にある線状コンタクト設計、あるいは、より有利には、コンタクト領域がウェルの外側の少なくとも１つのウェルを囲むループ状コンタクト設計を有する。線状及びループ状コンタクト設計は、点状コンタクト設計よりもクロスカップリングの減少を増大させる。最も好ましくは、刺激又は検知電極のうちの１つと、刺激又は検知チャネルのうちの１つとの間に接続されたキャパシタ構造のうちの１つを収容する各ウェルは、このウェルの外側の１つのコンタクト領域によって囲まれるのがよい。

本発明の改良によれば、半導体基板は、基板表面に浅いドーピングブランケットをさらに備えることができる。このような浅いドーピングブランケットは、第１導電型であり、基板バルク部の導電率より高い別の導電率を有する。浅いドーピングブランケットは、基板表面から基板バルク部内へと延在し、各ウェルをこのウェルの近傍で取り囲み、随意には、各コンタクト領域から基板バルク部内にも延在する。このような浅いドーピングブランケットを設けることによって、ウェルダイオードの降伏電圧及び漏れ電流を調整することができる。随意には、浅いドーピングブランケットは、また、各コンタクト領域内に基板ドーピング領域を形成するか、又は、各コンタクト領域を接合することもできる。

第１導電型がｐ型である場合、第２の導電型はｎ型であり、装置は、基板保持キャパシタの第２の電極によって受電される基準ＤＣ電圧がゼロ又は負となるように適合される。基準電圧は、一般に、刺激又は検知電極と同時に媒体に適用される基準電極に対して測定される。

反対に、第１導電型がｎ型である場合、第２の導電型はｐ型であり、装置は、基板保持キャパシタの第２の電極によって受電される基準ＤＣ電圧が、基準電極に対して正となるように適合される。

概して、基準ＤＣ電圧は、−４０Ｖから＋４０Ｖ、好ましくは、−３０Ｖから＋３０Ｖとすることができる。

本発明の可能な実施形態において、基板保持キャパシタは、半導体基板とは別の電子構成要素で構成することができる。しかし、好ましくは、基板保持キャパシタは、代わりに、半導体基板に設けられたウェルの１つに含まれる専用のキャパシタ構造で構成することができる。後者の実施形態の場合、基板保持キャパシタに専用であるキャパシタ構造の第１の電極は、基板保持キャパシタの第１の電極を形成する。そして、それは、半導体基板上に配置された金属様導電要素を介して、基板バルク部に電気的に接続される。同時に、基板保持キャパシタ専用のキャパシタ構造の第２の電極は、基板保持キャパシタの第２の電極を形成する。

本発明の装置は、基板保持キャパシタの第２の電極を、基準ＤＣ電圧を供給するために配置された第２の端子に接続するスイッチをさらに備えることができる。このようにして、スイッチは、刺激が媒体に印加される刺激期間に適する開状態と、媒体から応答電圧が収集される検知期間に適する閉状態とを有する。

本発明では、概して、少なくとも１つのキャパシタ構造は、トレンチキャパシタ型とすることができる。したがって、キャパシタ構造は、このキャパシタ構造を収容するウェル内に配置された少なくとも１つのトレンチを含むことができる。キャパシタ構造は、電気絶縁材料の層部分と、導電材料の部分とをさらに備えることができる。トレンチの外側のウェルは、キャパシタ構造の第１の電極を形成し、導電材料の部分は、キャパシタ構造の第２の電極を形成し、少なくともトレンチ内で電気絶縁材料の層部分に積層されている。

本発明による装置の一部である集積回路の断面図を含む、本装置の概略図である。 図１に示す集積回路の上面図の一部である。 図１の装置に相当する電気回路図である。 図４ａ〜図４ｃは、本発明によって提供されるブランキング時間の短縮を例示する時間ダイアグラムである。 図５ａ〜図５ｃは、本発明によって提供される電極クロスカップリングの低減を例示している時間線図である。

図面の明瞭化のために、これらの図に現れる構成要素のサイズは、実際の寸法にも寸法比にも相当しない。また、これらの図面のうちの異なる図面に示されている同一の参照番号又は符号は、同一の機能を有する構成要素と同じ構成要素を示す。

図１によれば、電気刺激及び監視装置は、集積回路２００といくつかの信号経路とを備える。図面の明瞭化のために、２つの信号経路のみがそれぞれＰＡＴＨ１及びＰＡＴＨ２という標記で表されているが、本装置は、全て並列に配置される任意数の信号経路、例えば１６又は３２の信号経路を備えることができる。それぞれの信号経路は、他の信号経路とは別に、刺激又は検知電極と、ＤＣブロッキングキャパシタを形成するキャパシタ構造と、刺激又は検知チャネルとを備える。例えば、ＰＡＴＨ１は、刺激又は検知電極２５と、キャパシタ構造Ｃ２と、刺激又は検知チャネル２６とを備える。同様に、ＰＡＴＨ２は、刺激又は検知電極３５と、キャパシタ構造Ｃ３と、刺激又は検知チャネル３６とを備える。

本装置は、基準電極１と、ＤＣ電圧源２と、ＤＣ電圧源２を集積回路２００の半導体基板に接続するための電気的に接続とを含むＲＥＦ ＢＲＡＮＣＨと標記した基準電圧ブランチをさらに備える。基準電極１は、ＤＣ電圧源２の第１の端子２ａに接続され、ＤＣ電圧源２の第２の端子２ｂは、半導体基板のバルク部に接続される。本発明によれば、ＤＣ電圧源２の第２の端子２ｂからの接続は、基板保持キャパシタと称される専用のキャパシタを介して、随意には、スイッチ３も介して、半導体基板のバルク部に通じる。言い換えれば、ＤＣ電圧源２の第２の端子２ｂから半導体基板のバルク部への電気的に接続は、第２の端子２ｂと基板バルク部との間に直列接続された基板保持キャパシタ、及び、随意にはスイッチを含む。

ここでは、まず、本発明の好適な実施形態に従ってキャパシタ構造を説明し、追って、基板保持キャパシタの機能及び利点を説明する。

１００と標記した半導体基板、例えば、シリコン基板、好適にはｐ導電型の基板は、上部基板表面Ｓ_１００を有する。ｎ導電型の別個の体積部を形成するために、ウェルが基板１００内に周知の方法で設けられている。各ウェルは、トレンチキャパシタ構造型とすることができる、別個のキャパシタ構造を収容するための専用のウェルである。例えば、ウェル２０は、キャパシタ構造Ｃ２を収容し、キャパシタ構造Ｃ２は、ウェル２０の一部に縁取られたトレンチから形成されている。キャパシタ構造Ｃ２は、電気絶縁層１０２の一部と、導電材料の部分も備える。絶縁層１０２の一部と導電材料の部分とは、ウェル２０内にエッチングされたトレンチ内およびその間に積層されている。この構造によれば、トレンチの外側のウェル２０は、キャパシタ構造Ｃ２の第１のキャパシタ電極２１を形成し、導電材料の積層された部分は、キャパシタ構造Ｃ２の第２のキャパシタ電極２２を形成し、絶縁層１０２の一部は、キャパシタ誘電体を形成する。ウェル３０内に収容されているキャパシタ構造Ｃ３についても同様に、ウェル３０は、トレンチの外側に第１のキャパシタ電極３１を形成し、導電材料の別の部分は第２のキャパシタ電極３２を形成し、第１のキャパシタ電極３１と第２のキャパシタ電極３２との間に位置する誘電体層の別の部分は、キャパシタ誘電体を形成する。ウェル１０内に収容されているキャパシタ構造Ｃ１についても同様であり、トレンチの外側のウェル１０は、第１のキャパシタ電極１１を形成し、導電材料のさらに別の部分は、第２のキャパシタ電極１２を形成し、第１のキャパシタ電極１１と第２のキャパシタ電極１２との間に位置する絶縁層１０２のさらに別の部分は、キャパシタ誘電体を形成する。半導体基板１００内に形成された全てのキャパシタ構造は、上述したトレンチ構造を有することができ、それぞれのキャパシタ構造で所望される容量値に応じて異なる寸法を有することができる。絶縁層１０２は、シリカ（SiO2）とすることができ、第２の電極１２、２２、及び３２は、ポリシリコンとすることができる。

周知のように、これらのキャパシタ構造のそれぞれは、対応するウェルと基板バルク部１１０との間の境界に形成されているダイオードによって、基板１００のバルク部１１０から電気的に隔離されている。この状況にける「隔離される」とは、ウェル内のキャパシタ電極に存在する電圧がいくらであっても、ウェルダイオードが遮断状態にあることを意味する。また、周知のように、このようなウェルダイオードは、ゼロではない接合容量値及びゼロではない漏れ電流値を有する。この場合、基板１００の上面Ｓ_１００の直下に浅いドーピングブランケット１０１を配置することによって、ウェルダイオードのこれらの接合容量値及び漏れ電流値を調整することが可能である。このような浅いドーピングブランケットは、上面Ｓ_１００から基板１００内に、少なくとも下方約０．２μｍ（マイクロメートル）、場合によっては、下方０．４μｍまで延在することができる。浅いドーピングブランケットは、基板バルク部１１０と同じ導電型、すなわち、目下説明している実施形態ではｐ型である。浅いドーピングブランケット１０１は、各ウェル１０、２０、３０に重なり、その周縁を超えて横方向に延在するので、浅いドーピングブランケットの一部は、各ウェルに接近しつつ、各ウェルを取り囲む。このように、浅いドーピングブランケット１０１は、基板表面Ｓ_１００の直下にウェルダイオードを含むので、浅いドーピングブランケット１０１内のドーピング濃度によって、ウェルダイオードの接合容量及び漏れ電流を調整することができる。ドーピング濃度は、通常、基板バルク部１１０内で１ｃｍ^３（立方センチメートル）当たりホウ素原子１０^１３〜５×１０^１５個であり、基板表面Ｓ_１００に近いウェル１０、２０、３０内では１ｃｍ^３当たりリン原子１０^２０個以上であり、浅いドーピングブランケット１０１内で１ｃｍ^３当たりホウ素原子１０^１６から５×１０^１７個である。

前述したように、キャパシタ構造のうちの１つは、信号経路に対してＤＣブロッキング機能を生成するために装置の各信号経路専用である。このようにして、キャパシタ構造Ｃ２の第１のキャパシタ電極２１は、刺激又は検知電極２５に電気的に接続され、同じキャパシタ構造Ｃ２の第２のキャパシタ電極２２は、刺激又は検知チャネル２６に電気的に接続されている。キャパシタ構造Ｃ３についても同様に、その第１のキャパシタ電極３１は、刺激又は検知電極３５に接続され、その第２のキャパシタ電極３２は、刺激又は検知チャネル３６に接続されている。

やはり周知のように、各刺激又は検知チャネル２６、３６は、それが刺激チャネルとして動作するときには電流源を含み、あるいは、検知チャネルとして動作するときに検知回路を含む。装置の全ての刺激又は検知チャネルの基準端子は、信号経路のために用いられるキャパシタ構造Ｃ２、Ｃ３の第２のキャパシタ電極２２、３２に接続されている刺激又は検知チャネル２６、３６の信号端子とは別に、基準電極１とＤＣ電圧源２の第１の端子２ａとに電気的に接続されている。

参照番号３００は、上述した装置を用いて分析されるべき媒体を示している。媒体は、基準電極１を一方に、刺激又は検知電極２５、３５を他方にして間に挿入される。

ウェル１０に収容されているキャパシタ構造Ｃ１は、略してＣ１とも称される基板保持キャパシタ専用とすることができる。このために、第２のキャパシタ電極１２は、金属配線を介して、随意には、スイッチ３も介して、ＤＣ電圧源２の第２の端子２ｂに電気的に接続されている。第１のキャパシタ電極１１は、基板１００のバルク部１１０に電気的に接続されている。基板の導電型がｐ型である、目下説明している実施形態の場合、ＤＣ電圧源２は、第１の電圧端子２ａに対して負の電圧値、場合によってはゼロの電圧を第２の端子２ｂに発生する。基板の導電型がｎ型である他の実施形態の場合、ＤＣ電圧源２は、第１の電圧端子２ａに対して正の電圧値を第２の端子２ｂに発生する。言い換えれば、本発明では概して、基板保持キャパシタは、半導体基板がｎ型であるときに、刺激又は検知電極のうちの１つに接続されたキャパシタ構造を収容しているウェルのウェルダイオードそれぞれのカソード側に電気的に接続される。反対に、半導体基板がｐ型である場合には、基板保持キャパシタは、これらのウェルダイオードのアノード側に接続される。したがって、ＤＣ電圧源２は、ウェルダイオードが確実に遮断状態となるように、基板バルク部１１０をバイアスする。概して、ＤＣ電圧源２によって発生される電圧は、−４０Ｖ（ボルト）から＋４０Ｖの範囲内である。その電圧を、本明細書の大部分の説明では、基準ＤＣ電圧と称している。この電圧がゼロであるとき、ｐ型半導体基板の場合、基板保持キャパシタＣ１の第２のキャパシタ電極１２は、場合によってはスイッチ３を介するが、ＤＣ電圧源なしで、基準電極１と、刺激又は検知チャネル２６、３６の基準端子とに直接接続することができる。

基板保持キャパシタＣ１の第１のキャパシタ電極１１を基板バルク部１１０に接続するために、基板上面Ｓ_１００にコンタクト領域１１１が形成されており、コンタクト領域１１１の下方の基板バルク部１１０のドーピング濃度は、基板バルク部１１０の導電型と同じ導電型を維持しながら局所的に増加されている。コンタクト領域１１１の下のドーピング濃度の増加部分は、浅いドーピングブランケット１０１の一部によって形成することができる。代わりに、あるいは、組み合わせで、それは、ドーピング濃度を、浅いドーピングブランケットのドーピング濃度よりも、場合により高くする追加のドーピング工程によって形成することができる。次に、金属様導電要素１３が、基板保持キャパシタＣ１の第１のキャパシタ電極１１とドーピング濃度を増加させたコンタクト領域１１１との間を橋絡する。導電要素１３は、配線専用であり、基板表面Ｓ_１００上に配置される金属化層にであってもよい。

コンタクト領域１１１は、信号経路専用であるキャパシタ構造の各ウェルの近く、すなわち、図１に示されているウェル２０及び３０に近くで、これらウェルの外側にあるのが、特に有利である。コンタクト領域１１１に可能な第１の設計によれば、コンタクト領域は、信号経路専用のウェルの周りで、かつ、これらのウェルの周縁近くに分散される複数の別個の点状コンタクト領域を含むことができる。点状のコンタクト領域は、例えば、基板上面Ｓ_１００上の少なくとも１つの金属化層内に配置された適切な金属配線を介して、全て互いに電気的に接続されている。代わりに、しかし好ましくは、コンタクト領域１１１に可能な第２の設計は、信号経路専用のウェルのウェル境界に平行で、ウェル境界の近くではあるが、これらのウェルの外側に分散され、全て互いに電気的に接続される複数の別々の線状のコンタクト領域を含むことができる。代わりに、しかし最も好ましくは、コンタクト領域１１１をループ状の設計とし、１つの信号経路専用の各ウェルをこのウェルの周縁近くで外側から囲む閉ループストリップを含むのがよい。図２は、このような最も好ましい設計を例示しており、導電要素１３は、基板保持キャパシタＣ１を収容しているウェル１０の境界にまで広がっている。

随意的なスイッチ３は、ＤＣ電圧源２によって発生される電圧の有効性を、媒体３００からの応答を検出する期間だけに制限するために設けることができる。したがって、スイッチ３は、刺激期間中には、図１の参照符号３ａによって示されているような開状態にあり、刺激期間に続く各検知期間中には、閉状態３ｂにある。

図３の回路図は、図１の装置に相当する電気回路図である。したがって、Ｄ_２０及びＤ_３０は、それぞれウェル２０及びウェル３０のウェルダイオードを示し、Ｒ_Ｓ１及びＲ_Ｓ２は、第１のキャパシタ電極２１、３１それぞれと、基板バルク部１１０の基準点Ａとの間での基板１００内で有効な、直列接続抵抗値を示している。通常、Ｒ_Ｓ１は、１オームに等しく、Ｒ_Ｓ２は５キロオームに等しく、後者の値は基板バルク部１１０のドーピング濃度が低いことによる。通常、基準点Ａは、基板１００の背面近くに位置する。

ＤＣブロッキングキャパシタが共通の半導体基板によってホストされているものの、基板保持キャパシタを実装していない装置の場合、基準電圧ブランチＲＥＦ ＢＲＡＮＣＨは、点Ａで基板バルク部１１０に直接接続されることになる。この場合、各信号経路ＰＡＴＨ１、ＰＡＴＨ２は、５キロオーム程度の直列抵抗値を呈する。加えて、この抵抗値は、ＤＣブロッキング機能専用のキャパシタ構造の１つが故障した場合に、かなりのＤＣ電流を媒体３００に流すことになる。

しかし、本発明による目下説明しているような装置では、各信号経路ＰＡＴＨ１、ＰＡＴＨ２は、１オーム程度の残留直列抵抗値を呈するにすぎない。この非常に低い値は、主に、各ウェル２０、３０とコンタクト領域１１１との間の距離が短いことによる。しかし、この場合、媒体３００を通る不所望なＤＣ電流は、基板保持キャパシタＣ１によって遮断される。

信号経路内のＤＣブロッキング機能専用のキャパシタ構造Ｃ２、Ｃ２それぞれの可能な値は、１．５ｎＦ（ナノファラッド）であり得る。

基板保持キャパシタ専用のキャパシタ構造Ｃ１の例示的な値は、１０ｎＦ（ナノファラッド）であり得る。概して、本発明によって提供されるような基板保持キャパシタの利点は、高インピーダンスを呈する基板、及び電極との相互作用に対して低い容量値を呈する、分析されるべき媒体にとってはより大きなものである。

浅いドーピングブランケット１０１は、ウェルダイオードＤ_２０及びＤ_３０がそれぞれ約１０ｐＦ（ピコファラッド）の接合容量及び約５０ナノアンペアの漏れ電流を有するように調整することのがよい。

図４ａから図４ｃ及び図５ａから図５ｃの図表は、ｐ型シリコン基板を用い、ＤＣ電圧が基準電圧源２に対してゼロである場合に得られた図である。したがって、基板保持キャパシタＣ１の第２のキャパシタ電極１２は、検知期間中は接地されている。これらの図は、刺激又は検知チャネル２６が刺激チャネルとして用いられ、刺激又は検知チャネル３６が検知チャネルとして用いられた場合の、図３に示す点Ｖ_２、Ｖ_３、及びＷ_３に存在する電圧の時間変化を表している。点Ｖ_２は、刺激に用いられる信号経路ＰＡＴＨ１に属し、Ｖ_３及びＷ_３の両方は、応答監視に用いられる信号経路ＰＡＴＨ２に属する。これら全ての図において、ｘ軸は、秒単位の時間を示し、ｙ軸はボルト単位の電圧値を示している。「"Brain impedance characteristics of deep brain stimulation electrodes in vitro and in vivo"（イン・ビトリ及びイン・ビボでの深部脳刺激電極の脳インピーダンス特性）」というタイトルの論文（Xuefeng F. Wei and Warren M. Grill, J. Neural Eng., August 2009, 6(4): 046008）に記載されているような、電気モデルが媒体３００用に用いられていた。簡単化のために、図４ａから図４ｃ及び図５ａから図５ｃの図表では、点Ｖ_２、Ｖ_３、及びＷ_３での電圧に相当する電圧曲線は、それぞれ、点Ｖ_２、Ｖ_３、及びＷ_３と標記されている。

図４ａから図４ｃの図表では、３つの図表で同じであり、図表の左側にあるｙ軸を参照する曲線Ｖ_２は、刺激で行われた電荷の注入及び吸引の時間積分に相当する。図表の右側にあるｙ軸を参照する曲線Ｖ_３は、緩和に相当する。図４ａは、基板保持キャパシタが実装されていない（図３に示すように点Ａで基板が接地されている）場合に相当する。図４ｂは、１ｎＦに等しい基板保持キャパシタＣ１がある場合に相当し、図４Ｃは、１００ｎＦに等しい基板保持キャパシタＣ１がある場合に相当する。ブランキング時間とも称される緩和期間は、基板保持キャパシタがない場合（図４ａ）、約０．００１３ｓ（秒）であり、１ｎＦの基板保持キャパシタがある場合（図４ｂ）には、０．０００９ｓであり、１００ｎＦの基板保持キャパシタがある場合（図４ｃ）には、０．０００７ｓである。そのため、１００ｎＦの基板保持キャパシタを用いると、ブランキング時間が約４０％短縮する。

図５ａから図５ｃは、刺激が再び信号経路ＰＡＴＨ１を通って生成されるときに発生するクロスカップリングの変化を例示しているが、ここで示されている電圧は、信号経路ＰＡＴＨ２の検知電極３５で収集された電圧である（図３の点Ｗ３の位置を参照）。図５ａは、図４ａに関連し、基板保持キャパシタが実装されていない場合に相当する。図５ｂ及び図５ｃは、１ｎＦに等しい基板保持キャパシタＣ１がある場合（図５ｂ）、及び１００ｎＦに等しい基板保持キャパシタＣ１がある場合（図５ｃ）に相当する。実際には、媒体３００のインピーダンスは、ＤＣブロッキングキャパシタＣ３の値より遥かに高いため、図５ａから図５ｃの曲線Ｗ３は、図４ａから図４ｃにおいてＶ_３と標記された曲線によく似ている。図５ａから図５ｃは、基板保持キャパシタを実装することによって、クロスカップリングが大きく低減し（図５ａと比較した図５ｂ及び図５ｃ）、クロスカップリングは、基板保持キャパシタの値が増加すると低減する（図５ｂに対する図５ｃ）ことを示している。

最後に、基板保持キャパシタは、必ずしも信号経路専用のＤＣブロッキングキャパシタ構造を含む集積回路の一部である必要はないことに留意されたい。実際、上で詳細に説明した実施形態の変形例として、基板保持キャパシタは、集積回路とは別の電子部品で構成し、基板バルク部とＤＣ電圧源との間の基板保持キャパシタの直列接続をリカバーするために当該集積回路に接続してもよい。

また、互いに並列に提供される信号経路の数は任意で、発明の通常の実施形態では、８から３２個の信号経路を含むことができるが、制限なく、いくつであってもよい。

Claims (9)

1. 第１導電型の半導体基板（１００）であって、全てが第２の導電型を有する分離したウェル（１０，２０，３０）のセットを備え、前記第１導電型及び前記第２の導電型は互いに反対であるため、前記各ウェルは、当該ウェルと前記第１導電型である前記基板のバルク部（１１０）との間の境界にそれぞれの埋め込みダイオードを形成する、半導体基板（１００）と、
   それぞれが他の前記キャパシタ構造とは別に、前記ウェル（１０，２０，３０）のうちの１つに収容されたキャパシタ構造（Ｃ１，Ｃ２，Ｃ３）のセットであって、各キャパシタ構造は、第１の電極（１１，２１，３１）と、第２の電極（１２，２２，３２）と、電気絶縁材料の層部分とを有し、前記第１の電極は、前記キャパシタ構造専用の前記ウェルによって形成され、前記絶縁材料の層部分は、前記第１の電極と前記第２の電極との間に配置されている、キャパシタ構造（Ｃ１，Ｃ２，Ｃ３）のセットと、
   それぞれが前記キャパシタ構造（Ｃ２，Ｃ３）のうちの１つの前記第１の電極（２１，３１）に接続された刺激又は検知電極（２５，３５）のセットと、
   それぞれが前記キャパシタ構造（Ｃ２，Ｃ３）のうちの１つの前記第２の電極（２２，３２）に接続された刺激又は検知チャネル（２６，３６）のセットであって、それぞれが、前記刺激又は検知チャネルと前記刺激又は検知電極（２５，３５）との間に直列接続された前記キャパシタ構造のうちの１つを介して、前記刺激又は検知電極のうちの１つに刺激電流を注入するための電流源を備えるか、あるいは、前記刺激又は検知電極によって収集され、該刺激又は検知電極と前記刺激又は検知チャネルとの間に直列接続された前記キャパシタ構造を介して検知回路によって検出される電圧応答を監視することを可能にする前記検知回路を備えている、刺激又は検知チャネル（２６，３６）のセットと、を備える、電気刺激及び監視装置であって、
   前記装置は、前記基板バルク部（１１０）に電気的に接続された第１の電極（１１）と、前記刺激又は検知電極（２５，３５）が電気刺激及び監視を通して分析されるべき媒体（３００）に適用されるときに、前記刺激又は検知チャネル（２６，３６）に共通であり、また、前記媒体（３００）に適用することを意図した基準電極（１）にも共通である第１の端子（２ａ）に対して設定された基準ＤＣ電圧を受電するために電気的に接続された第２の電極（１２）とを有する、基板保持キャパシタと称されるキャパシタをさらに備える電気刺激及び監視装置。
2. 前記基板保持キャパシタの前記第１の電極（１１）は、基板表面（Ｓ_１００）に位置し、全てのウェル（１０，２０，３０）の外側の前記基板バルク部に設けられた、少なくとも１つのコンタクト領域（１１１）を介して前記基板バルク部（１１０）に接続され、前記各コンタクト領域は、前記基板バルク部の導電率より高いが、前記ウェルの導電率より低い導電率を有する前記第１導電型であり、
   前記各コンタクト領域（１１１）は、前記基板表面への投影において、点状コンタクト設計、又は、前記コンタクト領域が平行で、前記ウェル（１０，２０，３０）の少なくとも１つの縁部に近いが、当該ウェルの外側にある線状コンタクト設計、あるいは、前記コンタクト領域が少なくとも１つのウェルを前記ウェルの外側で囲むループ状コンタクト設計を有する、請求項１に記載の装置。
3. 前記刺激又は検知電極（２５，３５）のうちの１つと、前記刺激又は検知チャネル（２６，３６）のうちの１つとの間に接続された前記キャパシタ構造（Ｃ２，Ｃ３）のうちの１つを収容している前記ウェル（２０，３０）それぞれは、前記ウェルの外側で１つのコンタクト領域（１１１）によって囲まれている、請求項２に記載の装置。
4. 前記半導体基板（１００）は、該基板の表面（Ｓ_１００）に浅いドーピングブランケット（１０１）をさらに備え、前記浅いドーピングブランケットは、前記第１導電型であり、前記基板バルク部（１１０）の導電率より高い別の導電率を有し、前記浅いドーピングブランケットは、前記基板表面から前記基板バルク部内に延在し、前記各ウェル（１０，２０，３０）を当該ウェルに接近して囲み、随意には、各コンタクト領域（１１１）から前記基板バルク部内にも延在する、請求項１から３のいずれか一項に記載の装置。
5. 前記第１導電型はｐ型であり、前記第２の導電型はｎ型であり、前記装置は、前記基板保持キャパシタの前記第２の電極（１２）によって受電される前記基準ＤＣ電圧がゼロ又は負となるように適合されるか、
   あるいは、前記第１導電型はｎ型であり、前記第２の導電型はｐ型であり、前記装置は、前記基板保持キャパシタの前記第２の電極（１２）によって受電される前記基準ＤＣ電圧が正となるように適合され、
   前記基準ＤＣ電圧は、−４０Ｖから＋４０Ｖの範囲内である、請求項１から４のいずれか一項に記載の装置。
6. 前記基板保持キャパシタは、前記半導体基板（１００）とは別の電子構成要素からなる、請求項１から５のいずれか一項に記載の装置。
7. 前記基板保持キャパシタは、前記半導体基板（１００）に設けられた前記ウェルの１つ（１０）に収容される１つの専用の前記キャパシタ構造（Ｃ１）で構成され、
   前記基板保持キャパシタ専用である前記キャパシタ構造（Ｃ１）の前記第１の電極（１１）は、前記基板保持キャパシタの前記第１の電極を形成し、前記半導体基板（１００）上に配置された金属様導電要素（１３）を介して、前記基板バルク部（１１０）に電気的に接続され、
   前記基板保持キャパシタ専用の前記キャパシタ構造（Ｃ１）の前記第２の電極（１２）は、前記基板保持キャパシタの前記第２の電極を形成する、請求項１から５のいずれか一項に記載の装置。
8. 前記基板保持キャパシタの前記第２の電極（１２）を、前記基準ＤＣ電圧を供給するために配置された第２の端子（２ｂ）に接続するスイッチ（３）をさらに備え、前記スイッチは、刺激が前記媒体（３００）に印加される刺激期間に適する開状態（３ａ）と、前記媒体から前記応答電圧が収集される検知期間に適する閉状態（３ｂ）とを有する、請求項１から７のいずれか一項に記載の装置。
9. 前記キャパシタ構造（Ｃ１，Ｃ２，Ｃ３）のうちの少なくとも１つは、トレンチキャパシタ型であり、このため、前記キャパシタ構造は、前記キャパシタ構造を収容する前記ウェル（１０，２０，３０）内に配置された少なくとも１つのトレンチを含み、前記キャパシタ構造は、電気絶縁材料の層部分と、導電材料の部分とをさらに備え、前記トレンチの外側の前記ウェルは、前記キャパシタ構造の前記第１の電極（１１，２１，３１）を形成し、前記導電材料の部分は、前記キャパシタ構造の前記第２の電極（１２，２２，３２）を形成し、少なくとも前記トレンチ内で前記電気絶縁材料の層部分上に積層されている、請求項１から８のいずれか一項に記載の装置。
   

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