JP2019203957A - 表示装置及びアレイ基板 - Google Patents

Abstract

【課題】製造工程の簡素化が可能な表示装置及びアレイ基板を提供する。【解決手段】基材と、前記基材の上方に位置する走査線と、半導体層と、前記走査線と前記半導体層との間に位置する第１無機絶縁膜と、前記走査線と交差し前記半導体層と電気的に接続された第１信号線と、前記第１信号線に接する主面を有し前記半導体層と前記第１信号線との間に位置する第２無機絶縁膜と、前記主面に接する容量電極と、前記容量電極に重畳する画素電極と、前記第１信号線及び前記容量電極を覆うとともに前記第１信号線と前記画素電極との間及び前記容量電極と前記画素電極との間にそれぞれ位置する第３無機絶縁膜と、を備えた第１基板と、共通電極を備えた第２基板と、前記画素電極と前記共通電極との間に位置する電気泳動素子と、を備えた表示装置。【選択図】 図３

Description

本発明の実施形態は、表示装置及びアレイ基板に関する。

一例では、素子基板と対向基板との間に、電気泳動素子を挟持した電気泳動表示装置が開示されている。この電気泳動表示装置によれば、表示部のほぼ全面に亘って容量電極が形成され、すべての画素電極が容量電極と重なることが開示されている。このような電気泳動表示装置においては、信号線と容量電極との間に有機平坦化膜が形成されている。有機平坦化膜は、導電層の形状を反映した段差を緩和して基板表面を平坦化するものである。

特開２０１１−２２１０９７号公報

本実施形態の目的は、製造工程の簡素化が可能な表示装置及びアレイ基板を提供することにある。

本実施形態によれば、
基材と、前記基材の上方に位置する走査線と、半導体層と、前記走査線と前記半導体層との間に位置する第１無機絶縁膜と、前記走査線と交差し前記半導体層と電気的に接続された第１信号線と、前記第１信号線に接する主面を有し前記半導体層と前記第１信号線との間に位置する第２無機絶縁膜と、前記主面に接する容量電極と、前記容量電極に重畳する画素電極と、前記第１信号線及び前記容量電極を覆うとともに前記第１信号線と前記画素電極との間及び前記容量電極と前記画素電極との間にそれぞれ位置する第３無機絶縁膜と、を備えた第１基板と、共通電極を備えた第２基板と、前記画素電極と前記共通電極との間に位置する電気泳動素子と、を備えた表示装置が提供される。
本実施形態によれば、
基材と、前記基材の上方に位置する走査線と、半導体層と、前記走査線と前記半導体層との間に位置する第１無機絶縁膜と、前記走査線と交差し前記半導体層と電気的に接続された信号線と、前記信号線に接する主面を有し前記半導体層と前記信号線との間に位置する第２無機絶縁膜と、前記主面に接する容量電極と、前記容量電極に重畳する画素電極と、前記信号線及び前記容量電極を覆うとともに前記信号線と前記画素電極との間及び前記容量電極と前記画素電極との間にそれぞれ位置する第３無機絶縁膜と、を備えたアレイ基板が提供される。

図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。 図２は、図１に示した表示装置ＤＳＰの画素ＰＸの第１構成例を示す平面図である。 図３は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＡ−Ｂ線に沿った断面図である。 図４は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＣ−Ｄ線に沿った断面図である。 図５は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＥ−Ｆ線に沿った断面図である。 図６は、図１に示した表示装置ＤＳＰの画素ＰＸの第２構成例を示す平面図である。 図７は、図１に示した表示装置ＤＳＰの画素ＰＸの第２構成例を示す断面図である。 図８は、図１に示した表示装置ＤＳＰの画素ＰＸの第３構成例を示す平面図である。 図９は、図１に示した表示装置ＤＳＰの画素ＰＸの第４構成例を示す平面図である。 図１０は、図１に示した表示装置ＤＳＰの画素ＰＸの第５構成例を示す平面図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、本実施形態の表示装置ＤＳＰの一例を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、互いに９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端側の位置を上方（あるいは、単に上）と称し、矢印の後端側の位置を下方（あるいは、単に下）と称する。「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は、第１部材に接していてもよいし、第１部材から離間していてもよい。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面に向かって見ることを平面視という。

表示装置ＤＳＰは、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、を備えている。画像を表示する表示部ＤＡは、平面視で第１基板ＳＵＢ１及び第２基板ＳＵＢ２が重畳する領域に位置している。表示部ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。表示部ＤＡの周囲の非表示部ＮＤＡは、額縁状に形成されている。ゲートドライバＧＤ１及びＧＤ２、及び、ソースドライバＳＤは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１に設けられている。また、給電パッドＰＤは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１に設けられ、第２基板ＳＵＢ２と重畳している。給電パッドＰＤは、コモン電位の電源ＣＤに接続されている。
フレキシブル配線基板２は、第１基板ＳＵＢ１に接続されている。ＩＣチップ３は、フレキシブル配線基板２に接続されている。なお、ＩＣチップ３は、第１基板ＳＵＢ１に接続されてもよい。ゲートドライバＧＤ１及びＧＤ２、ソースドライバＳＤ、及び、電源ＣＤは、ＩＣチップ３に内蔵されてもよい。

図２は、図１に示した表示装置ＤＳＰの画素ＰＸの第１構成例を示す平面図である。ここでは、画素ＰＸのうち、図１に示した第１基板ＳＵＢ１が備える主な要素のみを図示している。第１基板ＳＵＢ１は、走査線Ｇ１及びＧ２、信号線Ｓ１及びＳ２、スイッチング素子ＳＷ、容量電極１００、及び、画素電極ＰＥ１乃至ＰＥ５を備えている。

走査線Ｇ１及びＧ２は、第２方向Ｙに間隔をおいて並んでいる。走査線Ｇ１及びＧ２は、第１方向Ｘに沿って延出し、図１に示したゲートドライバＧＤ１及びＧＤ２のいずれかに接続されている。信号線Ｓ１及び信号線Ｓ２は、第１方向Ｘに間隔をおいて並んでいる。信号線Ｓ１及びＳ２は、第２方向Ｙに沿って延出し、図１に示したソースドライバＳＤに接続されている。信号線Ｓ１及び信号線Ｓ２は、走査線Ｇ１及びＧ２と交差している。

スイッチング素子ＳＷは、走査線Ｇ１と信号線Ｓ１との交差部に位置している。スイッチング素子ＳＷは、半導体層ＳＣ１と、ゲート電極ＧＥと、ドレイン電極ＤＥと、を備えている。図示したスイッチング素子ＳＷは、ダブルゲート構造であるが、シングルゲート構造であってもよい。また、スイッチング素子ＳＷは、半導体層ＳＣ１の上にゲート電極ＧＥが配置されるトップゲート構造であってもよいし、半導体層ＳＣ１の下にゲート電極ＧＥが配置されるボトムゲート構造であってもよい。

半導体層ＳＣ１は、信号線Ｓ１と重畳する端部ＳＣＡと、ドレイン電極ＤＥと重畳する端部ＳＣＢと、を備えている。端部ＳＣＡは、貫通孔ＣＨ１において信号線Ｓ１と電気的に接続されている。端部ＳＣＢは、貫通孔ＣＨ２においてドレイン電極ＤＥと電気的に接続されている。半導体層ＳＣ１は、端部ＳＣＡと端部ＳＣＢとの間において、走査線Ｇ１と交差している。ゲート電極ＧＥは、走査線Ｇ１のうち、半導体層ＳＣ１と重畳する領域に相当する。ドレイン電極ＤＥは、島状に形成され、信号線Ｓ１と信号線Ｓ２との間に位置している。

容量電極１００は、第２方向Ｙに沿って帯状に延出し、平面視で、第２方向Ｙに並んだ複数の画素電極ＰＥ１乃至ＰＥ３と重畳し、また、走査線Ｇ１及びＧ２のいずれとも交差している。容量電極１００は、図１に示したコモン電位の電源ＣＤに接続されている。容量電極１００は、信号線Ｓ１と信号線Ｓ２との間、及び、信号線Ｓ２とドレイン電極ＤＥとの間にそれぞれ位置している。容量電極１００は、ドレイン電極ＤＥ、及び、信号線Ｓ１及びＳ２のいずれからも離間している。図示した例では、容量電極１００は、信号線Ｓ１に向かって突出した突出部１００Ｅを有している。突出部１００Ｅは、ドレイン電極ＤＥ及び信号線Ｓ１から離間している。なお、突出部１００Ｅの形状は、必要とされる画素ＰＸの容量Ｃ１に応じて適宜選択可能である。
容量電極１００は、ドレイン電極ＤＥと信号線Ｓ２との間において、幅Ｗ１を有している。容量電極１００は、走査線Ｇ１と交差する位置において、幅Ｗ２を有している。本明細書において、幅とは、第１方向Ｘに沿った長さとする。図示した例では、幅Ｗ１と幅Ｗ２は、略同等であるが、幅Ｗ２は幅Ｗ１より小さくてもよい。

画素電極ＰＥ１は、画素ＰＸにおいて、容量電極１００、信号線Ｓ１、半導体層ＳＣ１、ドレイン電極ＤＥと重畳している。画素電極ＰＥ１は、走査線Ｇ１と走査線Ｇ２との間に位置している。画素電極ＰＥ１は、平面視で、走査線Ｇ１及びＧ２それぞれから離間している。画素電極ＰＥ１は、貫通孔ＣＨ３においてドレイン電極ＤＥと電気的に接続されている。図示した例では、画素電極ＰＥ１は、第１方向Ｘに沿った長さと第２方向Ｙに沿った長さとが等しい正方形状に形成されているが、この例に限らない。画素電極ＰＥ１は、第１方向Ｘまたは第２方向Ｙに延びた長方形状であってもよいし、その他の多角形であってもよい。
図示したように、４つの画素電極ＰＥ２乃至ＰＥ５は、画素電極ＰＥ１の周囲に配置されている。画素電極ＰＥ２、画素電極ＰＥ１、及び、画素電極ＰＥ３は、この順に第２方向Ｙに並び、容量電極１００に重畳している。なお、図示した例では、画素電極ＰＥ２、画素電極ＰＥ１、及び、画素電極ＰＥ３は、信号線Ｓ１に重畳しているが、信号線Ｓ２に重畳していてもよいし、信号線Ｓ１及びＳ２のいずれにも重畳していなくてもよい。画素電極ＰＥ４、画素電極ＰＥ１、及び、画素電極ＰＥ５は、この順に第１方向Ｘに並んでいる。容量電極１００は、画素電極ＰＥ２と画素電極ＰＥ１との間、及び、画素電極ＰＥ１と画素電極ＰＥ３との間に存在する一方で、画素電極ＰＥ４と画素電極ＰＥ１との間、及び、画素電極ＰＥ１と画素電極ＰＥ５との間には存在しない。
画素電極ＰＥ１は、端部Ｅ１１乃至Ｅ１４を有している。端部Ｅ１１は、信号線Ｓ１及び画素電極ＰＥ４に近接する端部である。端部Ｅ１２は、信号線Ｓ２及び画素電極ＰＥ５に近接する端部である。端部Ｅ１３は、走査線Ｇ１及び画素電極ＰＥ２に近接する端部である。端部Ｅ１４は、走査線Ｇ２及び画素電極ＰＥ３に近接する端部である。端部Ｅ１１及びＥ１２は、第２方向Ｙに沿って延出している。端部Ｅ１３及びＥ１４は、第１方向Ｘに沿って延出し、容量電極１００に重畳している。

容量電極１００は、端部Ｅ２１及びＥ２２を有している。端部Ｅ２１は、信号線Ｓ１及び画素電極ＰＥ４に近接する端部である。端部Ｅ２２は、信号線Ｓ２及び画素電極ＰＥ５に近接する端部である。端部Ｅ２１及びＥ２２は、信号線Ｓ１と信号線Ｓ２との間に位置し、信号線Ｓ１及びＳ２のいずれとも接していない。また、端部Ｅ２１及びＥ２２は、画素電極ＰＥ１の端部Ｅ１１と端部Ｅ１２との間に位置している。端部Ｅ１１は、端部Ｅ２１に重畳していてもよい。また、端部Ｅ１２は、端部Ｅ２２に重畳していてもよい。

図３は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＡ−Ｂ線に沿った断面図である。第１基板ＳＵＢ１は、さらに、基材１０と、絶縁膜１１乃至１３と、を備えている。基材１０は、絶縁性のガラスやポリイミド樹脂などの樹脂によって形成された絶縁基板である。基材１０は、第２基板ＳＵＢ２に対して観察位置の反対側に位置しているため、不透明な基材であってもよいし、透明な基材であってもよい。

走査線Ｇ１と一体のゲート電極ＧＥは、基材１０の上に位置し、絶縁膜１１によって覆われている。走査線Ｇ１及びゲート電極ＧＥは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、積層構造であってもよい。半導体層ＳＣ１は、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。半導体層ＳＣ１は、例えば、多結晶シリコン（例えば低温ポリシリコン）によって形成されているが、アモルファスシリコンや酸化物半導体によって形成されてもよい。図示した例では、絶縁膜１１は、半導体層ＳＣ１と走査線Ｇ１との間に位置し、基材１０及び絶縁膜１２にそれぞれ接している。絶縁膜１２は、絶縁膜１１に接する主面（下面）１２Ａと、主面１２Ａの反対側に位置する主面（上面）１２Ｂと、を有している。

信号線Ｓ１、ドレイン電極ＤＥ、及び、容量電極１００は、絶縁膜１２の主面１２Ｂに接し、絶縁膜１３によって覆われている。信号線Ｓ１、ドレイン電極ＤＥ、及び、容量電極１００は、同一材料によって形成され、例えば、上記の金属材料を用いて形成されている。信号線Ｓ１は、絶縁膜１２を貫通する貫通孔ＣＨ１において、半導体層ＳＣ１にコンタクトしている。ドレイン電極ＤＥは、絶縁膜１２を貫通する貫通孔ＣＨ２において、半導体層ＳＣ１にコンタクトしている。図示した例では、絶縁膜１２は、半導体層ＳＣ１と信号線Ｓ１との間に位置している。絶縁膜１３は、絶縁膜１２に接する主面（下面）１３Ａと、主面１３Ａの反対側に位置する主面（上面）１３Ｂと、を有している。主面１３Ａは、信号線Ｓ１とドレイン電極ＤＥとの間、及び、容量電極１００とドレイン電極ＤＥとの間において、主面１２Ｂに接している。

画素電極ＰＥ１及びＰＥ２は、絶縁膜１３の主面１３Ｂに接している。画素電極ＰＥ１は、絶縁膜１３を貫通する貫通孔ＣＨ３において、ドレイン電極ＤＥとコンタクトしている。画素電極ＰＥ１及びＰＥ２は、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極である。画素電極ＰＥ１は、絶縁膜１３を介して容量電極１００と重畳し、画素ＰＸの容量Ｃ１を形成している。図示した例では、画素電極ＰＥ１と容量電極１００とが重畳する位置において、絶縁膜１１は基材１０及び主面１２Ａに接し、容量電極１００は主面１２Ｂに接している。つまり、基材１０と容量電極１００との間においては、絶縁膜１１及び１２が存在する一方で、導電層が存在しない。このため、主面１２Ｂのうち、容量電極１００が接する領域はほぼ平坦である。

絶縁膜１１乃至１３は、いずれも、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）などの無機材料によって形成された無機絶縁膜に相当する。絶縁膜１１乃至１３は、それぞれが単層構造であってもよいし、積層構造であってもよい。絶縁膜１１乃至１３の各々は、例えば、０．１μｍ〜０．５μｍの膜厚を有している。

第１構成例において、信号線Ｓ１は第１信号線に相当し、信号線Ｓ２は第２信号線に相当し、絶縁膜１１乃至１３はそれぞれ第１無機絶縁膜乃至第３無機絶縁膜に相当し、主面１２Ｂは主面に相当し、端部Ｅ１１は第１端部に相当し、端部Ｅ１２は第２端部に相当し、端部Ｅ２１は第３端部に相当し、端部Ｅ２２は第４端部に相当し、第１基板ＳＵＢ１はアレイ基板に相当する。

第２基板ＳＵＢ２は、基材２０と、共通電極ＣＥと、電気泳動素子２１と、を備えている。図示した例では、第２基板ＳＵＢ２は、画素ＰＸを区画する遮光層を備えていない。基材２０は、絶縁性のガラスやポリイミド樹脂などの樹脂によって形成されている。基材２０は、第１基板ＳＵＢ１に対して観察位置側に位置しているため、透明な基材である。共通電極ＣＥは、基材２０と電気泳動素子２１との間に位置している。共通電極ＣＥは、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。共通電極ＣＥは、図１に示した非表示部ＮＤＡにおいて、給電パッドＰＤと電気的に接続されている。つまり、共通電極ＣＥは、容量電極１００と同電位である。電気泳動素子２１は、画素電極ＰＥ１と共通電極ＣＥとの間に位置している。電気泳動素子２１は、Ｘ−Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。

第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、粘着層４０によって貼合されている。図示した例では、粘着層４０は、画素電極ＰＥ１及びＰＥ２と電気泳動素子２１との間に位置している。画素電極ＰＥ１と画素電極ＰＥ２との間において、電気泳動素子２１は、粘着層４０により絶縁膜１３の主面１３Ｂに接着されている。

マイクロカプセル３０は、例えば２０μｍ〜７０μｍ程度の粒径を有している。１つの画素電極ＰＥ１と共通電極ＣＥとの間には、複数のマイクロカプセル３０が配置されている。例えば、１辺の長さが百〜数百μｍ程度の矩形状、又は多角形状の画素電極ＰＥ１の上には、１個〜１０個程度のマイクロカプセル３０が配置されている。
マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。マイクロカプセル３０の外殻３４は、例えば、アクリル樹脂等の透明な樹脂によって形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２及び白色粒子３３を分散させる液体である。黒色粒子３２及び白色粒子３３は、互いに逆極性の電荷を有している。例えば、黒色粒子３２は正に帯電し、白色粒子３３は負に帯電している。なお、マイクロカプセル３０は、黒色粒子３２及び白色粒子３３の他に、赤、緑、青、イエロー、シアン、マゼンタなどの他の色の電気泳動粒子を備えていてもよい。また、上記の他の色の電気泳動粒子は、黒色粒子３２及び白色粒子３３の少なくとも一方と置換されてもよい。

上記構成の電気泳動素子２１において、画素ＰＸが黒を表示する場合、画素電極ＰＥ１が共通電極ＣＥよりも相対的に高電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥ１が正極性に保持される。これにより、正に帯電した黒色粒子３２が共通電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥ１に引き寄せられる。その結果、第２基板ＳＵＢ２の上方から画素ＰＸを観察すると、黒色が視認される。
一方、画素ＰＸが白を表示する場合、画素電極ＰＥ１が共通電極ＣＥよりも相対的に低電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥ１が負極性に保持される。これにより、負に帯電した白色粒子３３が共通電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥ１に引き寄せられる。その結果、画素ＰＸを観察すると白色が視認される。

図４は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＣ−Ｄ線に沿った断面図である。走査線Ｇ１及びＧ２は、基材１０の上に位置している。絶縁膜１１は主面１２Ａに接し、容量電極１００は主面１２Ｂに接している。容量電極１００は、主面１３Ａに接し、画素電極ＰＥ１乃至ＰＥ３は、主面１３Ｂに接している。粘着層４０は、画素電極ＰＥ１と画素電極ＰＥ２との間、及び、画素電極ＰＥ１と画素電極ＰＥ３との間において、絶縁膜１３に接している。

図５は、図２に示した画素ＰＸを含む表示装置ＤＳＰのＥ−Ｆ線に沿った断面図である。信号線Ｓ１及びＳ２は、主面１２Ｂに接している。絶縁膜１３の主面１３Ａは、信号線Ｓ１と容量電極１００との間、及び、信号線Ｓ２と容量電極１００との間において、主面１２Ｂに接している。画素電極ＰＥ１、ＰＥ４、及び、ＰＥ５は、主面１３Ｂに接している。粘着層４０は、画素電極ＰＥ１と画素電極ＰＥ４との間、及び、画素電極ＰＥ１と画素電極ＰＥ５との間において、絶縁膜１３に接している。

本実施形態によれば、信号線Ｓ１及びＳ２、ドレイン電極ＤＥ、及び、容量電極１００は、無機絶縁膜１２上に位置し、無機絶縁膜１３によって覆われている。また、信号線等を形成する工程において、容量電極１００も同時に形成される。このため、容量電極１００を別途形成する工程が不要であり、信号線等と容量電極１００との間の絶縁膜を形成する工程を省略することができる。このように、第１基板ＳＵＢ１を製造するに際して、製造工程を簡素化することができ、製造コストを削減することができる。また、信号線等と容量電極１００との間に絶縁膜が介在する構成と比較して、第１基板ＳＵＢ１を薄型化することができる。

また、無機絶縁膜は、有機絶縁膜と比較して、吸水性が低く、初期水分量が低く、さらに、水分放出量が少ない。このため、信号線Ｓ１及びＳ２、ドレイン電極ＤＥ、及び、容量電極１００の腐食を抑制することができる。また、絶縁膜１１乃至１３はいずれも無機絶縁膜であり、互いの密着性を向上することができ、各絶縁膜間の界面での水分経路を遮断することができる。さらに、粘着層４０を介した電気泳動素子２１への水分経路を遮断することができる。

また、容量電極１００の端部Ｅ２１及びＥ２２は、画素電極ＰＥ１の外側に延在していない。これにより、容量電極１００から電気泳動素子２１に影響を及ぼす不所望な電界の漏えいを抑制することができる。

また、図３乃至図５に示したように、容量電極１００と画素電極ＰＥ１とが重畳する位置において、容量電極１００と基材１０との間には、導電層は存在していない。このため、容量電極１００が接する絶縁膜１２の主面１２Ｂは、ほぼ平坦化される。

次に、他の構成例について説明する。なお、各構成例において、第１構成例と同一の構成については同一の参照符号を付して説明を省略する場合がある。

図６は、図１に示した表示装置ＤＳＰの画素ＰＸの第２構成例を示す平面図である。図７は、図６に示した画素ＰＸを含む表示装置ＤＳＰのＡ−Ｂ線に沿った断面図である。図６及び図７に示した第２構成例は、図２及び図３に示した第１構成例と比較して、スイッチング素子ＳＷがトップゲート構造である点で相違している。すなわち、半導体層ＳＣ１は、基材１０と絶縁膜１１の間に位置している。なお、基材１０と半導体層ＳＣ１との間に、他の絶縁膜が介在してもよい。走査線Ｇと一体のゲート電極ＧＥは、絶縁膜１１と絶縁膜１２との間に位置している。信号線Ｓ１は、絶縁膜１１及び１２を貫通する貫通孔ＣＨ１において半導体層ＳＣ１にコンタクトしている。ドレイン電極ＤＥは、絶縁膜１１及び１２を貫通する貫通孔ＣＨ２において半導体層ＳＣ１にコンタクトしている。その他の構成については、第１構成例と同一である。
このような第２構成例においても、上記の第１構成例と同様の効果が得られる。

図８は、図１に示した表示装置ＤＳＰの表示装置ＤＳＰの画素ＰＸの第３構成例を示す平面図である。図８に示した第３構成例は、図２に示した第１構成例と比較して、容量電極１００の形状が相違している。容量電極１００は、走査線Ｇ１及びＧ２と重畳しない位置、例えばドレイン電極ＤＥと信号線Ｓ２との間において、幅Ｗ１を有している。容量電極１００は、走査線Ｇ１と重畳する位置において、幅Ｗ１より小さい幅Ｗ２を有している。他の走査線Ｇ２と重畳する位置においても、容量電極１００は、幅Ｗ２を有している。また、他の観点では、容量電極１００は、画素電極ＰＥ１と重畳する位置において幅Ｗ１を有している。容量電極１００は、画素電極ＰＥ１より外側、あるいは、画素電極ＰＥ１と画素電極ＰＥ２との間、あるいは、画素電極ＰＥ１及びＰＥ２と重畳しない位置において、幅Ｗ１より小さい幅Ｗ２を有している。

このような第３構成例においても、上記の第１構成例と同様の効果が得られる。加えて、容量電極１００は、走査線Ｇ１と交差する位置において、狭小化されているため、容量電極１００と走査線Ｇ１との間の寄生容量を低減することができる。また、容量電極１００は、画素電極ＰＥ１と重畳しない位置において、狭小化されているため、容量電極１００から電気泳動素子２１に影響を及ぼす不所望な電界の漏えいを、さらに抑制することができる。なお、容量電極１００は、信号線等と同様の金属材料によって形成されており、透明導電材料によって形成された場合と比較して、狭小化されたことによる配線抵抗の増大を抑制することができる。
図８で示した第３構成例において、幅Ｗ１は第１幅に相当し、幅Ｗ２は第２幅に相当する。

図９は、図１に示した表示装置ＤＳＰの画素ＰＸの第４構成例を示す平面図である。図９に示した第４構成例は、図２に示した第１構成例と比較して、スイッチング素子ＳＷと画素電極ＰＥ１との位置関係が相違している。画素電極ＰＥ１は、走査線Ｇ１、信号線Ｓ１、及び、スイッチング素子ＳＷと重畳している。走査線Ｇ１は、平面視で、画素電極ＰＥ１、画素電極ＰＥ４及びＰＥ５のそれぞれと交差している。信号線Ｓ１は、平面視で、画素電極ＰＥ１乃至ＰＥ３のそれぞれと交差している。容量電極１００は、画素電極ＰＥ１と重畳しない位置において、狭小化されている。
このような第４構成例においても、上記の第１構成例と同様の効果が得られる。

図１０は、図１に示した表示装置ＤＳＰの画素ＰＸの第５構成例を示す平面図である。図１０に示した第５構成例は、図２に示した第１構成例と比較して、スイッチング素子ＳＷの形状が相違している。すなわち、走査線Ｇは、主要部ＧＭと、主要部ＧＭに繋がった分岐部ＧＡ及びＧＢを有している。主要部ＧＭは、第１方向Ｘに沿って延出している。分岐部ＧＡ及びＧＢは、それぞれ第２方向Ｙに沿って延出し、第１方向Ｘに沿って並んでいる。
半導体層ＳＣ１は、第１方向Ｘに沿って延出している。端部ＳＣＡは、貫通孔ＣＨ１によって信号線Ｓ１と電気的に接続されている。端部ＳＣＢは、ドレイン電極ＤＥと重畳し、貫通孔ＣＨ２においてドレイン電極ＤＥと電気的に接続されている。半導体層ＳＣ１は、端部ＳＣＡと端部ＳＣＢとの間において、分岐部ＧＡ及びＧＢと交差している。ゲート電極ＧＥは、分岐部ＧＡ及びＧＢのうち、半導体層ＳＣ１と重畳する領域に相当する。
画素電極ＰＥ１は、貫通孔ＣＨ３においてドレイン電極ＤＥと電気的に接続されている。容量電極１００は、画素電極ＰＥ１と重畳しない位置において、狭小化されている。
このような第５構成例においても、上記の第１構成例と同様の効果が得られる。

以上説明したように、本実施形態によれば、製造工程の簡素化が可能な表示装置及びアレイ基板を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

本明細書にて開示した構成から得られる表示装置の一例を以下に付記する。
（１）
基材と、前記基材の上方に位置する走査線と、半導体層と、前記走査線と前記半導体層との間に位置する第１無機絶縁膜と、前記走査線と交差し前記半導体層と電気的に接続された第１信号線と、前記第１信号線に接する主面を有し前記半導体層と前記第１信号線との間に位置する第２無機絶縁膜と、前記主面に接する容量電極と、前記容量電極に重畳する画素電極と、前記第１信号線及び前記容量電極を覆うとともに前記第１信号線と前記画素電極との間及び前記容量電極と前記画素電極との間にそれぞれ位置する第３無機絶縁膜と、を備えた第１基板と、
共通電極を備えた第２基板と、
前記画素電極と前記共通電極との間に位置する電気泳動素子と、
を備えた表示装置。
（２）
前記電気泳動素子は、前記画素電極の外側で前記第３無機絶縁膜に接着されている、（１）に記載の表示装置。
（３）
前記基材と前記容量電極との間において、前記第１無機絶縁膜及び前記第２無機絶縁膜がこの順に積層され、導電層が介在しない、（１）に記載の表示装置。
（４）
さらに、前記半導体層と電気的に接続され、前記主面に接するドレイン電極を備え、
前記第３無機絶縁膜は、前記ドレイン電極と前記第１信号線との間、及び、前記ドレイン電極と前記容量電極との間において、前記主面に接している、（１）に記載の表示装置。
（５）
前記走査線は、前記基材と前記第１無機絶縁膜との間に位置し、
前記半導体層は、前記第１無機絶縁膜と前記第２無機絶縁膜との間に位置している、（１）に記載の表示装置。
（６）
前記半導体層は、前記基材と前記第１無機絶縁膜との間に位置し、
前記走査線は、前記第１無機絶縁膜と前記第２無機絶縁膜との間に位置している、（１）に記載の表示装置。
（７）
前記第１信号線及び前記容量電極は、同一材料によって形成されている、（１）に記載の表示装置。
（８）
さらに、前記走査線と交差する第２信号線を備え、
平面視で、前記容量電極は、前記第１信号線と前記第２信号線との間に位置し、前記走査線と交差している、（１）に記載の表示装置。
（９）
前記容量電極において、前記走査線と重畳する位置の幅は、前記走査線と重畳しない位置の幅より小さい、（８）に記載の表示装置。
（１０）
前記容量電極において、前記画素電極より外側の幅は、前記画素電極と重畳する位置の幅より小さい、（８）に記載の表示装置。
（１１）
前記画素電極は、前記第１信号線に近接する第１端部と、前記第２信号線に近接する第２端部と、を有し、
前記容量電極は、前記第１信号線に近接する第３端部と、前記第２信号線に近接する第４端部と、を有し、
平面視で、前記第３端部及び前記第４端部は、前記第１端部と前記第２端部との間に位置している、（８）に記載の表示装置。
（１２）
基材と、
前記基材の上方に位置する走査線と、
半導体層と、
前記走査線と前記半導体層との間に位置する第１無機絶縁膜と、
前記走査線と交差し前記半導体層と電気的に接続された信号線と、
前記信号線に接する主面を有し前記半導体層と前記信号線との間に位置する第２無機絶縁膜と、
前記主面に接する容量電極と、
前記容量電極に重畳する画素電極と、
前記信号線及び前記容量電極を覆うとともに前記信号線と前記画素電極との間及び前記容量電極と前記画素電極との間にそれぞれ位置する第３無機絶縁膜と、
を備えたアレイ基板。

ＤＳＰ…表示装置 ＳＵＢ１…第１基板 ＳＵＢ２…第２基板 ＰＥ…画素電極 Ｓ…信号線 Ｇ…走査線 ＤＥ…ドレイン電極 １００…容量電極 ＳＣ１…半導体層 １１乃至１３…絶縁膜

Claims (8)

1. 基材と、前記基材の上方に位置する走査線と、半導体層と、前記走査線と前記半導体層との間に位置する第１無機絶縁膜と、前記走査線と交差し前記半導体層と電気的に接続された第１信号線と、前記第１信号線に接する主面を有し前記半導体層と前記第１信号線との間に位置する第２無機絶縁膜と、前記主面に接する容量電極と、前記容量電極に重畳する画素電極と、前記第１信号線及び前記容量電極を覆うとともに前記第１信号線と前記画素電極との間及び前記容量電極と前記画素電極との間にそれぞれ位置する第３無機絶縁膜と、を備えた第１基板と、
   共通電極を備えた第２基板と、
   前記画素電極と前記共通電極との間に位置する電気泳動素子と、
   を備えた表示装置。
2. 前記電気泳動素子は、前記画素電極の外側で前記第３無機絶縁膜に接着されている、請求項１に記載の表示装置。
3. 前記基材と前記容量電極との間において、前記第１無機絶縁膜及び前記第２無機絶縁膜がこの順に積層され、導電層が介在しない、請求項１に記載の表示装置。
4. さらに、前記半導体層と電気的に接続され、前記主面に接するドレイン電極を備え、
   前記第３無機絶縁膜は、前記ドレイン電極と前記第１信号線との間、及び、前記ドレイン電極と前記容量電極との間において、前記主面に接している、請求項１に記載の表示装置。
5. さらに、前記走査線と交差する第２信号線を備え、
   平面視で、前記容量電極は、前記第１信号線と前記第２信号線との間に位置し、前記走査線と交差している、請求項１に記載の表示装置。
6. 前記容量電極において、前記走査線と重畳する位置の幅は、前記走査線と重畳しない位置の幅より小さい、請求項５に記載の表示装置。
7. 前記容量電極において、前記画素電極より外側の幅は、前記画素電極と重畳する位置の幅より小さい、請求項５に記載の表示装置。
8. 基材と、
   前記基材の上方に位置する走査線と、
   半導体層と、
   前記走査線と前記半導体層との間に位置する第１無機絶縁膜と、
   前記走査線と交差し前記半導体層と電気的に接続された信号線と、
   前記信号線に接する主面を有し前記半導体層と前記信号線との間に位置する第２無機絶縁膜と、
   前記主面に接する容量電極と、
   前記容量電極に重畳する画素電極と、
   前記信号線及び前記容量電極を覆うとともに前記信号線と前記画素電極との間及び前記容量電極と前記画素電極との間にそれぞれ位置する第３無機絶縁膜と、
   を備えたアレイ基板。

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