JP2019186384A - 表示装置及び表示装置の製造方法 - Google Patents

Abstract

【課題】デルタナブラ配置の表示装置において画質低下を抑制する。【解決手段】デルタナブラ配置の表示領域において、複数の第１種画素ラインは、第１方向の反対側の端に配置されており、かつ、第２方向に配列されている画素ラインにおける第２方向の反対側の端に配置されている、複数の終端第１種画素を含む。複数の第２種画素ラインは、第１方向の反対側の端に配置されており、かつ、第２方向に配列されている画素ラインにおける第２方向の反対側の端に配置されている、複数の終端第２種画素を含む。複数の終端第１種画素それぞれの発光素子の駆動トランジスタのチャネル幅は、第１方向、第１方向の反対方向、第２方向、及び第２方向の反対方向において他の画素に囲まれている内部画素の発光素子の駆動トランジスタのチャネル幅よりも小さい。【選択図】図１２Ｂ

Description

本開示は、表示装置及び表示装置の製造方法に関する。

カラー表示装置の表示領域は、一般に、表示パネルの基板上に配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の副画素で構成されている。副画素の様々な配置（画素配置）が提案されおり、例えば、ＲＧＢストライプ配置や、デルタナブラ配置（単にデルタ配置とも呼ぶ）が知られている（例えば特許文献１）。

近年、表示領域のコーナを曲線状に形成することで、表示領域のデザイン性を向上する製品が増加している。しかし、デルタナブラ配置では、曲線状のコーナ部（Ｒコーナ部とも呼ぶ）の刻み目が目立ちやすく、画質が低下する。

特開２００３−２７１０８８号公報

したがって、デルタナブラ配置の表示装置において、Ｒコーナ部における画質低下を抑制できる技術が望まれる。

本開示の一態様の表示装置は、表示領域において、それぞれ第１方向に配列された複数の第１種画素からなる、複数の第１種画素ラインと、前記表示領域において、それぞれ前記第１方向に配列された複数の第２種画素からなる、複数の第２種画素ラインと、を含む。前記複数の第１種画素ラインと前記複数の第２種画素ラインとは、前記第１方向に垂直な第２方向に交互に配列されている。前記第１種画素は、前記第２方向に配列された第１赤副画素及び第１青副画素、並びに、前記第１赤副画素及び前記第１青副画素に対して前記第１方向と反対の側に配置され、かつ、前記第２方向において前記第１赤副画素及び前記第１青副画素の間に配置されている第１緑副画素、から構成されている。前記第２種画素は、前記第２方向に配列された第２赤副画素及び第２青副画素、並びに、前記第２赤副画素及び前記第２青副画素に対して前記第１方向の側に配置され、かつ、前記第２方向において前記第２赤副画素及び前記第２青副画素の間に配置されている第２緑副画素、から構成されている。前記複数の第１種画素ラインは、前記第１方向の反対側の端に配置されており、かつ、前記第２方向に配列されている画素ラインにおける前記第２方向の反対側の端に配置されている、複数の終端第１種画素を含む。前記複数の第２種画素ラインは、前記第１方向の反対側の端に配置されており、かつ、前記第２方向に配列されている画素ラインにおける前記第２方向の反対側の端に配置されている、複数の終端第２種画素を含む。前記複数の終端第１種画素それぞれの発光素子の駆動トランジスタのチャネル幅は、前記第１方向、前記第１方向の反対方向、前記第２方向、及び前記第２方向の反対方向の４方向において他の画素に囲まれている内部画素の発光素子の駆動トランジスタのチャネル幅よりも小さい。

本開示の一態様によれば、デルタナブラ配置の表示装置において画質低下を抑制することができる。

ＯＬＥＤ表示装置の構成例を模式的に示す。 トップエミッション型の画素構造の例を示す。 画素回路の例を示す。 画素回路の例を示す。 ドライバＩＣの論理要素を示す。 デルタナブラパネルにおける画素配置を示す。 図５に示す表示領域の部分に含まれる終端画素を示す。 凸状のＲコーナ部における緑副画素外向き画素において、異なる輝度を与える例を示す。 緑副画素外向き終端画素と、隣接する緑副画素外向き終端画素との間の角度の例を示す。 表示領域の境界を含む一部の領域を模式的に示す。 凹状Ｒコーナ部における終端第１種画素及び終端第２種画素を示す。 凹状のＲコーナ部における緑副画素外向き終端画素の位置関係を示す。 通常画素である内部画素と低輝度画素である終端第１種画素の、画素回路の平面図である。 画素回路の半導体層のパターンを示す。 画素回路のＭ１金属層のパターンを示す。 画素回路の半導体層及びＭ１金属層のパターンを示す。 画素回路のＭ２金属層のパターンを示す。 画素回路のアノード電極の層のパターンを示す。

以下、添付図面を参照して本開示の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。

［表示装置の構成］
図１を参照して、本実施形態に係る、表示装置の全体構成を説明する。なお、説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。以下において、表示装置の例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明するが、本開示の特徴は、液晶表示装置や量子ドット表示装置等、ＯＬＥＤ表示装置と異なる任意の種類の表示装置に適用することができる。

図１は、ＯＬＥＤ表示装置１０の構成例を模式的に示す。ＯＬＥＤ表示装置１０は、ＯＬＥＤ表示パネルと制御装置とを含む。ＯＬＥＤ表示パネルは、発光素子が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、ＯＬＥＤ素子を封止する封止基板２００と、ＴＦＴ基板１００と封止基板２００とを接合する接合部（ガラスフリットシール部）３００を含む。ＴＦＴ基板１００と封止基板２００との間には、例えば、乾燥空気が封入されており、接合部３００により封止されている。

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査ドライバ１３１、エミッションドライバ１３２、保護回路１３３、及びドライバＩＣ１３４が配置されている。これらは、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の機器と接続される。ドライバＩＣ１３４は制御装置に含まれる。走査ドライバ１３１、エミッションドライバ１３２、及び保護回路１３３は、制御装置、又は、ＯＬＥＤ表示パネル及び制御装置に含まれる。

走査ドライバ１３１はＴＦＴ基板１００の走査線を駆動する。エミッションドライバ１３２は、エミッション制御線を駆動して、各副画素の発光期間を制御する。保護回路１３３は素子を静電気放電から保護する。ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。

ドライバＩＣ１３４は、走査ドライバ１３１及びエミッションドライバ１３２に電源及びタイミング信号（制御信号）を与え、さらに、データ線に映像データに対応する信号を与える。すなわち、ドライバＩＣ１３４は、表示制御機能を有する。後述するように、ドライバＩＣ１３４は、映像フレームの画素の相対輝度データを表示パネルの副画素の相対輝度データに変換する機能を有する。

図１において、左から右に延びる軸をＸ軸、上から下に延びる軸をＹ軸と呼ぶ。走査線はＸ軸に沿って延びており、表示領域１２５において、Ｘ軸に沿って配列された画素又は副画素を画素又は副画素の行と呼ぶ。表示領域１２５において、Ｙ軸に沿って配列された画素又は副画素を画素列又は副画素の列と呼ぶ。

次に、ＯＬＥＤ表示装置１０の詳細構造について説明する。図２は、ＯＬＥＤ表示装置１０の断面構造の一部を模式的に示す。図２に示すように、ＯＬＥＤ表示装置１０は、ＴＦＴ基板１００と、ＴＦＴ基板１００と対向する封止構造部とを含む。ここで、封止構造部の一例は、可撓性又は不撓性の封止基板２００である。封止構造部は、例えば、薄膜封止（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）構造であってもよい。

ＴＦＴ基板１００は、絶縁基板１５１と封止構造部との間に配置された、複数の下部電極（例えば、アノード電極１６２）と、１つの上部電極（例えば、カソード電極１６６）と、複数の有機発光膜１６５とを含む。カソード電極１６６は、有機発光膜１６５からの光を封止構造部に向けて透過させる透明電極である。

１つのカソード電極１６６と１つのアノード電極１６２との間に、１つの有機発光膜１６５が配置されている。複数のアノード電極１６２は、同一面上（例えば、平坦化膜１６１の上）に配置され、１つのアノード電極１６２の上に１つの有機発光膜１６５が配置されている。

ＯＬＥＤ表示装置１０は、封止構造部に向かって立ち上がる複数のスペーサ１６４と、それぞれが複数のスイッチを含む複数の回路とを有する。複数の回路の各々は、絶縁基板１５１とアノード電極１６２との間に形成され、複数のアノード電極１６２の各々に供給する電流を制御する。

図２は、トップエミッション型の画素構造の例を示す。トップエミッション型の画素構造は、光が出射する側（図面上側）に、複数の画素に共通のカソード電極１６６が配置される。カソード電極１６６は、表示領域１２５の全面を完全に覆う形状を有する。本開示の特徴は、ボトムエミッション型の画素構造を有するＯＬＥＤ表示装置にも適用できる。ボトムエミッション型の画素構造は、透明アノード電極と反射カソード電極を有し、ＴＦＴ基板１００を介して外部に光を出射する。

以下、ＯＬＥＤ表示装置１０についてより詳しく説明する。ＴＦＴ基板１００は、表示領域１２５内に配列された副画素、及び、表示領域１２５の周囲の配線領域に形成された配線を含む。配線は、画素回路と、配線領域に配置された回路１３１、１３２、１３４とを接続する。

本実施形態の表示領域１２５は、デルタナブラ配置された副画素で構成されている。デルタナブラ配置の詳細は後述する。以下において、ＯＬＥＤ表示パネルを、デルタナブラパネルと呼ぶことがある。副画素は、赤（Ｒ）、緑（Ｇ）、又は青（Ｂ）のいずれかの色を表示する発光領域である。以下に説明する例は、上記三色の組により画像を表示するが、ＯＬＥＤ表示装置１０は、これと異なる三色の組により表示してもよい。

発光領域は、ＯＬＥＤ素子に含まれる。ＯＬＥＤ素子は、下部電極であるアノード電極、有機発光膜、及び上部電極であるカソード電極を含んで構成される。すなわち、複数のＯＬＥＤ素子は、１つのカソード電極１６６と、複数のアノード電極１６２と、複数の有機発光膜１６５により形成されている。

絶縁基板１５１は、例えばガラス又は樹脂で形成されており、不撓性又は可撓性基板である。なお、以下の説明において、絶縁基板１５１に近い側を下側、遠い側を上側と記す。ゲート絶縁膜１５６を介して、ゲート電極１５７が形成されている。ゲート電極１５７の層上に層間絶縁膜１５８が形成されている。

表示領域１２５内において、層間絶縁膜１５８上にソース電極１５９、ドレイン電極１６０が形成されている。ソース電極１５９、ドレイン電極１６０は、例えば、高融点金属又はその合金で形成される。ソース電極１５９、ドレイン電極１６０は、層間絶縁膜１５８のコンタクトホールに形成されたコンタクト部１６８、１６９によって、チャネル部１５５に接続されている。

ソース電極１５９、ドレイン電極１６０の上に、絶縁性の平坦化膜１６１が形成される。絶縁性の平坦化膜１６１の上に、アノード電極１６２が形成されている。アノード電極１６２は、平坦化膜１６１のコンタクトホールに形成されたコンタクト部によってドレイン電極１６０に接続されている。画素回路（ＴＦＴｓ）は、アノード電極１６２の下側に形成されている。

アノード電極１６２の上に、ＯＬＥＤ素子を分離する絶縁性の画素定義層（Ｐｉｘｅｌ Ｄｅｆｉｎｉｎｇ Ｌａｙｅｒ：ＰＤＬ）１６３が形成されている。ＯＬＥＤ素子は、積層された、アノード電極１６２、有機発光膜１６５、及びカソード電極１６６（の部分）で構成される。発光領域ＯＬＥＤ素子は、画素定義層１６３の開口１６７に形成されている。

絶縁性のスペーサ１６４は、２つのアノード電極１６２の間における、画素定義層１６３の面上に形成されている。スペーサ１６４の頂面は画素定義層１６３の上面よりも高い（封止基板２００に近い）位置にあり、封止基板２００が変形した場合に、封止基板２００を支持して、ＯＬＥＤ素子と封止基板２００との間隔を維持する。

アノード電極１６２の上に、有機発光膜１６５が形成されている。有機発光膜１６５は、画素定義層１６３の開口１６７及びその周囲において、画素定義層１６３に付着している。有機発光膜１６５の上にカソード電極１６６が形成されている。カソード電極１６６は、透明電極である。カソード電極１６６は、有機発光膜１６５からの可視光の全て又は一部を透過させる。

画素定義層１６３の開口１６７に形成された、アノード電極１６２、有機発光膜１６５及びカソード電極１６６の積層膜が、ＯＬＥＤ素子を構成する。電流は画素定義層１６３の開口１６７のみに流れので、開口１６７において露出している有機発光膜１６５の領域が、ＯＬＥＤ素子の発光領域（副画素）である。カソード電極１６６は、分離して形成されているアノード電極１６２及び有機発光膜１６５（ＯＬＥＤ素子）に共通である。なお、カソード電極１６６の上には、不図示のキャップ層が形成されてもよい。

封止基板２００は、透明な絶縁基板であって、例えばガラス基板である。封止基板２００の光出射面（前面）に、λ／４位相差板２０１と偏光板２０２とが配置され、外部から入射した光の反射を抑制する。

［画素回路構成］
基板１００上には、複数の副画素のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図３Ａは、画素回路の構成例を示す。各画素回路は、第１のトランジスタＴ１と、第２のトランジスタＴ２と、第３のトランジスタＴ３と、保持容量Ｃとを含む。画素回路は、副画素であるＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）である。以下、第１のトランジスタＴ１〜第３のトランジスタＴ３をそれぞれトランジスタＴ１〜トランジスタＴ３と略記する。

トランジスタＴ２は副画素選択用のスイッチである。トランジスタＴ２はｐチャネル型ＴＦＴであり、ゲート端子は、走査線１０６に接続されている。ドレイン端子は、データ線１０５に接続されている。ソース端子は、トランジスタＴ１のゲート端子に接続されている。

トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。トランジスタＴ１はｐチャネル型ＴＦＴであり、そのゲート端子はＴ２のソース端子に接続されている。トランジスタＴ１のソース端子は電源線１０８（Ｖｄｄ）に接続されている。ドレイン端子は、トランジスタＴ３のソース端子に接続されている。トランジスタＴ１のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。

トランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。トランジスタＴ３はｐチャネル型ＴＦＴであり、ゲート端子はエミッション制御線１０７に接続されている。トランジスタＴ３のソース端子はトランジスタＴ１のドレイン端子に接続されている。ドレイン端子は、ＯＬＥＤ素子Ｅ１に接続されている。

次に、画素回路の動作を説明する。走査ドライバ１３１が走査線１０６に選択パルスを出力し、トランジスタＴ２を開状態にする。データ線１０５を介してドライバＩＣ１３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、トランジスタＴ１のコンダクタンスがアナログ的に変化し、トランジスタＴ１は、発光諧調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

トランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ１３２は、エミッション制御線１０７に制御信号を出力して、トランジスタＴ３開閉状態を制御する。トランジスタＴ３が開状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。トランジスタＴ３が閉状態のとき、この供給が停止される。トランジスタＴ３の開閉を制御することにより、１フィールド周期内の点灯期間（デューティ比）を制御することができる。

図３Ｂは、画素回路の他の構成例を示す。図３Ａの画素回路との相違は、トランジスタＴ３である。トランジスタＴ２は、図３ＡのトランジスタＴ２の機能（副画素選択用のスイッチ）と同じ機能を有するスイッチである。

トランジスタＴ３は、様々な目的で使用することができる。トランジスタＴ３は、例えば、ＯＬＥＤ素子Ｅ１間のリーク電流によるクロストークを抑制するために、一旦、ＯＬＥＤ素子Ｅ１のアノード電極を黒信号レベル以下の十分低い電圧にリセットする目的で使用しても良い。なお、トランジスタＴ３のゲートを制御するリセット線を、便宜的に、図３Ａのエミッション制御線１０７と同様に、符号１０７で示す。

他にも、トランジスタＴ３は、トランジスタＴ１の特性を測定する目的で使用してもよい。例えば、トランジスタＴ１を飽和領域、スイッチングトランジスタＴ３を線形領域で動作するようにバイアス条件を選んで、電源線１０８（Ｖｄｄ）から基準電圧供給線１０９（Ｖｒｅｆ）に流れる電流を測定すれば、トランジスタＴ１の電圧・電流変換特性を正確に測定することができる。副画素毎のトランジスタＴ１の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。

一方、トランジスタＴ１をオフ状態にしてトランジスタＴ３をリニア領域で動作させ、ＯＬＥＤ素子Ｅ１を発光させる電圧を基準電圧供給線１０９から印加すれば、副画素毎のＯＬＥＤ素子Ｅ１の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってＯＬＥＤ素子Ｅ１が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。

図３Ａ及び３Ｂの画素回路は例であって、画素回路は他の回路構成を有してよい。図３Ａ及び３Ｂの画素回路はｐチャネル型ＴＦＴを使用しているが、画素回路はｎチャネル型ＴＦＴを使用してもよい。

［ドライバＩＣの構成］
図４は、ドライバＩＣ１３４の論理要素を示す。ドライバＩＣ１３４は、ガンマ変換部３４１、相対輝度変換部３４２、逆ガンマ変換部３４３、駆動信号生成部３４４、及びデータドライバ３４５を含む。

ドライバＩＣ１３４は、不図示の主制御部から、映像信号及び映像信号用タイミング信号を受信する。映像信号は、連続する映像フレームのデータ（信号）を含む。ガンマ変換部３４１は、入力された映像信号に含まれるＲＧＢ階調値（信号）を、ＲＧＢ相対輝度値に変換する。より具体的には、ガンマ変換部３４１は、各映像フレームの各画素のＲ階調値、Ｇ階調値、Ｂ階調値を、Ｒ相対輝度値、Ｇ相対輝度値、Ｂ相対輝度値（ＬＲｉｎ、ＬＧｉｎ、ＬＢｉｎ）に変換する。画素の相対輝度値は、映像フレーム内で正規化された輝度値である。

相対輝度変換部３４２は、映像フレーム内の各画素のＲ、Ｇ、Ｂ相対輝度値（ＬＲｉｎ、ＬＧｉｎ、ＬＢｉｎ）を、ＯＬＥＤ表示パネルの副画素のＲ、Ｇ、Ｂ相対輝度値（ＬＲｐ、ＬＧｐ、ＬＢｐ）に変換する。副画素の相対輝度値は、ＯＬＥＤ表示パネルにおいて正規化された副画素の輝度値である。

なお、表示すべき画像データの画素数と表示パネルの画素数は必ずしも一致するとは限らず、レンダリング処理によって見かけ上の解像度を向上させることもできる。その場合には、レンダリング処理後に最終的に表示パネルの副画素に割り当てられた各画素のＲ、Ｇ、Ｂ相対輝度値（ＬＲｉｎ、ＬＧｉｎ、ＬＢｉｎ）に対して、上記処理を行いＯＬＥＤ表示パネルの副画素のＲ、Ｇ、Ｂ相対輝度値（ＬＲｐ、ＬＧｐ、ＬＢｐ）に変換する。

逆ガンマ変換部３４３は、相対輝度変換部３４２による演算後のＲ副画素、Ｇ副画素、Ｂ副画素の相対輝度値を、Ｒ副画素、Ｇ副画素、Ｂ副画素の階調値に変換する。データドライバ３４５は、Ｒ副画素、Ｇ副画素、Ｂ副画素の階調値に応じた駆動信号を、画素回路に送信する。

駆動信号生成部３４４は、入力された映像信号用タイミング信号を、ＯＬＥＤ表示パネルの表示制御用駆動信号に変換する。映像信号用タイミング信号は、データ転送レートを決定するドットクロック（ピクセルクロック）、水平同期信号、垂直同期信号、データイネーブル信号を含む。

駆動信号生成部３４４は、入力された映像信号用タイミング信号のドットクロック、データイネーブル信号、垂直同期信号、水平同期信号から、デルタナブラパネルのソースドライバ３５５、走査ドライバ１３１、及びエミッションドライバ１３２の制御信号（又は、パネルの駆動信号）を生成し、それらに出力する。

［デルタナブラパネルにおける画素配置］
図５は、デルタナブラパネルにおける画素配置を示す。図５は、表示領域１２５の境界（表示領域１２５の端）を含む一部の領域を模式的に示す。図５は、凸状の曲線的な境界を示す部分を示す。曲線２５５は、表示領域１２５の設計上の仮想的な境界線を示す。曲線２５５に従って、表示領域１２５の端の画素及び副画素の配置が決定されている。以下において、凸状又は凹上の曲線的な境界を示す部分を、Ｒコーナ部とも呼ぶ。

表示領域１２５は、面内に配置されている、複数の赤副画素４１Ｒ、複数の緑副画素４１Ｇ、及び複数の青副画素４１Ｂで構成されている。図５において、一つの赤副画素、一つの緑副画素、及び一つの青副画素が、例として、符号で指示されている。図５において、同一のハッチングの（丸い角の）四角は、同一色の副画素を示す。図５において、副画素の形状は四角であるが、副画素の形状は任意であって、例えば、六角形又は八角形であってもよい。

表示領域１２５は、Ｘ方向に配列されている複数の副画素列４２を含む。図５において、一つの副画素列が、例として、符号４２で指示されている。副画素列４２は、図５において、Ｙ方向に配列されている副画素で構成されている。Ｘ方向（第１方向）は、図５において左から右に向かう方向であり、Ｙ方向（第２方向）は、上から下に向かう方向である。Ｘ方向とＹ方向は、副画素が配置されている面内において垂直である。

副画素列４２は、所定ピッチで交互に配列された赤副画素４１Ｒ、緑副画素４１Ｇ及び青副画素４１Ｂで構成されている。図５の例において、赤副画素４１Ｒ、青副画素４１Ｂ、及び緑副画素４１Ｇは、この順で配列されている。隣接する副画素列４２の位置は、Ｙ方向においてずれており、副画素列４２の副画素は、Ｙ方向において、隣接する副画素列４２の他の二色の副画素の間にある。

図５の例において、隣接する副画素列４２は半ピッチずれている。１ピッチは、同一色の副画素の間のＹ方向における距離である。例えば、緑副画素は、Ｙ方向において、隣接副画素列４２における赤副画素と青副画素の中央に位置している。

表示領域１２５は、Ｙ方向に配列されている複数の副画素行４３を含む。図５において、一つの緑の副画素行が、例として、符号４３で指示されている。副画素行４３は、Ｘ方向に所定ピッチで配列されている副画素で構成されている。図５の例において、各副画素行４３は、同一色の副画素で構成されている。副画素行４３は、他の２色の副画素行にＹ方向において挟まれている。

副画素行４３の副画素は、Ｘ方向において、隣接する副画素行４３の隣接する二つの副画素の間に位置する。図５の例において、隣接する副画素行４３は半ピッチずれている。１ピッチは、副画素行４３において隣接する副画素の間の距離である。副画素は、Ｘ方向において、隣接する副画素行４３の隣接する二つの副画素の中央に位置する。

なお、本実施形態においては、便宜的に、Ｘ方向に延びる副画素ラインを副画素行、Ｙ方向に延びる副画素ラインを副画素列と呼ぶが、副画素行及び副画素列の方向は、これに限定されない。

表示領域１２５は、マトリックス状に配置されている、第１種画素５１及び第２種画素５２の、２種類の画素を含む。図５において、一つの第１種画素のみが、例として、符号５１で指示されている。また、一つの第２種画素のみが、例として、符号５２で指示されている。第１種画素及び第２種画素の一方が、デルタナブラ配置におけるデルタ画素であり、もう一方がナブラ画素である。

図５において、いくつかの第１種画素５１は、一つの頂点が左側にあり、二つの頂点が右側にある三角形で示されている。また、いくつかの第２種画素５２は、一つの頂点が右側にあり、二つの頂点が左側にある三角形で示されている。図５における右側がＸ方向の側であり、左側がその反対側である。なお、画素５１が第２種画素と呼び、画素５２を第１種画素と呼んでもよい。

第１種画素５１及び第２種画素５２は、それぞれ、一つ緑副画素４１Ｇと、当該緑副画素４１Ｇに隣接する副画素列４２において、当該緑副画素４１Ｇに隣接する（最も近い）赤副画素４１Ｒ及び青副画素４１Ｂで構成されている。

第１種画素５１において、赤副画素４１Ｒ及び青副画素４１は、同一の副画素列４２において連続して配置されている。緑副画素４１Ｇが含まれる副画素列４２は、赤副画素４１Ｒ及び青副画素４１が含まれる副画素列４２、Ｘ方向の反対側、つまり、図５における左側に隣接している。緑副画素４１Ｇは、Ｙ方向において、赤副画素４１Ｒと青副画素４１Ｂの間、より具体的には中央に位置している。

第２種画素５２において、赤副画素４１Ｒ及び青副画素４１は、同一の副画素列４２において連続して配置されている。緑副画素４１Ｇが含まれる副画素列４２は、赤副画素４１Ｒ及び青副画素４１が含まれる副画素列４２、Ｘ方向の側、つまり、図５における右側に隣接している。緑副画素４１Ｇは、Ｙ方向において、赤副画素４１Ｒと青副画素４１Ｂの間、より具体的には中央に位置している。

表示領域１２５は、Ｘ方向に延び、Ｙ方向に配列されている複数の画素行（Ｘ方向延びる画素ライン）を含む。複数の画素行は、第１種画素行６１及び第２種画素行６２の２種類の画素行で構成されている。図５において、一つの第１種画素行が、例として、符号６１で指示されている。また、一つの第２種画素行が、例として、符号６２で指示されている。

第１種画素行６１は、Ｘ方向に配列された第１種画素５１で構成されている。第２種画素行６２は、Ｘ方向に配列された第２種画素５２で構成されている。表示領域１２５において、第１種画素行６１及び第２種画素行６２は、Ｙ方向において交互に配列されている。

表示領域１２５は、Ｙ方向に延び、Ｘ方向に配列されている複数の画素列（Ｙ方向延びる画素ライン）６３を含む。図５において、一つの画素列が、例として、符号６３で指示されている。各画素列は、Ｙ方向に所定ピッチで交互に配列された、第１種画素５１及び第２種画素５２で構成されている。

図６は、図５に示す表示領域１２５の部分に含まれる終端画素を示す。終端画素は、画素行及び画素列双方の端に配置されている画素である。第１種画素の終端画素を、終端第１種画素と呼び、第２種画素の終端画素を、終端第２種画素と呼ぶ。また、画素行又は画素列の少なくとも一方の端に配置されている画素を境界画素と呼ぶ。終端画素は境界画素でもある。境界画素の位置は、境界線２５５に応じて決定されている。

図６は、終端第１種画素５１Ａ〜５１Ｅ、並びに、終端第２種画素５２Ａ、５２Ｂ及び５２Ｃを示す。例えば、第１種画素５１Ｄは、第１種画素行６１Ａの左端に位置し、さらに、画素列６３Ｂの上端に位置する。第２種画素５２Ｄは、第２種画素行６２Ａの左端に位置し、さらに、画素列６３Ａの上端に位置する。なお、画素行又は画素列は、単一の画素で構成されていてもよい。当該単一画素は、その画素行又は画素列の端に配置されている。

終端画素は画素行及び画素列の端に位置しているため、画素行及び画素列それぞれに沿った２方向において表示領域の外部に露出している。図６の例において、終端第１種画素５１Ａ〜５１Ｅ、並びに、終端第２種画素５２Ａ、５２Ｂ及び５２Ｃは、画素行の左端（Ｘ方向の反対側の端）及び画素列の上端（Ｙ方向の反対側の端）に配置されている。終端第１種画素５１Ａ〜５１Ｅ、並びに、終端第２種画素５２Ａ、５２Ｂ及び５２Ｃは、左側（Ｘ方向の反対側）及び上側（Ｙ方向の反対側）において露出している。

終端第１種画素５１Ａ〜５１Ｅは、それらの緑副画素４１Ｇの側において、露出している。一方、終端第２種画素５２Ａ、５２Ｂ、５２Ｃは、それらの緑副画素４１Ｇと反対側（赤副画素４１Ｒ及び青副画素４１Ｂの側）において、露出している。言い換えれば、終端第１種画素５１Ａ〜５１Ｅの緑副画素４１Ｇは、表示領域１２５の外側を向いており、終端第２種画素５２Ａ、５２Ｂ、５２Ｃの緑副画素４１Ｇは、表示領域１２５の内側を向いている。

図６に示すように、終端第１種画素５１Ａ〜５１Ｅの重心から緑副画素４１Ｇに向かうベクトルと、表示領域境界線２５５の上記重心に最も近い点の外側に向かう法線ベクトルとの間の角度は、鋭角である。反対に、終端第２種画素５２Ａ、５２Ｂ及び５２Ｃの重心から緑副画素４１Ｇに向かうベクトルと、表示領域境界線２５５の上記重心に最も近い点の外側に向かう法線ベクトルとの間の角度は、鈍角である。

［輝度調整］
発明者の検討によれば、Ｒコーナ部において、終端画素の緑副画素が外向きである場合、その終端画素（の緑副画素）が視認されやすく、Ｒコーナ部における刻み目が目立ちやすい。そこで、ＯＬＥＤ表示装置１０は、Ｒコーナ部において視認されやすい画素の輝度を相対的に低下させる。

ＯＬＥＤ表示装置１０は、同一の入力信号に対して、特定の終端画素の輝度を、他の画素の輝度よりも低くする。これにより、Ｒコーナ部における刻み目を目立ちにくくすることができる（スムージング処理）。後述するように、駆動トランジスタＴ１に異なるチャネル幅を与えることによって、同一入力映像信号に対する画素の輝度を異なるものとする。

具体的には、ＯＬＥＤ表示装置１０は、終端第１種画素５１Ａ〜５１Ｅの輝度を、内部画素５６の輝度よりも相対的に低くする。内部画素５６は、周囲を他の画素に囲まれている画素であり、より具体的には、Ｘ方向、Ｘ方向の反対方向、Ｙ方向及びＹ方向の反対方向の４方向において、他の画素に隣接している画素である。

ＯＬＥＤ表示装置１０は、同一の入力映像信号に対して、終端第１種画素５１Ａ〜５１Ｅの輝度を内部画素５６の輝度よりも低くする。なお、終端第１種画素５１Ａ〜５１Ｅの一部の輝度のみ、例えば、終端第１種画素５１Ａ〜５１Ｅおいて終端第１種画素５１Ａ及び５１Ｂのみを、内部画素５６の輝度より低くしてもよい。

緑副画素外向き終端画素は、緑副画素内向き終端画素よりも視認されやすく、また、終端画素以外の境界画素よりも視認されやすい。ＯＬＥＤ表示装置１０は、例えば、同一の入力映像信号に対して、終端第１種画素５１Ａ〜５１Ｅの輝度を、終端第２種画素５２Ａ、５２Ｂ、５２Ｃの輝度よりも低くする。また、ＯＬＥＤ表示装置１０は、同一の入力映像信号に対して、終端第１種画素５１Ａ〜５１Ｅの輝度を、終端画素ではない境界画素の輝度よりも低くする。

ＯＬＥＤ表示装置１０は、同一の入力映像信号に対して、緑副画素内向き終端画素の輝度を、内部画素及び終端画素ではない境界画素と同一にする。緑副画素内向き終端画素と内部画素及び終端画素ではない境界画素の視認性に大きな違いはないからである。緑副画素内向き終端画素の輝度は、内部画素及び／又は終端画素ではない境界画素の輝度よりも低くてもよい。

図６は、凸状のＲコーナ部を示す。ＯＬＥＤ表示装置１０は、凸状のＲコーナ部に含まれる緑副画素外向き画素において、異なる輝度を与えてもよい。図７は、凸状のＲコーナ部における緑副画素外向き画素において、異なる輝度を与える例を示す。

図７に示すように、Ｒコーナ部は、Ｘ方向及びＹ方向における位置が異なる複数の終端画素を含む。図７の例において、終端第１種画素５１Ａ〜５１Ｅ及び終端第２種画素５２Ａ、５２Ｂ、５２Ｃの位置は、Ｘ方向及びＹ方向において異なる。さらに、凸状のＲコーナ部において、終端第１種画素５１Ａ及び５１Ｅの緑副画素４１Ｇを結ぶ線２５６に対して、それらの間の終端第１種画素５１Ｂ、５１Ｃ、及び５１Ｄの緑副画素４１Ｇは、外側に配置されている。

図７に示す例において、ＯＬＥＤ表示装置１０は、同一入力映像信号に対して、終端第１種画素５１Ｂの輝度を、他の終端第１種画素５１Ｃ、５１Ｄ、５１Ｅよりも小さくする。終端第１種画素５１Ｂは、終端第１種画素５１Ｃ、５１Ｄ、５１Ｅよりも視認されやすいからである。

終端第１種画素５１Ｂは、下側、つまりＹ方向において、第２種画素５３Ａに隣接している。第２種画素５３Ａは、第２種画素行の端に配置されている境界画素であり、左側、つまり、Ｘ方向の反対側において、露出している（隣接第２種画素が存在しない）。

一方、例えば、終端第１種画素５１Ｃは、Ｙ方向（下側）において、第２種画素５３Ｂに隣接している。第２種画素５３Ｂの左側には、終端第２種画素５２Ａが存在している。つまり、第２種画素５３Ｂは、Ｘ方向の反対側に配置されている終端第２種画素５２Ａに隣接している。他の終端第１種画素５１Ｄ、５１Ｅの左斜め下にも、第２種画素が配置されている。

ＯＬＥＤ表示装置１０において、相対的に小さい輝度を有する画素の駆動トランジスタＴ１のチャネル幅は、相対的に大きい輝度を有する画素の駆動トランジスタＴ１のチャネル幅よりも小さい。駆動トランジスタＴ１のチャネル幅は、当該画素に対する輝度の補正係数に応じて決定される。

例えば、画素の輝度Ｙ_{Ｒ、Ｇ、Ｂ}は、α_ｋ×（ｄ／２５５）^γで表わすことができる。ここで、α_ｋは補正係数、ｄは階調レベル、そしてγはガンマ値である。一例において、終端第１種画素５１Ａ、５１Ｃ、５１Ｄの補正係数がα_２、終端第１種画素５１Ｂの補正係数がα_３、終端第１種画素５１Ｅの補正係数がα_１である。α_０（＝１．０）＞α_１＞α_２＞α_３の関係が成立する。図７における他の境界画素の補正係数はα_０（＝１．０）である。したがって、図７に示す画素において、終端第１種画素５１Ｂ輝度が、同一入力信号に対して、最も小さい。

画素の駆動トランジスタＴ１のチャネル幅は、補正係数α_ｋに応じて設計される。補正係数α_ｋの値が小さい程、チャネル幅が小さい。同一のゲート信号に対して、チャネル幅が小さい駆動トランジスタＴ１は、小さい駆動電流を発光素子に与える。チャネル幅が小さい程、画素の輝度が小さくなる。

画素の輝度補正において色度は維持される。したがって、輝度補正により色変化を防止することができる。このように、緑副画素外向き終端画素のうち、より視認されやすい画素の輝度を相対的に低くすることで、画質の低下をより効果的に防ぐことができる。

緑副画素外向き終端画素の輝度補正係数α_ｋは、画素配置に応じて決定されている。一例において、輝度補正係数α_ｋは、緑副画素外向き終端画素における境界線２５５の曲率半径に応じて決定される。例えば、緑副画素外向き終端画素の重心から最も近い境界線２５５上の点が選択され、その点における境界線２５５の曲率半径が決定される。曲率半径が大きい程、小さい輝度補正係数α_ｋが与えられる。例えば、曲率半径の複数の範囲が定義され、範囲それぞれに輝度補正係数α_ｋが割り当てられる。

他の例において、緑副画素外向き終端画素の輝度補正係数α_ｋは、隣接する緑副画素外向き終端画素との間の角度に基づいて決定される。図８は、緑副画素外向き終端画素と、隣接する緑副画素外向き終端画素との間の角度の例を示す。終端第１種画素５１１Ａは、隣接する終端第１種画素５１１Ｂ、５１１Ｃに挟まれている。

終端第１種画素５１１Ａの所定位置と終端第１種画素５１１Ｂの所定位置とを結ぶ直線と、終端第１種画素５１１Ａの所定位置と終端第１種画素５１１Ｃの所定位置とを結ぶ直線と、の間の内側角度、つまり表示領域側の角度は、θ１で表わされている。終端第１種画素５１１Ａに割り当てる補正係数α_ｋは、角度θ１に基づいて決定される。角度θ１が小さい程、小さい補正係数α_ｋが割り当てられる。例えば、角度θ１の間の範囲が定義され、範囲それぞれに輝度補正係数α_ｋが割り当てられる。

次に凹状のＲコーナ部の例を説明する。図９は、デルタナブラパネルにおける画素配置の他の例を示す。図９は、表示領域１２５の境界（表示領域１２５の端）を含む一部の領域を模式的に示す。図９は、凹状の曲線的な境界２５５を示す部分を示す。

図９において、一つの第１種画素のみが、例として、符号５１で指示されている。また、一つの第２種画素のみが、例として、符号５２で指示されている。図９において、一つの第１種画素行が、例として、符号６１で指示されている。また、一つの第２種画素行が、例として、符号６２で指示されている。図９において、一つの画素列が、例として、符号６３で指示されている。第１種画素、第２種画素、第１種画素行、第２種画素行及び画素列に対して、図５を参照した説明が適用される。

図１０は、凹状Ｒコーナ部における、終端第１種画素５１Ａ〜５１Ｄ、並びに、終端第２種画素５２Ａ〜５２Ｄを示す。例えば、第１種画素５１Ｃは、第１種画素行６１Ａの左端に位置し、さらに、画素列６３Ｂの上端に位置する。第２種画素５２Ａは、第２種画素行６２Ａの左端に位置し、さらに、画素列６３Ａの上端に位置する。

終端画素は画素行及び画素列の端に位置しているため、画素行及び画素列それぞれに沿った２方向において表示領域の外部に露出している。図１０の例において、終端第１種画素５１Ａ〜５１Ｄ、並びに、終端第２種画素５２Ａ〜５２Ｄは、画素行の左端（Ｘ方向の反対側の端）及び画素列の上端（Ｙ方向の反対側の端）に配置されている。終端第１種画素５１Ａ〜５１Ｄ、並びに、終端第２種画素５２Ａ〜５２Ｄは、左側（Ｘ方向の反対側）及び上側（Ｙ方向の反対側）において露出している。

終端第１種画素５１Ａ〜５１Ｄは、それらの緑副画素４１Ｇの側において、露出している。一方、終端第２種画素５２Ａ〜５２Ｄは、それらの緑副画素４１Ｇと反対側（赤副画素４１Ｒ及び青副画素４１Ｂの側）において、露出している。言い換えれば、終端第１種画素５１Ａ〜５１Ｄの緑副画素４１Ｇは、表示領域１２５の外側を向いており、終端第２種画素５２Ａ〜５２Ｄの緑副画素４１Ｇは、表示領域１２５の内側を向いている。

図１０に示すように、終端第１種画素５１Ａ〜５１Ｄの重心から緑副画素４１Ｇに向かうベクトルと、表示領域境界線２５５の上記重心に最も近い点の外側に向かう法線ベクトルとの間の角度は、鋭角である。反対に、終端第２種画素５２Ａ〜５２Ｄの重心から緑副画素４１Ｇに向かうベクトルと、表示領域境界線２５５の上記重心に最も近い点の外側に向かう法線ベクトルとの間の角度は、鈍角である。

ＯＬＥＤ表示装置１０は、同一の入力映像信号に対して、終端第１種画素５１Ａ〜５１Ｄの輝度を内部画素５６の輝度よりも低くする。なお、終端第１種画素５１Ａ〜５１Ｄの一部の輝度のみを、内部画素５６の輝度より低くしてもよい。ＯＬＥＤ表示装置１０は、例えば、同一の入力映像信号に対して、終端第１種画素５１Ａ〜５１Ｄの輝度を、終端第２種画素５２Ａ〜５２Ｄの輝度よりも低くする。また、ＯＬＥＤ表示装置１０は、同一の入力映像信号に対して、終端第１種画素５１Ａ〜５１Ｄの輝度を、終端画素ではない境界画素の輝度よりも低くする。

ＯＬＥＤ表示装置１０は、同一の入力映像信号に対して、終端第２種画素５２Ａ〜５２Ｄの輝度を、内部画素５６及び終端画素ではない境界画素と同一にする。終端第２種画素５２Ａ〜５２Ｄの輝度は、内部画素５６及び／又は終端画素ではない境界画素の輝度よりも低くてもよい。

図１０は、凹状のＲコーナ部を示す。図１１は、凹状のＲコーナ部における緑副画素外向き終端画素の位置関係を示す。凹状のＲコーナ部において、終端第１種画素５１Ａ及び５１Ｄの緑副画素４１Ｇを結ぶ線２５６に対して、それらの間の終端第１種画素５１Ｂ及び５１Ｃの緑副画素４１Ｇは、内側に配置されている。

ＯＬＥＤ表示装置１０は、凹状のＲコーナ部に含まれる緑副画素外向き画素において、異なる輝度を与えてもよい。例えば、境界線２５５の曲率半径又は隣接緑副画素外向き終端画素との間の角度に応じて、緑副画素外向き終端画素に与える輝度補正率を決定してもよい。

凹状Ｒコーナ部と凸状Ｒコーナ部の間で、緑副画素外向き終端画素に与える輝度補正率が異なっていてもよい。具体的には、凸状Ｒコーナ部の緑副画素外向き終端画素の輝度を、凹状Ｒコーナ部の緑副画素外向き終端画素の輝度よりも小さくする。凸状Ｒコーナ部の緑副画素外向き終端画素の方が、視認されやすいからである。

例えば、表示領域１２５において、同一入力映像信号に対し、凸状Ｒコーナ部の緑副画素外向き終端画素の最小輝度値を、凹状のＲコーナ部に含まれる緑副画素外向き画素の最小輝度値よりも小さい。つまり、凸状Ｒコーナ部の緑副画素外向き終端画素の輝度補正率の最小値が、凹状のＲコーナ部に含まれる緑副画素外向き画素の輝度補正率の最小値よりも小さい。

または、同一入力映像信号に対して、全ての凸状Ｒコーナ部の緑副画素外向き終端画素の輝度の平均値は、全ての凹状のＲコーナ部の緑副画素外向き終端画素の輝度の平均値よりも小さい。凸状Ｒコーナ部の緑副画素外向き終端画素の輝度補正率の平均値が、凹状のＲコーナ部に含まれる緑副画素外向き画素の輝度補正率の平均値よりも小さい。以上のように、凹状のＲコーナ部においても、緑副画素外向き終端画素の輝度を相対的に小さくすることで、表示品質の低下を抑制することができる。

［駆動トランジスタの構造及び製造方法］
画素回路における駆動トランジスタの構造及びＯＬＥＤ表示装置１０の製造方法の一例を説明する。上述のように、ＯＬＥＤ表示装置１０は、特定の位置に配置される画素、例えば、緑副画素外向き終端画素、の同一信号に対する輝度を小さくするため、特定位置の画素の駆動トランジスタに対して、通常画素である内部画素５６の駆動トランジスタよりも小さいチャネル幅を与える。

図１２Ａは、通常画素（輝度補正係数α_ｋ＝１．０）である内部画素５６と、低輝度画素（輝度補正係数α_ｋ＜１．０）である終端第１種画素５１Ａの画素回路の構造を模式的に示す平面図である。内部画素５６と終端第１種画素５１Ａの画素回路の比較の容易のため、図１２Ａは、これらの画素回路を並べて示している。

図１２Ａにおいて、同一種の複数要素の一つのみが、符号で指示されている。アノード電極１６２内の符号１６７が示す破線は、ＰＤＬの開口を示す。アノード電極１６２内のＲ、Ｇ、及びＢは、赤、緑及び青の副画素であることをそれぞれ示す。

内部画素５６及び終端第１種画素５１Ａは、三つの駆動トランジスタのチャネル幅を除き、同一の構造を有している。これらの画素回路は、赤、青、緑の副画素それぞれを駆動する回路（副画素回路と呼ぶ）を含む。図１２Ａに示す副画素回路は、図３Ｂに示す回路構成において、基準電圧供給線１０９が省略され、トランジスタＴ３は、基準電圧供給線１０９に代わり、データ線１０５に接続されている。トランジスタＴ３が選択されているとき、データ線１０５はリセット電圧を供給する。

一つの画素を構成する副画素の三つの駆動トランジスタＴ１は、異なる構造を有していてもよい。内部画素５６及び終端第１種画素５１Ａの間において、同一色の副画素の駆動トランジスタＴ１は、異なるチャネル幅を有する。本例において、チャネル幅以外の構造は、共通である。

以下において、ＯＬＥＤ表示装置１０の製造工程及び画素回路の層のパターンを説明する。以下の説明において、同一工程で（同時に）形成される要素は、同一層の要素である。ＯＬＥＤ表示装置１０の製造方法は、まず、ガラス等の絶縁基板１５１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によって例えばシリコン窒化物を堆積して、絶縁膜１５２を形成する。

次に、公知の低温ポリシリコンＴＦＴ製造技術を用いて、絶縁膜１５２上に、ポリシシリコン層を形成する。例えば、ＣＶＤ法によってアモルファスシリコンを堆積し、ＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）により結晶化してポリシリコン層を形成できる。フォトマスクを使用してパターニングを行って、ポリシリコン層の所望パターンを形成する。

より具体的には、フォトレジストポリシリコン層上に塗布し、フォトマスクを介してフォトレジストを露光・現像して、フォトレジストパターンを形成する。ポリシリコン層を、フォトレジストパターンを介してエッチングし、所望のポリシリコンパターンを得る。また、保持容量電極に対して、フォトレジストパターンを介して、高濃度の不純物を注入する。

図１２Ｂは、ポリシリコン層（半導体層）のパターンを示す。ポリシリコン層は、トランジスタＴ１、Ｔ２及びＴ３のチャネルを含む半導体部、並びに、保持容量電極を含む。図１２Ｂにおいて、内部画素５６及び終端第１種画素５１ＡそれぞれのトランジスタＴ１の半導体部が、符号７０１Ａ及び７０１Ｂで指示されている。また、一つのトランジスタＴ２の半導体部、一つのトランジスタＴ３の半導体部、及び一つの保持容量電極が、例として、符号７０２、７０３及び１９１で指示されている。

図１２Ｂに示すように、終端第１種画素５１ＡのトランジスタＴ１のチャネル幅Ｗ１は、内部画素５６のトランジスタＴ１のチャネル幅Ｗ２よりも小さい。これにより、同一のゲート信号（映像信号）に対して、終端第１種画素５１Ａは、内部画素５６よりも、低い輝度を示す。

次に、ポリシリコン層上に、ＣＶＤ法等によって、例えばシリコン酸化膜を付着してゲート絶縁膜１５６を形成する。更に、スパッタ法等により金属材料を堆積し、フォトマスク及びフォトレジストを使用してパターニングを行って、Ｍ１金属層を形成する。図１２Ｃは、Ｍ１金属層を示し、駆動トランジスタＴ１のゲート電極１５７、保持容量電極１９２、走査線１０６及びリセット線１０７を含む。

ゲート電極１５７及び保持容量電極１９２は、一つの導体部の一部である。金属層の金属材料は、例えば、例えばＭｏ、Ｗ、Ｎｂ、ＭｏＷ、ＭｏＮｂ、Ａｌ、Ｎｄ、Ｔｉ、Ｃｕ、Ｃｕ合金、Ａｌ合金、Ａｇ、Ａｇ合金である。金属層は、単層又は複層でもよい。

図１２Ｄは、駆動トランジスタＴ１のゲート電極１５７、保持容量電極１９２、走査線１０６及びリセット線１０７を含むＭ１金属層のパターンを、下層のポリシリコン層のパターンと共に示す。図１２Ｄは、いくつかのコンタクト部も黒色矩形で示す。

次に、Ｍ１金属層のパターンをマスクとして、例えばイオン注入法により、半導体層に不純物をドープする（セルフアライメント）。不純物は、例えば、ホウ素元素又はアルミニウム元素を含む。ドーピング工程により、トランジスタＴ１、Ｔ２及びＴ３のソース／ドレインコンタクト領域が形成される。

次に、ＣＶＤ法等によって、例えばシリコン酸化膜等を堆積して、層間絶縁膜１５８を形成する。層間絶縁膜１５８、及び、ゲート絶縁膜１５６に異方性エッチングを行い、コンタクトホールを開口する。

次に、スパッタ法等によって、例えば、Ｔｉ／Ａｌ／Ｔｉ等のアルミ合金を堆積し、フォトマスク及びフォトレジストを使用してパターニングを行って、Ｍ２金属層を形成する。図１２Ｅは、Ｍ２金属層のパターンを示す。Ｍ２金属層は、データ線１０５、電源線１０８、導体部１７１、１７２を含む。導体部１７１は、トランジスタＴ１及びＴ３のドレイン電極を含む。導体部１７２は、トランジスタＴ２、トランジスタＴ１及び保持容量Ｃ１を相互接続する。

次に、感光性の有機材料を堆積し、平坦化膜１６１を形成し、アノード電極１６２と駆動ＴＦＴのドレインとを接続するために、コンタクトホールを開口する。さらに、コンタクトホールを形成した平坦化膜１６１上に、アノード電極１６２を形成する。図１２Ｆは、内部画素５６及び終端第１種画素５１Ａのアノード電極１６２を示す。アノード電極１６２は、導体部１７１において、駆動トランジスタＴ１に接続される。

アノード電極１６２は、ＩＴＯ、ＩＺＯ、ＺｎＯ、Ｉｎ_２Ｏ_３等の透明膜、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ、Ｐｄ、Ａｕ、Ｎｉ、Ｎｄ、Ｉｒ、Ｃｒ又はこれらの化合物金属の反射膜、前記した透明膜の３層を含む。なお、アノード電極１６２の３層構成は、一例であり２層でもよい。

次に、スピンコート法等によって、例えば感光性の有機樹脂膜を堆積し、フォトマスクを使用してパターニングを行って画素定義層１６３を形成する。パターニングにより画素定義層１６３には孔が形成され、各副画素のアノード電極１６２が形成された孔の底で露出する。画素定義層１６３により、各副画素の発光領域が分離される。

次に、画素定義層１６３を形成した絶縁基板１５１に対して有機発光材料付着して有機発光膜を成膜する。ＲＧＢの色毎に、例えば、メタルマスクを使用して、有機ＥＬ材料を成膜して、アノード電極１６２上に、有機発光膜を形成する。

メタルマスクを用いて有機発光材料を選択的に堆積させる場合には、発光領域よりやや大きめの開口部を有するメタルマスクを、順次、絶縁基板１５１にアライメントしてセットし、選択的に各色の有機発光材料を堆積させる。実際に電流が流れるのは画素定義層１６３の開口１６７のみであるので、この部分が発光領域となる。

有機発光膜は、下層側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光膜は、電子輸送層／発光層／正孔輸送層、電子輸送層／発光層／正孔輸送層／正孔注入層、電子注入層／電子輸送層／発光層／正孔輸送層、又は発光層単独の、いずれの構造を有してもよい。発光層の材料は副画素の色毎に異なり、必要に応じて正孔注入層や正孔輸送層等の膜厚も色毎に制御する。

次に、画素定義層１６３及び有機発光膜（画素定義層１６３の開口１６７における）が露出した、ＴＦＴ基板１００に対して、カソード電極１６６のための金属材料を付着する。金属材料は、有機発光膜上に付着する。

透明カソード電極１６６の層は、例えば、Ｌｉ、Ｃａ、ＬｉＦ／Ｃａ、ＬｉＦ／Ａｌ、Ａｌ、Ｍｇ又はこれらの合金を蒸着して、形成する。カソード電極１６６の膜厚は、光取り出し効率を向上させ良好な視野角依存性を確保するため最適化される。カソード電極１６６の抵抗が高く発光輝度の均一性が損なわれる場合には、さらに、ＩＴＯ、ＩＺＯ、ＺｎＯまたはＩｎ_２Ｏ_３などの透明電極形成用の材料で補助電極層を追加する。カソード電極１６６の形成後、光取り出し効率向上のため、ガラスより屈折率の高い絶縁膜を堆積させキャップ層を形成してもよい。

以上により、ＲＧＢの各副画素に対応するＯＬＥＤ素子が形成され、アノード電極１６２と有機発光膜とが接触した部分（画素定義層１６３の開口１６７内）が各々、赤、緑、青の発光領域となる。

次に、ＴＦＴ基板１００の外周にガラスフリットを塗設し、その上に封止基板２００を載置し、ガラスフリット部をレーザ光により加熱し、溶融させＴＦＴ基板１００と封止基板２００を密封する。その後、封止基板２００の光出射側にλ／４位相差板２０１、偏光板２０２を形成し、ＯＬＥＤ表示装置１０が完成する。

なお、上記チャネル幅の調整による輝度補正は、デルタラムダ画素配置の表示領域を含み、電流駆動される発光素子を含む、ＯＬＥＤ表示装置と異なる種類の表示装置に適用することができる。

本開示は、上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ ＯＬＥＤ表示装置、４１Ｂ 青副画素、４１Ｇ 緑副画素、４１Ｒ 赤副画素、４２ 副画素列、４３ 副画素行、５１ 第１種画素、５２ 第２種画素、５６ 内部画素、６１ 第１画素行、６２ 第２種画素行、６３ 画素列、１００ ＴＦＴ基板、１１４ カソード電極形成領域、１２５ 表示領域、１３１ 走査ドライバ、１３２ エミッションドライバ、１３３ 保護回路、１５１ 絶縁基板、１５２ 表示領域、２５５ 表示領域境界線、２５６ 両端の緑副画素外向き終端画素を結ぶ直線、３４１ ガンマ変換部、３４２ 相対輝度変換部、３４３ 逆ガンマ変換部、３４４ 駆動信号生成部、３４５ データドライバ、３５５ ソースドライバ、５１１Ａ−５１１Ｃ 緑副画素外向き終端画素

Claims (14)

1. 表示装置であって、
   表示領域において、それぞれ第１方向に配列された複数の第１種画素からなる、複数の第１種画素ラインと、
   前記表示領域において、それぞれ前記第１方向に配列された複数の第２種画素からなる、複数の第２種画素ラインと、
   を含み、
   前記複数の第１種画素ラインと前記複数の第２種画素ラインとは、前記第１方向に垂直な第２方向に交互に配列されており、
   前記第１種画素は、前記第２方向に配列された第１赤副画素及び第１青副画素、並びに、前記第１赤副画素及び前記第１青副画素に対して前記第１方向と反対の側に配置され、かつ、前記第２方向において前記第１赤副画素及び前記第１青副画素の間に配置されている第１緑副画素、から構成され、
   前記第２種画素は、前記第２方向に配列された第２赤副画素及び第２青副画素、並びに、前記第２赤副画素及び前記第２青副画素に対して前記第１方向の側に配置され、かつ、前記第２方向において前記第２赤副画素及び前記第２青副画素の間に配置されている第２緑副画素、から構成され、
   前記複数の第１種画素ラインは、前記第１方向の反対側の端に配置されており、かつ、前記第２方向に配列されている画素ラインにおける前記第２方向の反対側の端に配置されている、複数の終端第１種画素を含み、
   前記複数の第２種画素ラインは、前記第１方向の反対側の端に配置されており、かつ、前記第２方向に配列されている画素ラインにおける前記第２方向の反対側の端に配置されている、複数の終端第２種画素を含み、
   前記複数の終端第１種画素それぞれの発光素子の駆動トランジスタのチャネル幅は、前記第１方向、前記第１方向の反対方向、前記第２方向、及び前記第２方向の反対方向の４方向において他の画素に囲まれている内部画素の発光素子の駆動トランジスタのチャネル幅よりも小さい、
   表示装置。
2. 請求項１に記載の表示装置であって、
   前記複数の終端第１種画素と前記内部画素の駆動トランジスタのゲート電圧は、同一の入力映像信号に対して、同一である、
   表示装置。
3. 請求項１に記載の表示装置であって、
   前記複数の終端第１種画素は、第１の終端第１種画素及び第２の終端第１種画素を含み、
   前記第１の終端第１種画素に対して前記第２方向の側において隣接している第２種画素は、前記第１方向の反対側において、第２種画素ラインの端に配置されており、
   前記第２の終端第１種画素に対して前記第２方向において隣接している第２種画素は、前記第１方向の反対側に配置されている他の第２種画素に隣接し、
   前記第１の終端第１種画素の駆動トランジスタのチャネル幅は、前記第２の終端第１種画素の駆動トランジスタのチャネル幅よりも小さい、
   表示装置。
4. 請求項１に記載の表示装置であって、
   前記複数の終端第２種画素の駆動トランジスタのチャネル幅は、前記複数の終端第１種画素の駆動トランジスタのチャネル幅よりも大きい、
   表示装置。
5. 請求項４に記載の表示装置であって、
   前記複数の終端第２種画素の駆動トランジスタのチャネル幅は、前記内部画素の駆動トランジスタのチャネル幅と同一である、
   表示装置。
6. 請求項１に記載の表示装置であって、
   前記複数の終端第１種画素の両端の終端第１種画素に挟まれる終端第１種画素の緑副画素は、前記両端の終端第１種画素の緑副画素を結ぶ直線よりも外側に配置されている、
   表示装置。
7. 請求項６に記載の表示装置であって、
   前記複数の終端第１種画素は、第１の終端第１種画素及び第２の終端第１種画素を含み、
   前記第１の終端第１種画素と、前記第１の終端第１種画素の両側の終端第１種画素それぞれとを結ぶ直線の間の角度は、前記第２の終端第１種画素と前記第２の終端第１種画素の両側の終端第１種画素それぞれとを結ぶ直線の間の角度よりも小さく、
   前記第１の終端第１種画素の駆動トランジスタのチャネル幅は、前記第２の終端第１種画素の駆動トランジスタのチャネル幅よりも小さい、
   表示装置。
8. 請求項１に記載の表示装置であって、
   前記表示領域は、複数の終端第１種画素からなる第１グループと、前記第１グループと異なる複数の終端第１種画素からなる第２グループとを含み、
   前記第１グループにおいて、両端の終端第１種画素に挟まれる終端第１種画素の緑副画素は、前記両端の終端第１種画素の緑副画素を結ぶ直線よりも外側に配置されており、
   前記第２グループにおいて、両端の終端第１種画素に挟まれる終端第１種画素の緑副画素は、前記両端の終端第１種画素の緑副画素を結ぶ直線よりも内側に配置されており、
   前記第１グループにおける駆動トランジスタの最小チャネル幅は、前記第２グループにおける駆動トランジスタの最小チャネル幅よりも小さい、
   表示装置。
9. 表示装置の製造方法であって、
   前記表示装置は、
   表示領域において、それぞれ第１方向に配列された複数の第１種画素からなる、複数の第１種画素ラインと、
   前記表示領域において、それぞれ前記第１方向に配列された複数の第２種画素からなる、複数の第２種画素ラインと、
   を含み、
   前記複数の第１種画素ラインと前記複数の第２種画素ラインとは、前記第１方向に垂直な第２方向に交互に配列されており、
   前記第１種画素は、前記第２方向に配列された第１赤副画素及び第１青副画素、並びに、前記第１赤副画素及び前記第１青副画素に対して前記第１方向と反対の側に配置され、かつ、前記第２方向において前記第１赤副画素及び前記第１青副画素の間に配置されている第１緑副画素、から構成され、
   前記第２種画素は、前記第２方向に配列された第２赤副画素及び第２青副画素、並びに、前記第２赤副画素及び前記第２青副画素に対して前記第１方向の側に配置され、かつ、前記第２方向において前記第２赤副画素及び前記第２青副画素の間に配置されている第２緑副画素、から構成され、
   前記複数の第１種画素ラインは、前記第１方向の反対側の端に配置されており、かつ、前記第２方向に配列されている画素ラインにおける前記第２方向の反対側の端に配置されている、複数の終端第１種画素を含み、
   前記複数の第２種画素ラインは、前記第１方向の反対側の端に配置されており、かつ、前記第２方向に配列されている画素ラインにおける前記第２方向の反対側の端に配置されている、複数の終端第２種画素を含み、
   前記表示装置の製造方法は、
   基板上に、前記複数の第１種画素及び前記複数の第２種画素それぞれの駆動トランジスタを形成するステップと、
   前記基板上に、前記駆動トランジスタにより駆動される発光素子を形成するステップと、を含み、
   前記駆動トランジスタを形成するステップは、
   半導体層を形成するステップと、
   前記半導体層を、フォトマスクを使用してパターニングして、前記複数の第１種画素及び前記複数の第２種画素それぞれの駆動トランジスタのチャネルを含む半導体パターンを形成するステップと、を含み、
   前記フォトマスクは、前記複数の終端第１種画素それぞれの駆動トランジスタのチャネル幅が、前記第１方向、前記第１方向の反対方向、前記第２方向、及び前記第２方向の反対方向の４方向において他の画素に囲まれている内部画素の駆動トランジスタのチャネル幅よりも小さくなるような、パターンを有する、
   表示装置の製造方法。
10. 請求項９に記載の表示装置の製造方法であって、
    前記複数の終端第１種画素は、第１の終端第１種画素及び第２の終端第１種画素を含み、
    前記第１の終端第１種画素に対して前記第２方向の側において隣接している第２種画素は、前記第１方向の反対側において、第２種画素ラインの端に配置されており、
    前記第２の終端第１種画素に対して前記第２方向において隣接している第２種画素は、前記第１方向の反対側に配置されている他の第２種画素に隣接し、
    前記フォトマスクは、前記第１の終端第１種画素の駆動トランジスタのチャネル幅が、前記第２の終端第１種画素の駆動トランジスタのチャネル幅よりも小さくなるような、パターンを有する、
    表示装置の製造方法。
11. 請求項９に記載の表示装置の製造方法であって、
    前記フォトマスクは、前記複数の終端第２種画素の駆動トランジスタのチャネル幅が、前記複数の終端第１種画素の駆動トランジスタのチャネル幅よりも大きくなるような、パターンを有する、
    表示装置の製造方法。
12. 請求項１１に記載の表示装置の製造方法であって、
    前記フォトマスクは、前記複数の終端第２種画素の駆動トランジスタのチャネル幅は、前記内部画素の駆動トランジスタのチャネル幅と同一となるような、パターンを有する、
    表示装置の製造方法。
13. 請求項１２に記載の表示装置の製造方法であって、
    前記複数の終端第１種画素は、第１の終端第１種画素及び第２の終端第１種画素を含み、
    前記第１の終端第１種画素と、前記第１の終端第１種画素の両側の終端第１種画素それぞれとを結ぶ直線の間の角度は、前記第２の終端第１種画素と前記第２の終端第１種画素の両側の終端第１種画素それぞれとを結ぶ直線の間の角度よりも小さく、
    前記フォトマスクは、前記第１の終端第１種画素の駆動トランジスタのチャネル幅が、前記第２の終端第１種画素の駆動トランジスタのチャネル幅よりも小さくなるような、パターンを有する、
    表示装置の製造方法。
14. 請求項９に記載の表示装置の製造方法であって、
    前記表示領域は、複数の終端第１種画素からなる第１グループと、前記第１グループと異なる複数の終端第１種画素からなる第２グループとを含み、
    前記第１グループにおいて、両端の終端第１種画素に挟まれる終端第１種画素の緑副画素は、前記両端の終端第１種画素の緑副画素を結ぶ直線よりも外側に配置されており、
    前記第２グループにおいて、両端の終端第１種画素に挟まれる終端第１種画素の緑副画素は、前記両端の終端第１種画素の緑副画素を結ぶ直線よりも内側に配置されており、
    前記フォトマスクは、前記第１グループにおける駆動トランジスタの最小チャネル幅が、前記第２グループにおける駆動トランジスタの最小チャネル幅よりも小さくなるような、パターンを有する、
    表示装置の製造方法。

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