JP2019170033A - 電力変換装置 - Google Patents

Abstract

【課題】マルチレベル電力変換装置のスイッチング素子を駆動するための電源回路の数を減少させる。【解決手段】電力変換装置１は、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４、第１出力回路１５及び第２出力回路１６を備える。第１出力回路１５の上側の２つのスイッチング素子Ｑ１７−Ｑ１８、第１出力回路１５の下側の２つのスイッチング素子Ｑ１９−Ｑ２０、第２出力回路１６の上側の２つのスイッチング素子Ｑ２１−Ｑ２２、及び第２出力回路１６の下側の２つのスイッチング素子Ｑ２３−Ｑ２４の少なくとも１組は、ドレイン同士またはソース同士が接続される向きに接続されている。【選択図】図１

Description

本発明は、直流電力を交流電力に変換する電力変換装置に関する。

太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、フライングキャパシタを用いたマルチレベル電力変換装置がある（例えば、特許文献１参照）。

特開２０１４−１３５８３８号公報

フライングキャパシタを用いたマルチレベル電力変換装置では、スイッチング素子を駆動する電源回路の数が多くなり、コストが増大し、回路規模が大きくなる。

本発明はこうした状況に鑑みなされたものであり、その目的は、スイッチング素子を駆動するための電源回路の数を減少させることができるマルチレベル電力変換装置を提供することにある。

上記課題を解決するために、本発明のある態様の電力変換装置は、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子の両端を入力とし、当該４つのスイッチング素子の中点を出力とする第１出力回路と、直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子の両端を入力とし、当該４つのスイッチング素子の中点を出力とする第２出力回路と、を備える。前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、前記第１出力回路の上側の入力が、前記第１フライングキャパシタ回路の出力端に接続され、前記第１出力回路の下側の入力が、前記第２フライングキャパシタ回路の出力端に接続され、前記第２出力回路の上側の入力が、前記第３フライングキャパシタ回路の出力端に接続され、前記第２出力回路の下側の入力が、前記第４フライングキャパシタ回路の出力端に接続され、前記第１出力回路の上側の２つのスイッチング素子、前記第１出力回路の下側の２つのスイッチング素子、前記第２出力回路の上側の２つのスイッチング素子、及び前記第２出力回路の下側の２つのスイッチング素子の少なくとも１組は、ドレイン同士またはソース同士が接続される向きに接続されている。

本発明によれば、スイッチング素子を駆動するための電源回路の数を減少させることができるマルチレベル電力変換装置を実現することができる。

本発明の実施の形態に係る電力変換装置の基本構成例を説明するための図である。 図２（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態１及び状態２の電流経路を示す図である。 図３（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態３及び状態４の電流経路を示す図である。 図４（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態５及び状態６の電流経路を示す図である。 図５（ａ）、（ｂ）は、実施の形態に係る電力変換装置の状態７及び状態８の電流経路を示す図である。 実施の形態に係る状態１−状態８に対応する、第１スイッチング素子−第２４スイッチング素子のスイッチングパターンを示す図である。 本発明の実施の形態に係る電力変換装置の構成例１を説明するための図である。 図７に示した第１スイッチング素子−第４スイッチング素子、第１７スイッチング素子−第２０スイッチング素子の駆動回路と電源回路の構成例を示す図である。 本発明の実施の形態に係る電力変換装置の構成例２を説明するための図である。 図９に示した第１７スイッチング素子−第２０スイッチング素子の駆動回路と電源回路の構成例を示す図である。 本発明の実施の形態に係る電力変換装置の構成例３を説明するための図である。 本発明の実施の形態に係る電力変換装置の構成例４を説明するための図である。 本発明の実施の形態に係る電力変換装置の構成例５を説明するための図である。 本発明の実施の形態に係る電力変換装置の構成例６を説明するための図である。

図１は、本発明の実施の形態に係る電力変換装置１の基本構成例を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統（以下、単に系統３という）又は交流負荷に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されてもよい。

電力変換装置１は、インバータ回路１０、フィルタ回路２０及び制御回路３０を備える。インバータ回路１０は、直流電源２から供給される直流電力を、マルチレベル（本実施の形態では５レベル）の電圧を有する疑似正弦波に変換する。インバータ回路１０、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４、第１出力回路１５及び第２出力回路１６を含む。

第１フライングキャパシタ回路１１及び第２フライングキャパシタ回路１２は直流電源２の両端間に直列に接続される。第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４は直流電源２の両端間に直列に接続される。第１フライングキャパシタ回路１１と第２フライングキャパシタ回路１２との接続点と、第３フライングキャパシタ回路１３と第４フライングキャパシタ回路１４との接続点との間が中間配線で接続される。

第１フライングキャパシタ回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４及び第１キャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は直列に接続され、直流電源２の正極に接続されたハイサイド配線と中間配線の間に接続される。第１キャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続され、第１スイッチング素子Ｑ１−第４スイッチング素子Ｑ４により充放電される。

第２フライングキャパシタ回路１２は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８及び第２キャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８は直列に接続され、中間配線と、直流電源２の負極に接続されたローサイド配線の間に接続される。第２キャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続され、第５スイッチング素子Ｑ５−第８スイッチング素子Ｑ８により充放電される。

第３フライングキャパシタ回路１３は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２及び第３キャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２は直列に接続され、ハイサイド配線と中間配線の間に接続される。第３キャパシタＣ３は、第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点と、第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点との間に接続され、第９スイッチング素子Ｑ９−第１２スイッチング素子Ｑ１２により充放電される。

第４フライングキャパシタ回路１４は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６及び第４キャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６は直列に接続され、中間配線とローサイド配線の間に接続される。第４キャパシタＣ４は、第１３スイッチング素子Ｑ１３と第１４スイッチング素子Ｑ１４との接続点と、第１５スイッチング素子Ｑ１５と第１６スイッチング素子Ｑ１６との接続点との間に接続され、第１３スイッチング素子Ｑ１３−第１６スイッチング素子Ｑ１６により充放電される。

第１出力回路１５は、第１フライングキャパシタ回路１１の出力端（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の出力端（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１出力回路１５は、直列に接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０を含む。

第２出力回路１６は、第３フライングキャパシタ回路１３の出力端（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路１４の出力端（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２出力回路１６は、直列に接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４を含む。

第１フライングキャパシタ回路１１の出力端からは、第１スイッチング素子Ｑ１の上側端子に印加される直流電源の電位Ｖｄｃ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される電位Ｖｄｃ／２［Ｖ］の間の範囲の電位が出力される。第１キャパシタＣ１はＶｄｃ／４［Ｖ］の電圧になるように初期充電（プリチャージ）され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路１１からは、概ね、Ｖｄｃ［Ｖ］、３Ｖｄｃ／４［Ｖ］、Ｖｄｃ／２［Ｖ］の３レベルの電位が出力される。

第２フライングキャパシタ回路１２の出力端からは、第５スイッチング素子Ｑ５の上側端子に印加される電位Ｖｄｃ／２［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される電位０［Ｖ］の間の範囲の電位が出力される。第２キャパシタＣ２はＶｄｃ／４［Ｖ］の電圧になるように初期充電され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路１２からは、概ね、Ｖｄｃ／２［Ｖ］、Ｖｄｃ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力される。

第３フライングキャパシタ回路１３の出力端からは、第９スイッチング素子Ｑ９の上側端子に印加される直流電源の電位Ｖｄｃ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される電位Ｖｄｃ／２［Ｖ］の間の範囲の電位が出力される。第３キャパシタＣ３はＶｄｃ／４［Ｖ］の電圧になるように初期充電され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第３フライングキャパシタ回路１３からは、概ね、Ｖｄｃ［Ｖ］、３Ｖｄｃ／４［Ｖ］、Ｖｄｃ／２［Ｖ］の３レベルの電位が出力される。

第４フライングキャパシタ回路１４の出力端からは、第１３スイッチング素子Ｑ１３の上側端子に印加される電位Ｖｄｃ／２［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される電位０［Ｖ］の間の範囲の電位が出力される。第４キャパシタＣ４はＶｄｃ／４［Ｖ］の電圧になるように初期充電され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第４フライングキャパシタ回路１４からは、概ね、Ｖｄｃ／２［Ｖ］、Ｖｄｃ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力される。

ハイサイド配線と中間配線の間に第５キャパシタＣ５が接続され、中間配線とローサイド配線の間に第６キャパシタＣ６が接続される。第５キャパシタＣ５及び第６キャパシタＣ６は、インバータ回路１０内で発生するサージ電圧を抑制するためのスナバコンデンサとして機能する。

上記の第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にはそれぞれ、第１ダイオードＤ１−第２４ダイオードＤ２４が逆並列に形成／接続される。以下、本実施の形態では第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)を使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、寄生ダイオードが逆並列に形成される。

なお、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を使用することもできる。その場合、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にはそれぞれ、ダイオード素子が逆並列に接続される。

第１出力回路１５の出力端（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９間の接続点）と、第２出力回路１６の出力端（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３間の接続点）から、マルチレベルの電圧（本実施の形態では５レベルの電圧）がフィルタ回路２０に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第１出力回路１５の出力端からＵ相の電力を出力し、第２出力回路１６の出力端からＷ相の電力を出力する。

フィルタ回路２０は、第１リアクトルＬ１、第２リアクトルＬ２及び第７キャパシタＣ７を含み、第１出力回路１５及び第２出力回路１６から出力される電圧及び電流の高調波成分を減衰させて、系統３の正弦波と同期した正弦波に近づける。

制御回路３０は、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のオン／オフを制御して、直流電源２から供給される直流電力を交流電力に変換する。制御回路３０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。

図２（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態１及び状態２の電流経路を示す図である。図３（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態３及び状態４の電流経路を示す図である。図４（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態５及び状態６の電流経路を示す図である。図５（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の状態７及び状態８の電流経路を示す図である。図６は、実施の形態に係る状態１−状態８に対応する、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のスイッチングパターンを示す図である。スイッチングパターン１−４は、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンであり、スイッチングパターン５−８は、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンである。

図２（ａ）に示すようにスイッチングパターン１は、＋Ｖｄｃ［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン１では、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

スイッチングパターン１では、第１キャパシタＣ１−第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位は０［Ｖ］になり、電力変換装置１の出力電圧は＋Ｖｄｃ［Ｖ］になる。

図２（ｂ）に示すようにスイッチングパターン２は、＋Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン２では、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

スイッチングパターン２では、第１キャパシタＣ１及び第４キャパシタＣ４が充電され、第２キャパシタＣ２及び第３キャパシタＣ３は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位は３Ｖｄｃ／４［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位はＶｄｃ／４［Ｖ］になり、電力変換装置１の出力電圧は＋Ｖｄｃ／２［Ｖ］になる。

図３（ａ）に示すようにスイッチングパターン３は、＋Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン３では、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

スイッチングパターン３では、第１キャパシタＣ１及び第４キャパシタＣ４が放電され、第２キャパシタＣ２及び第３キャパシタＣ３は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位は３Ｖｄｃ／４［Ｖ］を維持し、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位はＶｄｃ／４［Ｖ］を維持し、電力変換装置１の出力電圧は＋Ｖｄｃ／２［Ｖ］を維持する。

図３（ｂ）に示すようにスイッチングパターン４は、＋０［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン４では、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

スイッチングパターン４では、第１キャパシタＣ１−第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ／２［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位もＶｄｃ／２［Ｖ］になり、電力変換装置１の出力電圧は＋０［Ｖ］になる。

図４（ａ）に示すようにスイッチングパターン５は、−Ｖｄｃ［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン５では、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

スイッチングパターン５では、第１キャパシタＣ１−第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位は０［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位はＶｄｃ［Ｖ］になり、電力変換装置１の出力電圧は−Ｖｄｃ［Ｖ］になる。

図４（ｂ）に示すようにスイッチングパターン６は、−Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン６では、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

スイッチングパターン６では、第２キャパシタＣ２及び第３キャパシタＣ３が充電され、第１キャパシタＣ１及び第４キャパシタＣ４は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ／４［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位は３Ｖｄｃ／４［Ｖ］になり、電力変換装置１の出力電圧は−Ｖｄｃ／２［Ｖ］になる。

図５（ａ）に示すようにスイッチングパターン７は、−Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン７では、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

スイッチングパターン７では、第２キャパシタＣ２及び第３キャパシタＣ３が放電され、第１キャパシタＣ１及び第４キャパシタＣ４は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ／４［Ｖ］を維持し、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位は３Ｖｄｃ／４［Ｖ］を維持し、電力変換装置１の出力電圧は−Ｖｄｃ／２［Ｖ］を維持する。

図５（ｂ）に示すようにスイッチングパターン８は、−０［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン８では、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

スイッチングパターン８では、第１キャパシタＣ１−第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１出力回路１５の出力端の電位はＶｄｃ／２［Ｖ］になり、第２出力回路１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位もＶｄｃ／２［Ｖ］になり、電力変換装置１の出力電圧は−０［Ｖ］になる。

以上のように、本実施の形態に係る電力変換装置１は、−Ｖｄｃ、−Ｖｄｃ／２、０、＋Ｖｄｃ／２、＋Ｖｄｃの５レベルの電圧を出力することができ、５レベルの電圧により擬似正弦波が生成される。

第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４を駆動するために、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４のゲートにそれぞれ駆動信号を供給する駆動回路がスイッチング素子ごとに設けられる。また各駆動回路に電源を供給するための電源回路が設けられる。電源回路は原則的に駆動回路ごとに設けられる。電源回路は絶縁用のトランスを含んでおり、２４個の電源回路を設置する場合、回路面積及びコストが増大する。以下、電源回路の数を減少させることにより、回路面積及びコストを低減することができる構成例を説明する。

図７は、本発明の実施の形態に係る電力変換装置１の構成例１を説明するための図である。構成例１では、図１に示した基本構成例と比較し、第１７スイッチング素子Ｑ１７の向きが入れ替えられている。即ち、第１７スイッチング素子Ｑ１７のソースは、第１フライングキャパシタ回路１１の出力端に接続され、第１７スイッチング素子Ｑ１７のドレインは、第１８スイッチング素子Ｑ１８のドレインに接続される。また図１に示した基本構成例と比較し、第１９スイッチング素子Ｑ１９の向きが入れ替えられている。即ち、第１９スイッチング素子Ｑ１９のソースは、第１８スイッチング素子Ｑ１８のソースに接続され、第１９スイッチング素子Ｑ１９のドレインは、第２０スイッチング素子Ｑ２０のドレインに接続される。また図１に示した基本構成例と比較し、第２１スイッチング素子Ｑ２１の向きが入れ替えられている。即ち、第２１スイッチング素子Ｑ２１のソースは、第３フライングキャパシタ回路１３の出力端に接続され、第２１スイッチング素子Ｑ２１のドレインは、第２２スイッチング素子Ｑ２２のドレインに接続される。また図１に示した基本構成例と比較し、第２３スイッチング素子Ｑ２３の向きが入れ替えられている。即ち、第２３スイッチング素子Ｑ２３のソースは、第２２スイッチング素子Ｑ２２のソースに接続され、第２３スイッチング素子Ｑ２３のドレインは、第２４スイッチング素子Ｑ２４のドレインに接続される。

図８は、図７に示した第１スイッチング素子Ｑ１−第４スイッチング素子Ｑ４、第１７スイッチング素子Ｑ１７−第２０スイッチング素子Ｑ２０の駆動回路と電源回路の構成例を示す図である。第１駆動回路４１は、制御回路３０から供給される第１スイッチング素子Ｑ１の制御信号（例えば、ＰＷＭ信号）をもとに第１スイッチング素子Ｑ１の駆動信号を生成する。第１駆動回路４１は例えば、インバータアンプで構成することができる。第１ＤＣ／ＤＣコンバータ５１は、第１駆動回路４１に電源を供給する電源回路である。第１ＤＣ／ＤＣコンバータ５１のローサイド電位、第１駆動回路４１のローサイド基準電位（ＧＮＤ）、及び第１スイッチング素子Ｑ１のソース電位は共通接続される。第１ＤＣ／ＤＣコンバータ５１のハイサイド電位は、第１駆動回路４１のハイサイド基準電位（ＶＤＤ）に供給される。

第１ＤＣ／ＤＣコンバータ５１は、直流電源２から供給される電圧を降圧する絶縁型ＤＣ／ＤＣコンバータであり、トランスの巻線比及び／又はスイッチング素子のデューティ比により降圧率を制御することができる。なお第１ＤＣ／ＤＣコンバータ５１に入力される直流電力の供給源は、直流電源２に限るものではなく、系統３から供給される商用電源を直流電源に変換したものであってもよいし、他の直流電源であってもよい。また第１ＤＣ／ＤＣコンバータ５１と、直流電源２の間に上位のＤＣ／ＤＣコンバータが介在していてもよい。

以上に説明した第１駆動回路４１及び第１ＤＣ／ＤＣコンバータ５１と同じ構成の駆動回路とＤＣ／ＤＣコンバータが、原則的にスイッチング素子ごとに設けられる。なお、ＤＣ／ＤＣコンバータのハイサイド電位とローサイド電位は、駆動対象のスイッチング素子の位置に応じて異なる。

上述のようにＤＣ／ＤＣコンバータのローサイド電位、駆動回路のローサイド基準電位、及びスイッチング素子のソース電位は共通接続される。従って、ソース同士が接続された２つのスイッチング素子間で、ＤＣ／ＤＣコンバータを共有することができる。図８に示す例では、第２スイッチング素子Ｑ２の第２駆動回路４２の電源回路と、第１７スイッチング素子Ｑ１７の第１７駆動回路４１７の電源回路を、１つのＤＣ／ＤＣコンバータ５２で共有することができる。また、第１８スイッチング素子Ｑ１８の第１８駆動回路４１８の電源回路と、第１９スイッチング素子Ｑ１９の第１９駆動回路４１９の電源回路を、１つのＤＣ／ＤＣコンバータ５１８で共有することができる。

また同様にＷ相についても、第１０スイッチング素子Ｑ１０の第１０駆動回路の電源回路と、第２１スイッチング素子Ｑ２１の第２１駆動回路の電源回路を、１つのＤＣ／ＤＣコンバータで共有することができる。また、第２２スイッチング素子Ｑ２２の第２２駆動回路の電源回路と、第２３スイッチング素子Ｑ２３の第２３駆動回路の電源回路を、１つのＤＣ／ＤＣコンバータで共有することができる。

なお、第４スイッチング素子Ｑ４と第１２スイッチング素子Ｑ１２間、第８スイッチング素子Ｑ８と第１６スイッチング素子Ｑ１６間、第６スイッチング素子Ｑ６と第２０スイッチング素子Ｑ２０間、及び第１４スイッチング素子Ｑ１４と第２４スイッチング素子Ｑ２４間でも、それぞれ電源回路を共有することができる。ただし、これらの共有箇所は、図１に示した基本構成例でも共有可能なものであり、図７に示した構成例１を採用することによる、電源回路の正味の削減数は４になる。

図９は、本発明の実施の形態に係る電力変換装置１の構成例２を説明するための図である。構成例２では、図１に示した基本構成例と比較し、第１８スイッチング素子Ｑ１８の向きが入れ替えられている。即ち、第１８スイッチング素子Ｑ１８のソースは、第１７スイッチング素子Ｑ１７のソースに接続され、第１８スイッチング素子Ｑ１８のドレインは、第１９スイッチング素子Ｑ１９のドレインに接続される。また図１に示した基本構成例と比較し、第２０スイッチング素子Ｑ２０の向きが入れ替えられている。即ち、第２０スイッチング素子Ｑ２０のソースは、第１９スイッチング素子Ｑ１９のソースに接続され、第２０スイッチング素子Ｑ２０のドレインは、第２フライングキャパシタ回路１２の出力端に接続される。また図１に示した基本構成例と比較し、第２２スイッチング素子Ｑ２２の向きが入れ替えられている。即ち、第２２スイッチング素子Ｑ２２のソースは、第２１スイッチング素子Ｑ２１のソースに接続され、第２２スイッチング素子Ｑ２２のドレインは、第２３スイッチング素子Ｑ２３のドレインに接続される。また図１に示した基本構成例と比較し、第２４スイッチング素子Ｑ２４の向きが入れ替えられている。即ち、第２４スイッチング素子Ｑ２４のソースは、第２３スイッチング素子Ｑ２３のソースに接続され、第２４スイッチング素子Ｑ２４のドレインは、第４フライングキャパシタ回路１４の出力端に接続される。

図１０は、図９に示した第１７スイッチング素子Ｑ１７−第２０スイッチング素子Ｑ２０の駆動回路と電源回路の構成例を示す図である。図１０に示す例では、第１７スイッチング素子Ｑ１７の第１７駆動回路４１７の電源回路と、第１８スイッチング素子Ｑ１８の第１８駆動回路４１８の電源回路を、１つのＤＣ／ＤＣコンバータ５１７で共有することができる。また、第１９スイッチング素子Ｑ１９の第１９駆動回路４１９の電源回路と、第２０スイッチング素子Ｑ２０の第２０駆動回路４２０の電源回路を、１つのＤＣ／ＤＣコンバータ５１９で共有することができる。

また同様にＷ相についても、第２１スイッチング素子Ｑ２１の第２１駆動回路の電源回路と、第２２スイッチング素子Ｑ２２の第２２駆動回路の電源回路を、１つのＤＣ／ＤＣコンバータで共有することができる。また、第２３スイッチング素子Ｑ２３の第２３駆動回路の電源回路と、第２４スイッチング素子Ｑ２４の第２４駆動回路の電源回路を、１つのＤＣ／ＤＣコンバータで共有することができる。

なお、図１に示した基本構成例と比較し、第６スイッチング素子Ｑ６と第２０スイッチング素子Ｑ２０間、及び第１４スイッチング素子Ｑ１４と第２４スイッチング素子Ｑ２４間での電源回路ができなくなるため、図９に示した構成例２を採用することによる、電源回路の正味の削減数は２になる。

図１１は、本発明の実施の形態に係る電力変換装置１の構成例３を説明するための図である。構成例３は第１出力回路１５及び第２出力回路１６において、構成例１の上側の構成と、構成例２の下側の構成を組み合わせたものである。このように第１出力回路１５又は第２出力回路１６において、２つのスイッチング素子のソース同士が向かい合う構成と、２つのスイッチング素子のドレイン同士が向かい合う構成を、任意に組み合わせて使用することができる。

図１２は、本発明の実施の形態に係る電力変換装置１の構成例４を説明するための図である。構成例４は、図７に示した構成例１に第２５ダイオードＤ２５−第２８ダイオードＤ２８が追加された構成である。第２５ダイオードＤ２５は、直列に接続された第１７スイッチング素子Ｑ１７と第１８スイッチング素子Ｑ１８の両端間に下側（低電位側）をアノードにして並列に接続される。第２６ダイオードＤ２６は、直列に接続された第１９スイッチング素子Ｑ１９と第２０スイッチング素子Ｑ２０の両端間に下側（低電位側）をアノードにして並列に接続される。第２７ダイオードＤ２７は、直列に接続された第２１スイッチング素子Ｑ２１と第２２スイッチング素子Ｑ２２の両端間に下側（低電位側）をアノードにして並列に接続される。第２８ダイオードＤ２８は、直列に接続された第２３スイッチング素子Ｑ２３と第２４スイッチング素子Ｑ２４の両端間に下側（低電位側）をアノードにして並列に接続される。

上述のように２つのスイッチング素子のソース同士／ドレイン同士を向かい合わせて接続すると、２つのスイッチング素子のボディダイオードの向きが逆になり、２つのボディダイオードの両端が導通しなくなる。これに対して、第２５ダイオードＤ２５−第２８ダイオードＤ２８を追加することにより還流経路を追加することができる。なお、第１７スイッチング素子Ｑ１７−第２４スイッチング素子Ｑ２４のスイッチングパターンにおいて、ダイオードを使用した還流モードが使用されない場合は、第２５ダイオードＤ２５−第２８ダイオードＤ２８の追加を省略してもよい。

図１３は、本発明の実施の形態に係る電力変換装置１の構成例５を説明するための図である。構成例５は、図９に示した構成例２に第２５ダイオードＤ２５−第２８ダイオードＤ２８が追加された構成である。図１４は、本発明の実施の形態に係る電力変換装置１の構成例６を説明するための図である。構成例６は、図１１に示した構成例３に第２５ダイオードＤ２５−第２８ダイオードＤ２８が追加された構成である。

以上説明したように本実施の形態によれば、第１出力回路１５及び第２出力回路１６において、２つのスイッチング素子のソース同士／ドレイン同士を向かい合わせて接続することにより、スイッチング素子を駆動する電源回路の数を削減することができる。従って、回路規模及びコストを削減することができる。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

上述の実施の形態では、第１スイッチング素子Ｑ１−第２４スイッチング素子Ｑ２４にＭＯＳＦＥＴを使用する例を想定したが、バイポーラトランジスタを使用してもよい。その場合、「ソース」を「エミッタ」に、「ゲート」を「ベース」に、「ドレイン」を「コレクタ」にそれぞれ読み替えればよい。

なお、実施の形態は、以下の項目によって特定されてもよい。

［項目１］
直列に接続される複数のスイッチング素子（Ｑ１−Ｑ４）と、当該複数のスイッチング素子（Ｑ１−Ｑ４）により充放電される第１キャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される複数のスイッチング素子（Ｑ５−Ｑ８）と、当該複数のスイッチング素子（Ｑ５−Ｑ８）により充放電される第２キャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される複数のスイッチング素子（Ｑ９−Ｑ１２）と、当該複数のスイッチング素子（Ｑ９−Ｑ１２）により充放電される第３キャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される複数のスイッチング素子（Ｑ１３−Ｑ１６）と、当該複数のスイッチング素子（Ｑ１３−Ｑ１６）により充放電される第４キャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、
直列に接続される４つのスイッチング素子（Ｑ１７−Ｑ２０）を有し、当該４つのスイッチング素子（Ｑ１７−Ｑ２０）の両端を入力とし、当該４つのスイッチング素子（Ｑ１７−Ｑ２０）の中点を出力とする第１出力回路（１５）と、
直列に接続される４つのスイッチング素子（Ｑ２１−Ｑ２４）を有し、当該４つのスイッチング素子（Ｑ２１−Ｑ２４）の両端を入力とし、当該４つのスイッチング素子（Ｑ２１−Ｑ２４）の中点を出力とする第２出力回路（１６）と、を備え、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は直流電源（２）の両端間に直列に接続され、前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が接続され、
前記第１出力回路（１５）の上側の入力が、前記第１フライングキャパシタ回路（１１）の出力端に接続され、前記第１出力回路（１５）の下側の入力が、前記第２フライングキャパシタ回路（１２）の出力端に接続され、前記第２出力回路（１６）の上側の入力が、前記第３フライングキャパシタ回路（１３）の出力端に接続され、前記第２出力回路（１６）の下側の入力が、前記第４フライングキャパシタ回路（１４）の出力端に接続され、
前記第１出力回路（１５）の上側の２つのスイッチング素子（Ｑ１７−Ｑ１８）、前記第１出力回路（１５）の下側の２つのスイッチング素子（Ｑ１９−Ｑ２０）、前記第２出力回路（１６）の上側の２つのスイッチング素子（Ｑ２１−Ｑ２２）、及び前記第２出力回路（１６）の下側の２つのスイッチング素子（Ｑ２３−Ｑ２４）の少なくとも１組は、ドレイン同士またはソース同士が接続される向きに接続されていることを特徴とする電力変換装置（１）。
これによれば、スイッチング素子（Ｑ１−Ｑ２４）を駆動する駆動回路の電源回路の数を減らすことができる。
［項目２］
前記第１出力回路（１５）の上側の２つのスイッチング素子（Ｑ１７−Ｑ１８）、前記第１出力回路（１５）の下側の２つのスイッチング素子（Ｑ１９−Ｑ２０）、前記第２出力回路（１６）の上側の２つのスイッチング素子（Ｑ２１−Ｑ２２）、及び前記第２出力回路（１６）の下側の２つのスイッチング素子（Ｑ２３−Ｑ２４）のそれぞれは、ドレイン同士が接続される向きに接続されていることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、スイッチング素子（Ｑ１−Ｑ２４）を駆動する駆動回路の電源回路の数を減らすことができる。
［項目３］
前記第１出力回路（１５）の上側の２つのスイッチング素子（Ｑ１７−Ｑ１８）、前記第１出力回路（１５）の下側の２つのスイッチング素子（Ｑ１９−Ｑ２０）、前記第２出力回路（１６）の上側の２つのスイッチング素子（Ｑ２１−Ｑ２２）、及び前記第２出力回路（１６）の下側の２つのスイッチング素子（Ｑ２３−Ｑ２４）のそれぞれは、ソース同士が接続される向きに接続されていることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、スイッチング素子（Ｑ１−Ｑ２４）を駆動する駆動回路の電源回路の数を減らすことができる。
［項目４］
前記第１出力回路（１５）の上側の２つのスイッチング素子（Ｑ１７−Ｑ１８）、前記第１出力回路（１５）の下側の２つのスイッチング素子（Ｑ１９−Ｑ２０）、前記第２出力回路（１６）の上側の２つのスイッチング素子（Ｑ２１−Ｑ２２）、及び前記第２出力回路（１６）の下側の２つのスイッチング素子（Ｑ２３−Ｑ２４）のそれぞれの両端間に、ダイオード（Ｄ２５−Ｄ２８）が下側をアノードにして並列に接続されることを特徴とする項目２または３に記載の電力変換装置（１）。
これによれば、還流経路を追加することができる。
［項目５］
前記第１フライングキャパシタ回路（１１）、前記第２フライングキャパシタ回路（１２）、前記第３フライングキャパシタ回路（１３）、前記第４フライングキャパシタ回路（１４）、前記第１出力回路（１５）、及び前記第２出力回路（１６）にそれぞれ含まれる複数のスイッチング素子（Ｑ１−Ｑ２４）をそれぞれ駆動する複数の駆動回路と、
前記複数の駆動回路に電源を供給する複数の電源回路と、をさらに備え、
前記第１フライングキャパシタ回路（１１）、前記第２フライングキャパシタ回路（１２）、前記第３フライングキャパシタ回路（１３）、及び前記第４フライングキャパシタ回路（１４）にそれぞれ含まれる複数のスイッチング素子（Ｑ１−Ｑ１６）は、上側をドレイン、下側をソースとして同じ向きに接続され、
前記第１出力回路（１５）の上側の入力を受けるスイッチング素子（Ｑ１７）の駆動回路に電源を供給する電源回路と、前記第１キャパシタ（Ｃ１）と並列に接続される２つのスイッチング素子の上側のスイッチング素子（Ｑ２）の駆動回路に電源を供給する電源回路が共有される構成、
前記第１出力回路（１５）の出力端に接続された２つのスイッチング素子（Ｑ１８−Ｑ１９）の２つの駆動回路に電源を供給する電源回路が共有される構成、
前記第２出力回路（１６）の上側の入力を受けるスイッチング素子（Ｑ２１）の駆動回路に電源を供給する電源回路と、前記第３キャパシタ（Ｃ３）と並列に接続される２つのスイッチング素子の上側のスイッチング素子（Ｑ１０）の駆動回路に電源を供給する電源回路が共有される構成、
前記第２出力回路（１６）の出力端に接続された２つのスイッチング素子（Ｑ２２−Ｑ２３）の２つの駆動回路に電源を供給する電源回路が共有される構成、
の少なくとも１つが採用されていることを特徴とする項目２に記載の電力変換装置（１）。
これによれば、スイッチング素子（Ｑ１−Ｑ２４）を駆動する駆動回路の電源回路の数を減らすことができる。
［項目６］
前記第１フライングキャパシタ回路（１１）、前記第２フライングキャパシタ回路（１２）、前記第３フライングキャパシタ回路（１３）、前記第４フライングキャパシタ回路（１４）、前記第１出力回路（１５）、及び前記第２出力回路（１６）にそれぞれ含まれる複数のスイッチング素子をそれぞれ駆動する複数の駆動回路と、
前記複数の駆動回路に電源を供給する複数の電源回路と、をさらに備え、
前記第１出力回路（１５）の上側の２つのスイッチング素子（Ｑ１７−Ｑ１８）の２つの駆動回路に電源を供給する電源回路が共有される構成、
前記第１出力回路（１５）の下側の２つのスイッチング素子（Ｑ１９−Ｑ２０）の２つの駆動回路に電源を供給する電源回路が共有される構成、
前記第２出力回路（１６）の上側の２つのスイッチング素子（Ｑ２１−Ｑ２２）の２つの駆動回路に電源を供給する電源回路が共有される構成、
前記第２出力回路（１６）の下側の２つのスイッチング素子（Ｑ２３−Ｑ２４）の２つの駆動回路に電源を供給する電源回路が共有される構成、
の少なくとも１つが採用されていることを特徴とする項目３に記載の電力変換装置（１）。
これによれば、スイッチング素子（Ｑ１−Ｑ２４）を駆動する駆動回路の電源回路の数を減らすことができる。
［項目７］
直列に接続される複数のスイッチング素子（Ｑ１−Ｑ４）と、当該複数のスイッチング素子（Ｑ１−Ｑ４）により充放電される第１キャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される複数のスイッチング素子（Ｑ５−Ｑ８）と、当該複数のスイッチング素子（Ｑ５−Ｑ８）により充放電される第２キャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される複数のスイッチング素子（Ｑ９−Ｑ１２）と、当該複数のスイッチング素子（Ｑ９−Ｑ１２）により充放電される第３キャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される複数のスイッチング素子（Ｑ１３−Ｑ１６）と、当該複数のスイッチング素子（Ｑ１３−Ｑ１６）により充放電される第４キャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、
直列に接続される４つのスイッチング素子（Ｑ１７−Ｑ２０）を有し、当該４つのスイッチング素子（Ｑ１７−Ｑ２０）の両端を入力とし、当該４つのスイッチング素子（Ｑ１７−Ｑ２０）の中点を出力とする第１出力回路（１５）と、
直列に接続される４つのスイッチング素子（Ｑ２１−Ｑ２４）を有し、当該４つのスイッチング素子（Ｑ２１−Ｑ２４）の両端を入力とし、当該４つのスイッチング素子（Ｑ２１−Ｑ２４）の中点を出力とする第２出力回路（１６）と、を備え、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は直流電源（２）の両端間に直列に接続され、前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が接続され、
前記第１出力回路（１５）の上側の入力が、前記第１フライングキャパシタ回路（１１）の出力端に接続され、前記第１出力回路（１５）の下側の入力が、前記第２フライングキャパシタ回路（１２）の出力端に接続され、前記第２出力回路（１６）の上側の入力が、前記第３フライングキャパシタ回路（１３）の出力端に接続され、前記第２出力回路（１６）の下側の入力が、前記第４フライングキャパシタ回路（１４）の出力端に接続され、
前記第１出力回路（１５）の上側の２つのスイッチング素子（Ｑ１７−Ｑ１８）、前記第１出力回路（１５）の下側の２つのスイッチング素子（Ｑ１９−Ｑ２０）、前記第２出力回路（１６）の上側の２つのスイッチング素子（Ｑ２１−Ｑ２２）、及び前記第２出力回路（１６）の下側の２つのスイッチング素子（Ｑ２３−Ｑ２４）の少なくとも１組は、コレクタ同士またはエミッタ同士が接続される向きに接続されていることを特徴とする電力変換装置（１）。
これによれば、スイッチング素子（Ｑ１−Ｑ２４）を駆動する駆動回路の電源回路の数を減らすことができる。

１ 電力変換装置、 ２ 直流電源、 ３ 系統、 １０ インバータ回路、 １１ 第１フライングキャパシタ回路、 １２ 第２フライングキャパシタ回路、 １３ 第３フライングキャパシタ回路、 １４ 第４フライングキャパシタ回路、 １５ 第１出力回路、 １６ 第２出力回路、 ２０ フィルタ回路、 ３０ 制御回路、 Ｑ１−Ｑ２４ スイッチング素子、 Ｄ１−Ｄ２８ ダイオード、 Ｃ１−Ｃ７ キャパシタ、 Ｌ１−Ｌ２ リアクトル。

Claims (7)

1. 直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、
   直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、
   直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、
   直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、
   直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子の両端を入力とし、当該４つのスイッチング素子の中点を出力とする第１出力回路と、
   直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子の両端を入力とし、当該４つのスイッチング素子の中点を出力とする第２出力回路と、を備え、
   前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、
   前記第１出力回路の上側の入力が、前記第１フライングキャパシタ回路の出力端に接続され、前記第１出力回路の下側の入力が、前記第２フライングキャパシタ回路の出力端に接続され、前記第２出力回路の上側の入力が、前記第３フライングキャパシタ回路の出力端に接続され、前記第２出力回路の下側の入力が、前記第４フライングキャパシタ回路の出力端に接続され、
   前記第１出力回路の上側の２つのスイッチング素子、前記第１出力回路の下側の２つのスイッチング素子、前記第２出力回路の上側の２つのスイッチング素子、及び前記第２出力回路の下側の２つのスイッチング素子の少なくとも１組は、ドレイン同士またはソース同士が接続される向きに接続されていることを特徴とする電力変換装置。
2. 前記第１出力回路の上側の２つのスイッチング素子、前記第１出力回路の下側の２つのスイッチング素子、前記第２出力回路の上側の２つのスイッチング素子、及び前記第２出力回路の下側の２つのスイッチング素子のそれぞれは、ドレイン同士が接続される向きに接続されていることを特徴とする請求項１に記載の電力変換装置。
3. 前記第１出力回路の上側の２つのスイッチング素子、前記第１出力回路の下側の２つのスイッチング素子、前記第２出力回路の上側の２つのスイッチング素子、及び前記第２出力回路の下側の２つのスイッチング素子のそれぞれは、ソース同士が接続される向きに接続されていることを特徴とする請求項１に記載の電力変換装置。
4. 前記第１出力回路の上側の２つのスイッチング素子、前記第１出力回路の下側の２つのスイッチング素子、前記第２出力回路の上側の２つのスイッチング素子、及び前記第２出力回路の下側の２つのスイッチング素子のそれぞれの両端間に、ダイオードが下側をアノードにして並列に接続されることを特徴とする請求項２または３に記載の電力変換装置。
5. 前記第１フライングキャパシタ回路、前記第２フライングキャパシタ回路、前記第３フライングキャパシタ回路、前記第４フライングキャパシタ回路、前記第１出力回路、及び前記第２出力回路にそれぞれ含まれる複数のスイッチング素子をそれぞれ駆動する複数の駆動回路と、
   前記複数の駆動回路に電源を供給する複数の電源回路と、をさらに備え、
   前記第１フライングキャパシタ回路、前記第２フライングキャパシタ回路、前記第３フライングキャパシタ回路、及び前記第４フライングキャパシタ回路にそれぞれ含まれる複数のスイッチング素子は、上側をドレイン、下側をソースとして同じ向きに接続され、
   前記第１出力回路の上側の入力を受けるスイッチング素子の駆動回路に電源を供給する電源回路と、前記第１キャパシタと並列に接続される２つのスイッチング素子の上側のスイッチング素子の駆動回路に電源を供給する電源回路が共有される構成、
   前記第１出力回路の出力端に接続された２つのスイッチング素子の２つの駆動回路に電源を供給する電源回路が共有される構成、
   前記第２出力回路の上側の入力を受けるスイッチング素子の駆動回路に電源を供給する電源回路と、前記第３キャパシタと並列に接続される２つのスイッチング素子の上側のスイッチング素子の駆動回路に電源を供給する電源回路が共有される構成、
   前記第２出力回路の出力端に接続された２つのスイッチング素子）の２つの駆動回路に電源を供給する電源回路が共有される構成、
   の少なくとも１つが採用されていることを特徴とする請求項２に記載の電力変換装置。
6. 前記第１フライングキャパシタ回路、前記第２フライングキャパシタ回路、前記第３フライングキャパシタ回路、前記第４フライングキャパシタ回路、前記第１出力回路、及び前記第２出力回路にそれぞれ含まれる複数のスイッチング素子をそれぞれ駆動する複数の駆動回路と、
   前記複数の駆動回路に電源を供給する複数の電源回路と、をさらに備え、
   前記第１出力回路の上側の２つのスイッチング素子の２つの駆動回路に電源を供給する電源回路が共有される構成、
   前記第１出力回路の下側の２つのスイッチング素子の２つの駆動回路に電源を供給する電源回路が共有される構成、
   前記第２出力回路の上側の２つのスイッチング素子の２つの駆動回路に電源を供給する電源回路が共有される構成、
   前記第２出力回路の下側の２つのスイッチング素子の２つの駆動回路に電源を供給する電源回路が共有される構成、
   の少なくとも１つが採用されていることを特徴とする請求項３に記載の電力変換装置。
7. 直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第１キャパシタを有する第１フライングキャパシタ回路と、
   直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第２キャパシタを有する第２フライングキャパシタ回路と、
   直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第３キャパシタを有する第３フライングキャパシタ回路と、
   直列に接続される複数のスイッチング素子と、当該複数のスイッチング素子により充放電される第４キャパシタを有する第４フライングキャパシタ回路と、
   直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子の両端を入力とし、当該４つのスイッチング素子の中点を出力とする第１出力回路と、
   直列に接続される４つのスイッチング素子を有し、当該４つのスイッチング素子の両端を入力とし、当該４つのスイッチング素子の中点を出力とする第２出力回路と、を備え、
   前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、
   前記第１出力回路の上側の入力が、前記第１フライングキャパシタ回路の出力端に接続され、前記第１出力回路の下側の入力が、前記第２フライングキャパシタ回路の出力端に接続され、前記第２出力回路の上側の入力が、前記第３フライングキャパシタ回路の出力端に接続され、前記第２出力回路の下側の入力が、前記第４フライングキャパシタ回路の出力端に接続され、
   前記第１出力回路の上側の２つのスイッチング素子、前記第１出力回路の下側の２つのスイッチング素子、前記第２出力回路の上側の２つのスイッチング素子、及び前記第２出力回路の下側の２つのスイッチング素子の少なくとも１組は、コレクタ同士またはエミッタ同士が接続される向きに接続されていることを特徴とする電力変換装置。

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