JP2019169512A - 半導体パッケージ - Google Patents

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Abstract

【課題】モールド材との密着性を向上すると共に半導体チップやその接合部にかかる応力を緩和し、且つ導電性クリップの電気抵抗の増大を抑制できる半導体パッケージを提供する。【解決手段】実装フレーム１０と、半導体素子を含み、実装フレーム１０に搭載された半導体チップと、半導体チップを挟んで実装フレーム１０の上方に配置された板状の導電性クリップ３０とを備え、導電性クリップ３０を厚さ方向に貫通し、半導体素子の動作に応じて導電性クリップ３０に流れる主電流の向きと長手方向が平行であるスリット３００が形成されている。【選択図】図１

Description

本実施形態は、板状の導電性クリップを備える半導体パッケージに関する。
半導体チップが搭載される半導体パッケージについて、高性能化及び高品質化のための開発が進められている。例えば、アナログパワーデバイス用の半導体パッケージなどに、実装フレームと板状の導電性クリップによって半導体チップを挟むように構成した半導体パッケージが使用されている。
電気的な接続に導電性クリップを使用することにより、ボンディングワイヤを用いる場合などと比較して、半導体パッケージの低インピーダンス化を実現できる。また、板状の導電性クリップを使用することにより、半導体パッケージの放熱性を向上させることができる。
特表２００９−５３４８６９号公報
板状の導電性クリップには、半導体パッケージを被覆するモールド材が剥離したり、半導体チップやその接合部に応力をかけたりする問題がある。この応力を緩和するために、導電性クリップにスリットを設けることが有効である。しかしながら、スリットを設けることによって導電性クリップを流れる電流の経路が制限され、導電性クリップの電気抵抗が増大する問題が生じる。
上記問題点に鑑み、本実施形態は、モールド材との密着性を向上すると共に半導体チップやその接合部にかかる応力を緩和し、且つ導電性クリップの電気抵抗の増大を抑制できる半導体パッケージを提供する。
本実施形態の一態様によれば、実装フレームと、半導体素子を含み、実装フレームに搭載された半導体チップと、半導体チップを挟んで実装フレームの上方に配置された板状の導電性クリップとを備え、導電性クリップを厚さ方向に貫通し、半導体素子の動作に応じて導電性クリップに流れる主電流の向きと長手方向が平行であるスリットが形成されている半導体パッケージが提供される。
本実施形態によれば、モールド材との密着性を向上すると共に半導体チップやその接合部にかかる応力を緩和し、且つ導電性クリップの電気抵抗の増大を抑制できる半導体パッケージを提供できる。
実施形態に係る半導体パッケージの構成を示す模式的な平面図である。 図１のＩＩ−ＩＩ方向に沿った断面図である。 実施形態に係る半導体パッケージに搭載される半導体チップにより構成される出力モジュールの回路図である。 比較例の導電性クリップでの主電流の流れる向きを示す模式的な平面図である。
次に、図面を参照して本実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。実施形態は、特許請求の範囲において種々の変更を加えることができる。
実施形態に係る半導体パッケージは、図１に示すように、実装フレーム１０と、実装フレーム１０に搭載された第１の半導体チップ２１及び第２の半導体チップ２２と、実装フレーム１０の上方に配置された板状の導電性クリップ３０とを備える。図２に示すように、第１の半導体チップ２１と第２の半導体チップ２２を間に挟んで、実装フレーム１０と導電性クリップ３０が配置されている。
第１の半導体チップ２１は、第１主電極と第２主電極の間に主電流が流れる第１の半導体素子Ｔ１を含む。第２の半導体チップ２２は、第１主電極と第２主電極の間に主電流が流れる第２の半導体素子Ｔ２を含む。
第１の半導体素子Ｔ１と第２の半導体素子Ｔ２は、縦型半導体素子である。即ち、第１の半導体チップ２１と第２の半導体チップ２２のそれぞれにおいて、互いに対向する主面に第１主電極と第２主電極がそれぞれ配置されている。以下では、第１の半導体素子Ｔ１及び第２の半導体素子Ｔ２がｎチャネル型のＭＯＳＦＥＴである場合について説明する。図１及び図２では、第１の半導体素子Ｔ１及び第２の半導体素子Ｔ２の第１主電極をドレインＤ、第２主電極をソースＳとして示している。
第１の半導体素子Ｔ１のドレインＤを実装フレーム１０に向けて、第１の半導体チップ２１が実装フレーム１０の第１チップ搭載領域１５１にフリップチップ実装されている。また、第２の半導体素子Ｔ２のソースＳを実装フレーム１０に向けて、第２の半導体チップ２２が実装フレーム１０第２チップ搭載領域１５２にフリップチップ実装されている。そして、第１の半導体素子Ｔ１のソースＳと第２の半導体素子Ｔ２のドレインＤが、導電性クリップ３０によって電気的に接続されている。
導電性クリップ３０には、厚さ方向に貫通するスリット３００が形成されている。このスリット３００は導電性クリップ３０の端部から延伸する矩形状であり、スリット３００の長手方向が、第１の半導体素子Ｔ１や第２の半導体素子Ｔ２の動作に応じて導電性クリップ３０に流れる主電流の向きと平行になるように形成されている。図１に主電流Ｉの流れる向きを矢印で示す。
第１の半導体チップ２１及び第２の半導体チップ２２と実装フレーム１０や導電性クリップ３０との接合には、錫（Ｓｎ）、鉛（Ｐｂ）、銀（Ａｇ）などの金属又はこれらの合金を含有する導電性接着材などが使用される。例えば、これらの接合に半田接合が用いられる。図２に示した例では、第１の半導体素子Ｔ１のドレインＤと第１チップ搭載領域１５１が接合材２１１によって接合され、第２の半導体素子Ｔ２のソースＳと第２チップ搭載領域１５２が接合材２２１によって接合されている。また、第１の半導体素子Ｔ１のソースＳと導電性クリップ３０は接合材２１２によって接合され、第２の半導体素子Ｔ２のドレインＤと導電性クリップ３０は接合材２２２によって接合されている。
実装フレーム１０は、第１の電源端子１１、第２の電源端子１２及び出力端子１３を有する。第１の半導体素子Ｔ１のドレインＤと第１の電源端子１１が第１チップ搭載領域１５１を介して電気的に接続され、第２の半導体素子Ｔ２のソースＳと第２の電源端子１２が第２チップ搭載領域１５２を介して電気的に接続されている。また、導電性クリップ３０の端部が、出力端子１３に接合されている。
なお、第１チップ搭載領域１５１と第２チップ搭載領域１５２とは、絶縁分離されている。したがって、実施形態に係る半導体パッケージは、第１の電源端子１１と第２の電源端子１２との間に第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が縦続接続された構成である。
図１に示すように、実装フレーム１０にはコントローラチップ２３が更に搭載されている。コントローラチップ２３は、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２のそれぞれのオンオフ動作を制御するコントロール回路を含んでいる。
第１の半導体素子Ｔ１及び第２の半導体素子Ｔ２のゲートＧは、ソースＳと同一の主面に配置されている。図１に示すように、第１の半導体素子Ｔ１のゲートＧは、ボンディングワイヤ４１によってコントローラチップ２３と電気的に接続されている。また、第２の半導体素子Ｔ２のゲートＧが実装フレーム１０のゲート接続領域１６に接するように、第２の半導体チップ２２が実装フレーム１０に搭載されている。ゲート接続領域１６は、ボンディングワイヤ４２によってコントローラチップ２３と電気的に接続されている。
実施形態に係る半導体パッケージによって、例えば図３に示す出力モジュールＭが構成される。出力モジュールＭでは、第１の電源端子１１は、第１の半導体素子Ｔ１及び第２の半導体素子Ｔ２を駆動するための電源電圧Ｖｃｃが印加される電源端子であり、第２の電源端子１２は接地端子（ＧＮＤ端子）である。そして、図３に破線で示した導電性クリップ３０によって接続された第１の半導体素子Ｔ１のソースＳと第２の半導体素子Ｔ２のドレインＤとの接続点が、出力モジュールＭの出力部である。出力モジュールＭの出力部は、導電性クリップ３０を介して実装フレーム１０の出力端子１３に接続されている。
図３に示す出力モジュールＭは、第１の半導体素子Ｔ１をハイ側スイッチング素子、第２の半導体素子Ｔ２をロー側スイッチング素子とし、これらのスイッチング素子をコントローラチップ２３に含まれるコントロール回路５０で制御する構成である。例えば、出力モジュールＭを用いて、ハイ側スイッチング素子とロー側スイッチング素子の接続点から出力電圧Ｖｏｕｔを供給する電源装置を構成可能である。
図１に示した半導体パッケージによれば、導電性クリップ３０にスリット３００が形成されていることにより、例えば導電性クリップ３０を変形させるような応力が発生しても、この応力が緩和される。このため、導電性クリップ３０の変形に起因する実装フレーム１０や半導体チップと導電性クリップ３０との剥離などを防止できる。
ところで、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２のオンオフ動作に応じて、第１の半導体チップ２１と第２の半導体チップ２２の相互を接続する導電性クリップ３０に主電流が流れる。図１に示した半導体パッケージでは、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２の間で導電性クリップ３０に流れる主電流の向きと平行に、スリット３００の長手方向が設定されている。例えば、図１に矢印で示したように、第１の半導体チップ２１から第２の半導体チップ２２に向かって、導電性クリップ３０のスリット３００の長手方向に沿って主電流Ｉが流れる。
これに対し、例えば図４に示した比較例の導電性クリップ３０Ａように、スリット３００の長手方向が主電流Ｉの流れる方向に対して平行ではない場合には、スリット３００を迂回して主電流Ｉが流れる。このため、主電流Ｉの流れることのできる領域の幅が狭い。その結果、スリット３００を形成することによって、導電性クリップ３０Ａの電気抵抗が増大する。
一方、図１に示した半導体パッケージでは、スリット３００の長手方向を主電流の流れる方向と平行にすることにより、スリット３００を迂回して主電流が流れる領域の幅が広い。このため、導電性クリップ３０の電気抵抗の増大が抑制される。
なお、導電性クリップ３０と実装フレーム１０の端子との間に流れる主電流の向きに対しても、長手方向が平行になるように導電性クリップ３０にスリット３００を形成してもよい。例えば、導電性クリップ３０を出力端子１３に流れる電球の向きに長手方向が平行なスリット３００を形成してもよい。
以上に説明したように、実施形態に係る半導体パッケージによれば、導電性クリップ３０にかかる応力を緩和し、且つ導電性クリップ３０の電気抵抗の増大を抑制できる。例えば、導電性クリップ３０にかかる応力をより緩和するためにスリット３００の面積を大きくした場合にも、電気抵抗の増大は抑制される。
なお、導電性クリップ３０の端部は、図２に示すように折り曲げられている。即ち、第２の半導体チップ２２の端部に沿って折れ曲がりながら、導電性クリップ３０は実装フレーム１０に向かって延伸している。
このように実装フレーム１０に向けて屈曲させることにより、導電性クリップ３０の端部は、実装フレーム１０の出力端子１３に接続されている。これにより、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２の接続点の出力電圧Ｖｏｕｔが、出力端子１３から出力される。
導電性クリップ３０の材料には、導電性のよい銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）などが使用される。例えば、厚み２００μｍ程度のＣｕ板が導電性クリップ３０に使用される。
実施形態に係る半導体パッケージを製造するには、先ず、半導体チップを実装フレーム１０の所定の位置に搭載する。次いで、所定のワイヤーボンディングを行う。例えば、第１の半導体素子Ｔ１のゲートＧとコントローラチップ２３を電気的に接続する。また、実装フレーム１０のゲート接続領域１６とコントローラチップ２３を電気的に接続する。
その後、第１の半導体チップ２１及び第２の半導体チップ２２を間に挟んで、実装フレーム１０の上方に導電性クリップ３０を配置する。
なお、樹脂成形するなどして、半導体チップが搭載された実装フレーム１０を封止材によって被覆することが好ましい。例えばエポキシ樹脂などによるモールド封止によって、半導体チップの保護や半導体パッケージの補強などができる。図２には、モールド材６０によって半導体パッケージがモールド封止された例を示した。なお、図１ではモールド材６０の図示を省略している。実施形態に係る半導体パッケージによれば、モールド材６０との密着性を向上すると共に半導体チップやその接合部にかかる応力を緩和し、且つ導電性クリップの電気抵抗の増大を抑制できる。
半導体パッケージをモールド封止する際に、導電性クリップ３０に形成したスリット３００を充填口として、モールド材６０を実装フレーム１０と導電性クリップ３０との間に充填することができる。つまり、スリット３００が形成されていることにより、導電性クリップ３０の下方にもモールド材６０を充填させやすい。このため、実施形態に係る半導体パッケージでは、実装フレーム１０と導電性クリップ３０との間にモールド材６０を埋め込むことが容易であり、モールド充填性を向上させることができる。
（その他の実施形態）
上記のように実施形態によって記載したが、この開示の一部をなす論述及び図面は実施形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、既に述べた実施形態の説明においては、第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が導電性クリップ３０を介して縦続接続される例を示した。しかし、他の構成であってもよい。
例えば、実装フレーム１０を介して第１の半導体素子Ｔ１と第２の半導体素子Ｔ２が縦続接続された構成であってもよい。そして、第１の半導体素子Ｔ１と第１の電源端子１１、第２の半導体素子Ｔ２と第２の電源端子１２が導電性クリップ３０によってそれぞれ接続された構成に、本実施形態は適用可能である。即ち、第１の半導体素子Ｔ１と第１の電源端子１１を接続する導電性クリップ３０に、第１の半導体素子Ｔ１と第１の電源端子１１の間に流れる主電流の向きと長手方向が平行になるように、スリット３００を形成する。また、第２の半導体素子Ｔ２と第２の電源端子１２を接続する導電性クリップ３０に、第２の半導体素子Ｔ２と第２の電源端子１２の間に流れる主電流の向きと長手方向が平行になるように、スリット３００を形成する。これにより、導電性クリップ３０にかかる応力を緩和し、且つ、導電性クリップ３０の電気抵抗の増大を抑制することができる。
また、上記では、実装フレーム１０と導電性クリップ３０の間に配置される半導体チップが２つである場合について説明した。しかし、半導体チップが１つの場合や、３つ以上である場合にも本実施形態は適用可能である。即ち、複数の半導体チップの相互や半導体チップと実装フレーム１０との間を接続するいずれの導電性クリップ３０についても、長手方向が主電流の向きと平行であるようにスリット３００を形成する。これにより、導電性クリップ３０にかかる応力を緩和し、且つ、電気抵抗の増大を抑制できる。
なお、スリット３００が導電性クリップ３０の端部から延伸する例を示したが、導電性クリップ３０の外縁から離間した場所にスリット３００を形成してもよい。
上記では第１の半導体素子Ｔ１及び第２の半導体素子Ｔ２がｎチャネル型のＭＯＳＦＥＴである場合について説明したが、これらの半導体素子がｐチャネル型のＭＯＳＦＥＴであってもよい。或いは、他のタイプのＦＥＴやＦＥＴ以外のトランジスタであってもよい。また、半導体素子がトランジスタ以外のデバイス、例えばダイオードなどであってもよい。
このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
本実施形態の半導体パッケージは、板状の導電性クリップを備えるパッケージ全般に利用可能であり、例えば半導体チップが搭載されたパッケージなどに適用することができる。
１０…実装フレーム
１１…第１の電源端子
１２…第２の電源端子
１３…出力端子
２１…第１の半導体チップ
２２…第２の半導体チップ
２３…コントローラチップ
３０…導電性クリップ
６０…モールド材
１５１…第１チップ搭載領域
１５２…第２チップ搭載領域
３００…スリット
Ｔ１…第１の半導体素子
Ｔ２…第２の半導体素子

Claims (5)

  1. 実装フレームと、
    半導体素子を含み、前記実装フレームに搭載された半導体チップと、
    前記半導体チップを挟んで前記実装フレームの上方に配置された板状の導電性クリップと
    を備え、
    前記導電性クリップを厚さ方向に貫通し、前記半導体素子の動作に応じて前記導電性クリップに流れる主電流の向きと長手方向が平行であるスリットが形成されていることを特徴とする半導体パッケージ。
  2. 複数の前記半導体チップが前記実装フレームと前記導電性クリップの間に配置され、
    前記半導体チップの相互を前記導電性クリップが接続し、前記半導体素子の間で前記導電性クリップに流れる前記主電流の向きと平行に前記スリットの長手方向が設定されている
    ことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記導電性クリップが、前記半導体チップの端部に沿って折れ曲がりながら、前記実装フレームに向かって延伸していることを特徴とする請求項１又は２に記載の半導体パッケージ。
  4. 前記半導体素子が縦型半導体素子であって、
    前記半導体チップの互いに対向する主面に前記半導体素子の第１主電極と第２主電極がそれぞれ配置され、前記半導体チップが前記実装フレームにフリップチップ実装されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体パッケージ。
  5. 前記実装フレームと前記導電性クリップとの間に、前記スリットを充填口として充填されたモールド材が埋め込まれていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体パッケージ。
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