JP2019165197A - 半導体部品のｅｍｃ保護 - Google Patents

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Abstract

【課題】半導体パッケージ内に存在するダイを保護することを有効にすることによって、電磁感受性の問題を解決する。【解決手段】半導体パッケージは、本体１０２と、ボンドパッド１５３，１７３から延伸する複数のリード１５４、１７４を含むリードフレームとを備える。半導体パッケージ本体１０２の投影された外形は、角が丸い長方形を形成する実線を用いて示されている。半導体パッケージは少なくとも１つの半導体ダイを備える。【選択図】図１

Description

本発明は、電磁両立性（ＥＭＣ）に関係付けられる半導体パッケージおよび半導体アセンブリに関する。より詳細には、本発明は、電磁放射に対するＭＥＭＳアセンブリの感受性を低減するための半導体アセンブリに関する。
エミッションとは、何らかの発生源による電磁エネルギーの生成および当該電磁エネルギーの環境への放出を指す。感受性とは、被害者として参照される電気機器が、不要な放射の存在下で誤動作または故障する傾向を指す。結合とは、放射された干渉が被害者に届くメカニズムを指す。
電磁両立性（ＥＭＣ）は、不要なエミッション、および、不要なエミッションを減らすために取ることができる対策を研究する。
ダイ取り付けパドルまたはＤＡＰとしても知られているダイパドルは、ダイが取り付けられ、次にリードフレームに取り付けられるパッケージ化集積回路内の導電性材料の薄い構造である。ダイパドルの導電性材料は金属とすることができる。ダイパドルは、接地などの規定のＤＣ電位に接続することができる。
微小電気機械システム、またはＭＥＭＳは、少なくともいくつかの要素が機械的機能を有する小型の機械的および電気機械的システムとして定義することができる。ＭＥＭＳデバイスは、集積回路を作成するために使用されるツールと同じまたは同様のツールを使用して作成されるため、同じシリコン上にマイクロマシンおよびマイクロエレクトロニクスを作成することができる。
ＭＥＭＳデバイスを備える構造は、物理的特性の非常に小さな変化を迅速かつ正確に検出するために適用することができる。例えば、マイクロ電子ジャイロスコープを適用して、非常に小さな角変位を迅速かつ正確に検出することができ、マイクロ電子加速度計を適用して、加速度を検出することができる。
ＭＥＭＳデバイスは、過酷な環境における物理的特性を検出するために適用され得る。例えば、ＭＥＭＳデバイスは、自動車または飛行機などの車両における加速度または角変位を検出するために使用され得る。環境は機械的に過酷であるだけでなく、様々な電磁放射を導入する傾向があり、電磁放射はＭＥＭＳデバイスの性能に影響を及ぼし得る。
関連技術の説明
半導体部品などの敏感な回路を保護するために様々な方法が使用されている。半導体パッケージは、部品の外側からの放射に対するシールドを形成する金属シートまたはスクリーンで覆うことができる。シールドは効果的なシールドのために接地電位に電気的に接続することができる。
特許文献１は、リフローはんだ付け工程中にプリント回路基板の接地に接続することができる露出パドルを開示している。露出パドルはパッケージ本体の下からのエミッションからダイを保護することもできるが、半導体ダイはパッケージ本体の上からのエミッションからは保護されないままである。
特許文献２は、半導体パッケージのパッケージ本体の上に適用されるシールドを開示している。
上記の解決策の問題は、シールドを配置することは追加の部品を必要とし、また組み立て工程において追加のステップも必要とすることである。
米国特許第６６１１０４８号明細書 米国特許第７９６０８１８号明細書
組み立て工程が簡略化されても半導体パッケージ内に存在するダイを保護することを有効にすることによって、電磁感受性の問題を解決するように、半導体パッケージおよび半導体アセンブリを提供することが目的である。
本発明の目的は、請求項１の特徴部分に記載の半導体アセンブリによって達成される。
本発明の好ましい実施形態が、従属請求項に開示されている。
本発明は、半導体デバイスを上方からの放射から保護するための半導体パッケージ内部の第１の接地面、および、半導体デバイスを下方からの放射から保護するための、半導体パッケージの下のプリント回路基板（ＰＣＢ）上に配置された第２の接地面を形成する、接地されたダイ取り付けパドルの組み合わせを導入することによって、ＰＣＢ上に設置された半導体パッケージ内に配置された半導体デバイスの電磁両立性を改善するという着想に基づく。半導体デバイスの半導体ダイは、半導体パッケージの内側に存在するもの、および、半導体パッケージの外側のＰＣＢ上に存在するものの、２つの接地面の間に挟まれる。２つの接地面は、半導体パッケージの少なくとも１つのリードを通じて電気的に結合されている。
第１の態様によれば、プリント回路基板の表面上に設置された半導体パッケージを備える半導体アセンブリが提供される。
半導体パッケージは、非導電性本体と、少なくとも１つの半導体ダイと、導電性ダイ取り付けパドルと、導電性リードとして、本体の外面を通って延伸する少なくとも２つのボンドパッドを備えるリードフレームであって、リードは下にあるプリント回路に取り付けられるように構成されている、リードフレームとを備える。少なくとも１つのダイおよびダイ取り付けパドルは本体のボリューム内に配置されている。
半導体パッケージが設置されているプリント回路基板の面とは反対側の、少なくとも１つの半導体ダイの側面に配置されている、ダイ取り付けパドルの本質的に平坦な部分。本質的に平坦な部分は、ダイ取り付けパドルの平面を形成し、そして本質的に平坦な部分の面積は、ダイ取り付けパドルの平面上の少なくとも１つの半導体ダイの正投影の組み合わされた面積よりも大きい。
ダイ取り付けパドルの本質的に平坦な部分は、少なくとも２つのボンドパッドを介してリードフレームの少なくとも２つの第１のリードに結合されている。少なくとも２つの第１のリードは、ダイ取り付けパドルの本質的に平坦な部分が少なくとも１つの半導体ダイの上の半導体パッケージ内部に第１の接地面を形成するように接地電位に結合されるように構成される。
プリント回路基板は、リードをプリント回路基板に電気的および機械的に接合するように構成された複数のピンパッドと、少なくとも２つの第１のリードに電気的に結合された第２の接地面とを備える。第２の接地面は、半導体パッケージに向かって存在するプリント回路板の面上に配置され、当該面はダイ取付けパドルの面と同一平面上にある。第２の接地面の第１の部分は、半導体パッケージの本体の下に配置されている。
第２の態様によれば、第２の接地面の第１の部分の面積は、本質的に平坦なプリント回路基板上の半導体パッケージ本体の正投影の面積の少なくとも大部分を覆う。
第３の態様によれば、第２の接地面の第１の部分の形状は、本質的に平坦なプリント回路基板上の半導体パッケージの本体の正投影の形状と本質的に類似している。
第４の態様によれば、第２の接地面の第１の部分は、半導体パッケージの少なくとも１つの側面上で半導体パッケージの本体の投影によって覆われる領域の外側に延伸し、少なくとも１つの側面はリードを有しない。
第５の態様によれば、第２の接地面は、少なくとも２つの第１のリードを第２の接地面に結合するための少なくとも２つのピンパッドを提供するように構成された少なくとも２つの拡張部をさらに備える。
第６の態様によれば、少なくとも１つの半導体ダイは少なくとも１つのＭＥＭＳダイを備える。
本発明は、アセンブリがＥＭＣのための別個の接地キャップ構造を必要としないという利点を有する。組み立て工程は、半導体パッケージ内に存在する敏感な半導体デバイスの電磁両立性を損なうことなく、接地キャップ構造を組み立てる工程から単純化される。必要なレベルのＥＭＣは、標準的なはんだ付け方法を使用してＰＣＢ上の適切に設計された半導体パッケージ内に存在する半導体デバイスを単に設置することによって達成される。
以下において、添付の図面を参照しながら、好ましい実施形態に関連して、本発明をより詳細に説明する。
ＰＣＢ上に配置された半導体パッケージの図である。 ｙｚ平面に沿った、ＰＣＢ２００上に設置された半導体パッケージの断面図である。 ｙｚ平面に沿った、ＰＣＢ２００上に設置された半導体パッケージの断面図である。 ｙｚ平面に沿った、ＰＣＢ２００上に設置された半導体パッケージの断面図である。 ＰＣＢの上面に配置された金属パターンを示す図である。 ＰＣＢの上面に配置された金属パターンを示す図である。 部品パッケージの三次元図をさらに示す図である。
本願では、ｘｙ平面は本質的に平坦なＰＣＢの平面によって画定することができ、ｘｙ平面に直交するｚ軸はｘｙ平面を縦走する。本発明においては、このｘｙ平面をＰＣＢの平面として参照することができる。ダイ取り付けパドルの本質的に平坦な部分は、ＰＣＢの平面と同一平面上にある別の平面を画定することができる。本発明においては、ダイ取り付けパドルの本質的に平坦な部分によって画定されるこの平面を、ダイ取り付け平面の平面として参照することができる。基準面としては、上記のいずれの面を用いてもよい。
水平という用語は、ｘｙ平面に沿った、またはｘｙ平面と同一平面上にある平面に沿った任意の方向を指し、垂直という用語は、ｚ軸と同一直線上の軸に沿った、ｘｙ平面と直交する方向を指す。上、上部、上方などの用語は、正のｚ軸に沿った方向を指し、一方、下部、下、下方などの用語は、負のｚ軸に沿った方向を指す。例えば、部品パッケージは、ＰＣＢに接合されるべきリードがＰＣＢに向かって下に向いているものとして参照され得るように、ＰＣＢの上面に設置されると仮定される。
「並置された」という用語は、基準面から異なる高さに存在してもよい２つの物理的対象物の相対位置を指し、対象物または基準面に対する対象物の投影が少なくとも部分的に重なり合うことを定義する。好ましくは、並置されたという用語は、第１の物体の面積および基準面に対する第２の物体の投影の面積の大部分が重なる状況を指す。
図１は、ＰＣＢ上に配置された半導体パッケージの上面図を示す。言い換えれば、図１は、ｘｙ平面における半導体パッケージ装置の投影を示す。半導体パッケージは、本体１０２と、ボンドパッド１５３、１７３から延伸する複数のリード１５４、１７４を含むリードフレームとを備える。半導体パッケージ本体１０２の投影された外形は、角が丸い長方形を形成する実線を用いて示されている。半導体パッケージは少なくとも１つの半導体ダイを備える。この典型的なパッケージは、第１の半導体ダイ１００および第２の半導体ダイ１１０を備える。第１の半導体ダイ（１００）と第２の半導体ダイ（１１０）との間および第１の半導体ダイと少なくともいくつかのボンドパッド１７３との間の電気接続は、この典型的な一実施形態ではボンドワイヤ１０１によって提供される。しかし、半導体ダイ間および半導体ダイとリードフレームとの間の電気的接続は、その作業に適した任意の既知の技術を使用して実施されてもよい。
第１の半導体ダイ（１００）および第２の半導体ダイ（１１０）は、接着手段（図示せず）を用いてダイ取り付けパドルに取り付けられる。ダイ取り付けパドルは、好ましくは薄い金属シートから作成される。ダイ取り付けパドルは、半導体を取り付けるように構成された本質的に平坦な部分１５０を備える。本質的に平坦な部分は、好ましくは均一かつモノリシックである。この例では、本質的に平坦な部分は、角が丸い四角形／長方形として形成されている。ダイ取り付けパドルは、拡張部１５１、１５５をさらに備えることができる。拡張部はタイバーと呼ばれる場合もある。第１の拡張部１５１のうちの少なくとも１つは、第１のボンドパッド１５３に電気的に結合することができる。拡張部１５１、１５５は、必要に応じて、半導体パッケージ本体内に嵌合する、ダイ取り付けパドルおよび取り付けられた半導体ダイからの機械的形態を確立するために屈曲されてもよい。当業者には知られているように、拡張部１５１、１５５は、半導体パッケージの組み立て工程中にリードフレームの外側部分とダイ取り付けパドルの平坦な部分１５０との間の機械的結合として機能する。リードフレームの外側部分は製造工程中に最終的に切り落とされるが、拡張部１５１、１５５はダイ取り付けパドルの平坦な部分１５０と結合して半導体パッケージの内側に残る。第１の拡張部１５１と第１のボンドパッド１５３との間の電気的結合は、任意の既知の電気的接続手段によって提供することができる。典型的な一実施形態では、結合は、ダイ取り付けパドルおよび第１のボンドパッド１５３を形成するのと同じ金属シートから形成された結合金属部分１５２によって実施され、構造全体が単一の金属シートからパターニングされることを可能にする。ダイ取り付けパドルの平坦な部分１５０および第１の拡張部１５１、結合金属部分１５２および第１のボンドパッド１５３を備える結合されてパターン化された単一の金属シートを与えられたそのような結合は、単純に製造することができ、機械的に頑丈な低抵抗金属結合を提供する。パターニングは、金属シート、特に拡張部１５１、１５３の三次元的な屈曲も含み得る。開示された実施形態では、第１の拡張部１５１は、半導体パッケージがＰＣＢ上に設置されるときに、ダイパドルの平坦な部分１５０によって画定される平面からパッケージの底部に向かって、言い換えれば下にあるＰＣＢに向かって（負のｚ軸に向かって）下に屈曲される。したがって、半導体ダイ１００、１１０は平坦な部分１５０の下に配置される。構造の変形例では、第１の拡張部１５１と第１のボンドパッド１５３との間の電気的結合は、ダイ取り付けパドルおよび第１のボンドパッド１５３と同じ金属シートによって形成された結合金属部分１５２よりも高い抵抗を有するように提供され得る。
代替的な実施形態では、ダイ取り付けパドルの平坦な部分１５０には拡張部がない。拡張部が存在するか否かとは無関係に、結合コネクタ構造の一部として第１の拡張部１５１を使用せずに、第１のボンドパッド１５３を平坦な部分１５０と直接結合することもできる。結合は、ダイ取り付けパドルの本質的に平坦な部分１５０と第１のボンドパッド１５３との間に配置された結合金属部分によって実施することができる。
図１は、設置された半導体パッケージの方を向いているＰＣＢの面上に配置された金属パターンの外形をさらに示している。このパターンは、部品パッケージのリード１５４、１７４をＰＣＢとはんだ付けするように構成されたピンパッド１６２、１７２を備える。パターンは、ＥＭＣを促進する接地面１６０をさらに備える。 ＰＣＢ上のこのパターンは後でさらに詳細に説明される。
図２ａ〜図２ｃは、ｙｚ平面に沿った、ＰＣＢ２００上に設置された半導体パッケージの断面を示す。図２ａはさらなる詳細を含み、一方、図２ｂは、明瞭にするために、例えばボンドワイヤ１０１を省略した同じ断面の簡略図である。図２ｃは、パッケージ本体１０２の上面上に露出パドルを有する半導体パッケージを概略的に示す。図２ｂおよび図２ｃは原寸に比例せず、特定の部分は明瞭にするために誇張されている。
部品本体は、ＰＣＢ２００の表面に設置される。リード１５４、１７４は、ＰＣＢ２００の上面上にパターン化されたピンパッド１６２、１７２に取り付けられるように構成されている。また、第２の接地面１６０も上面上にパターン化されている。
部品本体は、本質的に平坦な部分１５１と拡張部１５１、１５５と備えるダイ取り付けパドルを備える。この視点は、この実施形態では拡張部１５１、１５５が屈曲されていることを示している。拡張部を屈曲させる必要性は、少なくとも半導体パッケージのタイプおよびサイズ、半導体ダイ１００、１１０の垂直寸法、ならびにボンドワイヤ１０１のために必要なスペースに依存する。ダイ取り付けパドルの平坦な部分１５０全体が、本体１０２のボリューム内に配置されることが好ましい。いくつかの実施形態では、平坦な部分１５０は、図２ａおよび図２ｂの実施形態に示すように、その全体を本体内に封止することができる。いくつかの実施形態では、図２ｃに示すように、ダイ取り付けパドルの平坦な部分１５０の上面は、上面またはパッケージ本体１０２において露出することもできる。半導体ダイ１００、１１０は、ダイ取り付けパドルの本質的に平坦な部分１５０に取り付けられる。ダイ取り付けパドルの少なくとも１つの第１の拡張部１５１は、第１のボンドパッド１５３に結合されている。この例では、結合金属部分１５２が拡張部１５１をそれぞれの第１のボンドパッド１５３と結合する。低抵抗電気接続を提供することに加えて、結合金属部分１５２は、ダイ取り付けパドルと第１のボンドパッドとの間に強固な機械的結合を提供する。半導体ダイ１００、１１０を機械的に組み立てるための強固な平面を提供することに加えて、ダイ取り付けパドルの本質的に平坦な部分１５０はまた、半導体ダイ１００、１１０を部品本体の上方から受ける電磁放射から保護するように構成される。ダイ取り付けパドル、特にダイ取り付けパドルの本質的に平坦な部分１５０は、半導体ダイ１００、１１０の上方に第１の接地面を形成する。
ダイ取り付けパドルと電気的に結合された少なくとも１つの第１のリード１５４は、はんだ付けによって第１のピンパッド１６２に接合されるように構成される。第２のリード１７４は、ピンパッド１７２に接合されたときに半導体チップとＰＣＢとの間に電気的接続を提供するように構成される。ボンドワイヤ１０１は、ピンパッド１７２を半導体ダイ１００、１１０のうちの１つのチップパッドに接続する。第１のピンパッド１６２は、半導体部品本体１０２の下に配置された第２の接地面１６０に結合されている。接地電位に取り付けられた第２の接地面１６０は、部品本体の下方から受ける電磁放射から半導体ダイ１００、１１０を保護するように構成される。例えば、部品本体の下方からの電磁放射は、下にあるＰＣＢ（図示せず）に埋め込まれた信号線によって引き起こされる可能性がある。少なくとも１つのリード１５４は、ボンドパッド１５３、結合金属部分１５２、およびダイ取り付けパドル構造（１５１、１５２）全体を第２の接地面１６０と同じ接地電位に結合する。
図２ｂでは、接地電位に結合された主要部分は網掛けで示されている。これらは、本質的に平坦な部分１５０および拡張部１５１、１５５を含むダイ取り付けパドルと、結合金属部分１５２と、第１のボンドパッド（複数可）１５３および第１のリード１５４を含むリードフレームと、第２の接地面１６０および第１のピンパッド１６２とを含む。
接地キャップ構造を有するアセンブリと比較すると、当業者は接地されたダイ取り付けパドルと下にある第２の接地面１６０とを備えるアセンブリは、半導体ダイ１００、１１０を完全には取り囲んでおらず、むしろ半導体ダイは、接地面の側面（複数可）にある少なくとも２つの異なる点からともに結合されている２つの本質的に同一平面上にある接地面の間に挟まれているということに気付く。しかしながら、本発明者らは、多くの用途において、電磁放射からの十分な保護を達成するために、ダイをファラデーケージ型構造内に完全に取り囲む必要はないことを見出した。しかしながら、本発明は、パッケージの４つの側面上にリードを有する半導体パッケージにおいて実施することもできる。このような場合、半導体ダイ１００、１１０がダイアタッチパッドの平坦な部分１５０、第２の接地面１６０および複数の結合金属部分１５２ならびに２つの接地面の間の第１のリード１５４によって形成されるファラデーケージ内に実効的に封止されるように、半導体パッケージの各側面上の第１のリード１５４の量を増やすことが可能である。
２つの相互接続された同一平面上の接地面を有する構造は、特定の周波数の電磁信号がそれらの面の間で共振することを可能にし得る。実効的に、この構造は、ＲＬＣ回路、言い換えれば、抵抗器（Ｒ）、インダクタ（Ｌ）およびキャパシタ（Ｃ）からなる回路として特徴付けることができる。この物理現象はＲＬＣ共振と呼ばれる場合があり、その共振周波数はＲＬＣ共振周波数と呼ばれる場合がある。２つの平面間の結合の電気的特性、特に抵抗およびインダクタンスは、このＲＬＣ共振周波数に影響を与える。ダイ取り付けパドル−リード結合の抵抗がより高いと回路内の損失が増加し、したがって、共振の強度が低下する。他方、図１に示されているような、ダイ取り付けパドル、リードフレームの接地ボンドパッド１５３、およびそれらの相互接続が単一のパターン化された金属シートによって形成されている低抵抗構造は、当面の用途に十分な電気的特性を有する機械的に堅牢な解決策を提供することができる。
第２の接地面１６０と第１の接地面を形成する接地されたダイ取り付けパドルとの間の結合の量および位置は、ＲＬＣ共振周波数に影響を与える。本発明者らは、２つの接地面をただ１つの点で結合することにより、構造が、調整が困難であり、保護することになっている接地面間の回路に有害であり得る強いＬＲＣ共振周波数を有するようになることに気付いた。少なくとも２つの異なる位置において接地面を結合することは、１つの位置だけで結合することと比較してＲＬＣ共振周波数を増加させる。したがって、２つの接地面間に２つ以上の接地接続を使用することによって、ＥＭＣ保護レベルとＬＲＣ共振の周波数の両方を調整することが有効になる。
可能性のあるエミッションの周波数が予測可能である環境では、単に２つの接地面間の結合点の量による、可能なＲＬＣ共振周波数の調整が、半導体ダイをエミッションから効果的に保護するための十分な手段を提供し得る。３つ以上の結合点が使用されてもよく、結合点は、構造のＲＣＬ共振周波数が通常の使用環境では起こりそうにないようなものであることを確実にし、所望のレベルのＥＭＣ保護、言い換えれば、構造体の外部の信号の望ましくない結合からの所望の保護レベルを達成するように、自由に選択することができる。
図３ａおよび図３ｂは、半導体パッケージの意図された配置に向かって位置整合されている、ＰＣＢの上面上に配置された金属パターンを示す。第２の接地面１６０は第１のピンパッド１６２に結合されている。この例では、他の様態では本質的に四角形の第２の接地面１６０からの拡張部として配置されている２つの第１のピンパッド１６２が設けられている。この典型的な一実施形態では、２つの第１のピンパッド１６２は、第２の接地面１６０の２つの隣接する角から延伸する。しかしながら、部品パッケージのリードに対応する任意の位置に任意の数の第１のピンパッド１６２を設けることができる。さらなるピンパッド１７２は、部品パッケージの内側の半導体チップへの電気的接続を提供する脚部に結合されるように構成される。当業者によって理解されるように、ピンパッド１６２、１７２は、好ましくはＰＣＢ上でさらに電気的に結合される。
本体１０２、ひいては本体内のダイ取り付けパドルの本質的に平坦な部分１５０は、第２の接地面１６０と並置される。第２の接地面１６０の面積は、好ましくは、ＰＣＢの平面上の半導体パッケージの本体１０２の正投影によって覆われる面積の大部分を覆う。第２の接地面１６０の形状は半導体パッケージの形状に従うことができる。すなわち、典型的な本質的に四角形の本体１０２の下の第２の接地面１６０もまた、本質的に四角形であることができる。これに関連して、本体１０２の形状および面積は、部品パッケージをその上で組み立てることができる、下にある本質的に平坦なＰＣＢと実質的に同一平面上にある平面上の本体１０２の外形の正投影の形状および面積を参照する。第２の接地面１６０の面積はさらに、本体１０２の面積よりも大きくてもよい。例えば、第２の接地面１６０は、本体内のリードがない側面上で本体の領域の外側に延伸することができる。ＰＣＢの平面上の第２の接地面１６０の寸法は、ピンパッド１７２に必要とされる最小距離「ｄ」によって制限され得る。最小距離は、例えば、部品パッケージタイプ、ＰＣＢタイプ、およびＰＣＢ上で部品を組み立てるのに使用されるはんだ付け工程に依存し得る。最小距離は、リードとピンパッドとの間の電気的接続が信頼可能であり、はんだ付け工程中にピンパッド１７２と接地面との間に望ましくない短絡が生じないことを保証するように設定される。パッケージ本体の両側面上に配置されたピンを有する四角形半導体パッケージでは、第２の接地面１６０は、ＰＣＢに接合されるべきリード１５４、１７４が存在しない１つまたは２つの側面上の意図するパッケージ本体位置の外側に延在する。そのような拡張された第２の接地面１６０の一例が図３ｂに示されている。
図４は、本発明の一実施形態による部品パッケージの三次元図をさらに示す。第１の半導体ダイ１００および第２の半導体ダイ１１０は、ダイ取り付けパドルの本質的に平坦な部分１５０に取り付けられる。ダイ取り付けパドルの本質的に平坦な部分１５０は、半導体ダイの上方の位置に垂直に（ｚ軸に沿って）配置され、言い換えれば、ダイ取り付けパドルは、ＰＣＢ上にリードを取り付けるように構成された部品パッケージの側面とは反対の、半導体ダイの側面に配置される。部品パッケージ本体１０２の内部の電気信号は、ボンドワイヤ１０１を通じて結合することができる。ダイ取り付けパドルの拡張部１５１は屈曲されてもよい。この実施形態では、金属部分１５２を２つの第１のボンドパッド１５３にそれぞれ結合することによって、２つの拡張部１５１が第１のリード１５４に結合されている。第１のボンドパッド１５３は、複数のリード１５４、１７４を備えるリードフレームの一部である。信号保持リードおよび半導体ダイ１００、１１０への電気的接続を提供するリードは、第２のボンドパッド１７３に結合される。半導体ダイ１００、１１０およびダイ取り付けパドルは完全にパッケージ本体材料内に封止されている。また、ボンドパッド１５３、１７３はパッケージ本体のボリューム内に配置され、一方、リードフレームのリード１５４、１７４はボンドパッド１５３、１７３から本体１０２の外側まで延伸し、パッケージ本体１０２の内側に配置された部品のための電気接続を提供する。
典型的な一実施形態では、半導体デバイスはＭＥＭＳデバイスである。ＭＥＭＳデバイスは、ＭＥＭＳダイと、ＭＥＭＳダイのアナログ信号をデジタル処理し、デジタル信号を外部回路に伝達するように構成された信号処理ＡＳＩＣとを備えることができる。本発明は、ＭＥＭＳデバイスに関して特に有益である。ＭＥＭＳダイによって提供される信号は、ＭＥＭＳダイの可動部分の動きを表す比較的弱いアナログ検出信号を含み得る。ＭＥＭＳダイによって提供されるアナログ検出信号は、ボンドワイヤを介して半導体パッケージの内部で信号処理ＡＳＩＣダイに搬送することができる。ボンドワイヤの長さは、半導体ダイのレイアウトおよび部品パッケージ内の半導体ダイの配置に応じて変わり得る。ボンドワイヤが長いほど、ボンドワイヤは一般的に望ましくない結合に対してより敏感になる。しかしながら、アナログ検出信号は高い正確度で検出および分析される必要がある。望ましくは信号とこれらの敏感なアナログ検出信号との任意の結合は、信号処理ＡＳＩＣが実際の検出される信号と、部品パッケージの外部からの可能性のある結合信号または干渉とを区別することができないため、ＭＥＭＳデバイスによって得られる検出の正確度の著しい劣化をもたらす。したがって、本発明の解決策は、敏感なアナログ検出信号を外部電磁干渉から保護することを可能にし、したがってＭＥＭＳデバイスによって達成される角変位および／または加速度の検出の正確度の向上を促進する。
しかしながら、この解決策は電磁両立性が要求される環境内の任意の半導体デバイスに適用することができるが、１つが部品本体内部の接地されたダイ取り付けパドルによって形成され、１つが下にあるＰＣＢの表面にある、２つの相互接続された接地面を備える、単純化されたアセンブリによって、十分な程度のＥＭＣを達成することができる。
技術の進歩とともに、本発明の基本的な着想を様々な方法で実施することができることが、当業者には明らかである。それゆえ、本発明およびその実施形態は上述の例には限定されず、特許請求項の範囲内で様々に変化してもよい。

Claims (7)

  1. プリント回路基板の表面上に設置された半導体パッケージを備える半導体アセンブリであって、前記半導体パッケージは、
    非導電性本体と、
    前記本体のボリューム内に配置されている少なくとも１つの半導体ダイと、
    前記本体のボリューム内に配置されている導電性ダイ取り付けパドルと、
    導電性リードとして、前記本体の外面を通って延伸する少なくとも２つのボンドパッドを備えるリードフレームであって、前記リードは下にあるプリント回路に取り付けられるように構成されている、リードフレームと
    を備え、
    前記ダイ取り付けパドルの本質的に平坦な部分は、前記半導体パッケージが設置されている前記プリント回路基板の平面とは反対側の、前記少なくとも１つの半導体ダイの側面に配置されており、前記本質的に平坦な部分は、前記ダイ取り付けパドルの平面を形成し、前記本質的に平坦な部分の面積は、前記ダイ取り付けパドルの前記平面上の前記少なくとも１つの半導体ダイの正投影の組み合わされた面積よりも大きく、前記ダイ取り付けパドルの前記本質的に平坦な部分は、少なくとも２つのボンドパッドを介して前記リードフレームの少なくとも２つの第１のリードに結合されており、前記少なくとも２つの第１のリードは、前記ダイ取り付けパドルの前記本質的に平坦な部分が前記少なくとも１つの半導体ダイの上の前記半導体パッケージ内部に第１の接地面を形成するように接地電位に結合されるように構成されており、
    前記プリント回路基板は、
    前記リードを前記プリント回路基板に電気的および機械的に接合するように構成された複数のピンパッドと、
    前記少なくとも２つの第１のリードに電気的に結合された第２の接地面と
    を備え、前記第２の接地面は、前記半導体パッケージに向かって存在する前記プリント回路板の面上に配置され、前記第２の接地面は前記ダイ取り付けパドルの前記平面と同一平面上にあり、前記第２の接地面の第１の部分は、前記半導体パッケージの前記本体の下に配置されている、半導体アセンブリ。
  2. 前記第２の接地面の前記第１の部分の面積は、前記本質的に平坦なプリント回路基板上の前記半導体パッケージ本体の正投影の面積の少なくとも大部分を覆う、請求項１に記載の半導体アセンブリ。
  3. 前記第２の接地面の前記第１の部分の形状は、前記本質的に平坦なプリント回路基板上の前記半導体パッケージの前記本体の正投影の形状と本質的に類似している、請求項１から２のいずれか一項に記載の半導体アセンブリ。
  4. 前記第２の接地面の前記第１の部分は、前記半導体パッケージの少なくとも１つの側面上で前記半導体パッケージの前記本体の投影によって覆われる領域の外側に延伸し、前記少なくとも１つの側面はリードを有しない、請求項１から２のいずれか一項に記載の半導体アセンブリ。
  5. 前記第２の接地面は、前記少なくとも２つの第１のリードを前記第２の接地面に結合するための少なくとも２つのピンパッドを提供するように構成された少なくとも２つの拡張部をさらに備える、請求項１から４のいずれか一項に記載の半導体アセンブリ。
  6. 前記少なくとも１つの半導体ダイが少なくとも１つのＭＥＭＳダイを含む、請求項１から５のいずれか一項に記載の半導体アセンブリ。
  7. 請求項１から６のいずれか一項に記載の半導体アセンブリに組み立てられるように構成されている、半導体パッケージ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022061947A (ja) * 2020-10-07 2022-04-19 株式会社村田製作所 成形チップパッケージ内の機械的支持

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3575262B1 (en) * 2018-05-22 2021-04-14 Murata Manufacturing Co., Ltd. Reducing crosstalk in a mixed-signal multi-chip mems device package
US11817374B2 (en) * 2021-04-14 2023-11-14 Texas Instruments Incorporated Electronic device with exposed tie bar
CN114783883B (zh) * 2022-06-21 2022-08-23 威海市泓淋电力技术股份有限公司 一种功率封装结构及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5294826A (en) * 1993-04-16 1994-03-15 Northern Telecom Limited Integrated circuit package and assembly thereof for thermal and EMI management
DE19635071C1 (de) * 1996-08-30 1997-08-28 Telefunken Microelectron Anordnung zur Abschirmung einer mikroelektronischen Schaltung eines integrierten Schaltkreises
JP3278363B2 (ja) * 1996-11-18 2002-04-30 三菱電機株式会社 半導体加速度センサ
JP2003084008A (ja) * 2001-09-10 2003-03-19 Mitsubishi Electric Corp 半導体デバイス

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022061947A (ja) * 2020-10-07 2022-04-19 株式会社村田製作所 成形チップパッケージ内の機械的支持
JP7259899B2 (ja) 2020-10-07 2023-04-18 株式会社村田製作所 成形チップパッケージ内の機械的支持

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