JP2019146384A - 電源装置及び電源装置の制御方法 - Google Patents

Abstract

【課題】損失の偏りを防止することができる電源装置及び電源装置の制御方法を提供する。【解決手段】電源装置１００の制御部５０は、第３のスイッチング素子ＦＥＴ１３の連続する複数回のオフ期間において、第１のスイッチング素子ＦＥＴ１１が第２のスイッチング素子ＦＥＴ１２よりも先にオン又は第１のスイッチング素子ＦＥＴ１１だけがオンになる期間と、第２のスイッチング素子ＦＥＴ１２が第１のスイッチング素子ＦＥＴ１１よりも先にオン又は第２のスイッチング素子ＦＥＴ１２だけがオンになる期間とを設けるべく各スイッチング素子のオン／オフを制御する。【選択図】図１

Description

本発明は、電源装置及び電源装置の制御方法に関する。

直流電圧を変換するＤＣ／ＤＣコンバータが産業用機器及び車載装置に用いられている。ＤＣ／ＤＣコンバータには、アクティブクランプ回路を備える絶縁型のＤＣ／ＤＣコンバータ（アクティブクランプ型のＤＣ／ＤＣコンバータ）がある。

アクティブクランプ型のＤＣ／ＤＣコンバータは、トランスの一次巻線と主スイッチング素子との直列回路が直流電源に接続され、一次巻線の両端にキャパシタと補助スイッチング素子とからなるアクティブクランプ回路が接続されている。二次巻線には、順方向の整流素子と逆方向の整流素子が接続されている。主スイッチング素子と補助スイッチング素子とを交互にオン／オフすることによって、トランスの磁化エネルギー及び漏れエネルギーをアクティブクランプ回路のキャパシタを介して循環させ、電源変換効率を向上させることができる（特許文献１参照）。

また、従来のアクティブクランプ型のＤＣ／ＤＣコンバータでは、主スイッチング素子がオンのときにトランスを介して一次側から二次側に電力伝送が行われるので、主スイッチング素子に損失が集中する。そこで、損失を分散させるために主スイッチング素子を複数並列に接続することが考えられる。

特開２００９−２９０９３２号公報

しかし、主スイッチング素子を複数（例えば、２個）並列に接続して両方の主スイッチング素子をオンさせる場合、部品の特性のバラツキ（例えば、ゲート閾値電圧のバラツキ）により、常に一方の主スイッチング素子だけが先にオンし、オン時の電流によるターンオン損失が一方の主トランジスタに偏るという問題がある。

本発明は、斯かる事情に鑑みてなされたものであり、損失の偏りを防止することができる電源装置及び電源装置の制御方法を提供することを目的とする。

本発明の実施の形態に係る電源装置は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記第１のスイッチング素子に並列に接続された第２のスイッチング素子と、該第２のスイッチング素子に並列に接続された第２のキャパシタと、前記一次巻線に並列に接続された第３のスイッチング素子及び第３のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子、前記第２のスイッチング素子及び前記第３のスイッチング素子のオン／オフを制御する制御部とを備える電源装置であって、前記制御部は、前記第３のスイッチング素子の連続する複数回のオフ期間において、前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオン又は前記第１のスイッチング素子だけがオンになる期間と、前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオン又は前記第２のスイッチング素子だけがオンになる期間とを設けるべく各スイッチング素子のオン／オフを制御する。

本発明の実施の形態に係る電源装置の制御方法は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記第１のスイッチング素子に並列に接続された第２のスイッチング素子と、該第２のスイッチング素子に並列に接続された第２のキャパシタと、前記一次巻線に並列に接続された第３のスイッチング素子及び第３のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子、前記第２のスイッチング素子及び前記第３のスイッチング素子のオン／オフを制御する制御部とを備える電源装置の制御方法であって、前記制御部は、前記第３のスイッチング素子の連続する複数回のオフ期間において、前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオン又は前記第１のスイッチング素子だけがオンになる期間と、前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオン又は前記第２のスイッチング素子だけがオンになる期間とを設けるべく各スイッチング素子のオン／オフを制御する。

本発明によれば、損失の偏りを防止することができる。

本実施の形態の電源装置の回路構成の一例を示す説明図である。 各ＦＥＴのオン・オフ状態の一例を示すタイムチャートである。 本実施の形態の電源装置の期間Ｄ１での動作状態Ｄ１の一例を示す説明図である。 本実施の形態の電源装置の期間Ｄ２での動作状態Ｄ２の一例を示す説明図である。 本実施の形態の電源装置の期間Ｄ３での動作状態Ｄ３の一例を示す説明図である。 本実施の形態の電源装置の期間Ｄ４での動作状態Ｄ４の一例を示す説明図である。 並列接続されたＦＥＴのターンオン損失の一例を示す模式図である。 本実施の形態の電源装置による制御方法の第１例を示す説明図である。 本実施の形態の電源装置による制御方法の第２例を示す説明図である。 本実施の形態の電源装置による制御方法の第３例を示す説明図である。 本実施の形態の電源装置による制御方法の第４例を示す説明図である。 本実施の形態の電源装置による制御方法の第５例を示す説明図である。 本実施の形態の電源装置の制御方法の処理手順の一例を示すフローチャートである。 本実施の形態の電源装置の制御方法の処理手順の一例を示すフローチャートである。

［本願発明の実施形態の説明］
本実施の形態に係る電源装置は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記第１のスイッチング素子に並列に接続された第２のスイッチング素子と、該第２のスイッチング素子に並列に接続された第２のキャパシタと、前記一次巻線に並列に接続された第３のスイッチング素子及び第３のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子、前記第２のスイッチング素子及び前記第３のスイッチング素子のオン／オフを制御する制御部とを備える電源装置であって、前記制御部は、前記第３のスイッチング素子の連続する複数回のオフ期間において、前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオン又は前記第１のスイッチング素子だけがオンになる期間と、前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオン又は前記第２のスイッチング素子だけがオンになる期間とを設けるべく各スイッチング素子のオン／オフを制御する。

本実施の形態に係る電源装置の制御方法は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記第１のスイッチング素子に並列に接続された第２のスイッチング素子と、該第２のスイッチング素子に並列に接続された第２のキャパシタと、前記一次巻線に並列に接続された第３のスイッチング素子及び第３のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子、前記第２のスイッチング素子及び前記第３のスイッチング素子のオン／オフを制御する制御部とを備える電源装置の制御方法であって、前記制御部は、前記第３のスイッチング素子の連続する複数回のオフ期間において、前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオン又は前記第１のスイッチング素子だけがオンになる期間と、前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオン又は前記第２のスイッチング素子だけがオンになる期間とを設けるべく各スイッチング素子のオン／オフを制御する。

制御部は、第３のスイッチング素子の連続する複数回のオフ期間において、第１のスイッチング素子が第２のスイッチング素子よりも先にオン又は第１のスイッチング素子だけがオンになる期間（一方の期間と称する）と、第２のスイッチング素子が第１のスイッチング素子よりも先にオン又は第２のスイッチング素子だけがオンになる期間（他方の期間と称する）とを設けるべく各スイッチング素子のオン／オフを制御する。

すなわち、第３のスイッチング素子の連続する複数回のオフ期間（一方の期間及び他方の期間を含む）において、一方の期間では、並列接続された第１のスイッチング素子及び第２のスイッチング素子のうち第１のスイッチング素子だけがターンオン損失を受けるようにし、他方の期間では、第２のスイッチング素子だけがターンオン損失を受けるようにすることができ、第１のスイッチング素子及び第２のスイッチング素子の一方だけにターンオン損失が偏ることを防止することができる。

本実施の形態に係る電源装置において、前記制御部は、前記第３のスイッチング素子の一のオフ期間において、前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオンすべく制御し、前記第３のスイッチング素子の前記一のオフ期間の次のオフ期間において、前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオンすべく制御する。

制御部は、第３のスイッチング素子の一のオフ期間において、第１のスイッチング素子が第２のスイッチング素子よりも先にオンすべく制御する。制御部は、第３のスイッチング素子の当該一のオフ期間の次のオフ期間において、第２のスイッチング素子が第１のスイッチング素子よりも先にオンすべく制御する。

これにより、第３のスイッチング素子のオフ期間の都度、第１のスイッチング素子と第２のスイッチング素子とが、順番に入れ替わって先にオンするので、第１のスイッチング素子及び第２のスイッチング素子の一方だけにターンオン損失が偏ることを防止することができる。

本実施の形態に係る電源装置において、前記制御部は、前記第１のスイッチング素子のオン期間と前記第２のスイッチング素子のオン期間とを等しくする。

制御部は、第１のスイッチング素子のオン期間と第２のスイッチング素子のオン期間とを等しくする。第１のスイッチング素子及び第２のスイッチング素子のオン期間をＴとし、第１のスイッチング素子が第２のスイッチング素子よりもΔＴだけ先にオンする場合、第１のスイッチング素子が第２のスイッチング素子よりもΔＴだけ先にオフする。また、第２のスイッチング素子が第１のスイッチング素子よりもΔＴだけ先にオンする場合、第２のスイッチング素子が第１のスイッチング素子よりもΔＴだけ先にオフする。これにより、第１のスイッチング素子及び第２のスイッチング素子のオン期間Ｔを変更することなく、ターンオン損失が偏ることを防止することができる。

本実施の形態に係る電源装置において、前記制御部は、前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオンすべく制御する場合、前記第２のスイッチング素子のオン期間を前記第１のスイッチング素子のオン期間より短くし、前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオンすべく制御する場合、前記第１のスイッチング素子のオン期間を前記第２のスイッチング素子のオン期間より短くする。

制御部は、第１のスイッチング素子が第２のスイッチング素子よりも先にオンすべく制御する場合、第２のスイッチング素子のオン期間を第１のスイッチング素子のオン期間より短くする。制御部は、第２のスイッチング素子が第１のスイッチング素子よりも先にオンすべく制御する場合、第１のスイッチング素子のオン期間を第２のスイッチング素子のオン期間より短くする。

第１のスイッチング素子のオン期間をＴとし、第１のスイッチング素子を第２のスイッチング素子よりもΔＴだけ先にオンする場合、第２のスイッチング素子のオン期間をＴ−ΔＴとする。また、第２のスイッチング素子のオン期間をＴとし、第２のスイッチング素子を第１のスイッチング素子よりもΔＴだけ先にオンする場合、第１のスイッチング素子のオン期間をＴ−ΔＴとする。これにより、第１のスイッチング素子及び第２のスイッチング素子を同時にオフさせつつ、ターンオン損失が偏ることを防止することができる。

本実施の形態に係る電源装置において、前記制御部は、前記第３のスイッチング素子のオフ期間が１回又は複数回連続する第１期間において、前記第１のスイッチング素子及び前記第２のスイッチング素子のうち前記第１のスイッチング素子だけをオンすべく制御し、前記第１期間の次に前記第３のスイッチング素子のオフ期間が１回又は複数回連続する第２期間において、前記第２のスイッチング素子だけをオンすべく制御する。

制御部は、第３のスイッチング素子のオフ期間が１回又は複数回連続する第１期間において、第１のスイッチング素子及び第２のスイッチング素子のうち第１のスイッチング素子だけをオンすべく制御する。制御部は、第１期間の次に第３のスイッチング素子のオフ期間が１回又は複数回連続する第２期間において、第２のスイッチング素子だけをオンすべく制御する。

これにより、第１期間では、並列接続された第１のスイッチング素子及び第２のスイッチング素子のうち第１のスイッチング素子だけがターンオン損失を受けるようにし、第２期間では、第２のスイッチング素子だけがターンオン損失を受けるようにすることができ、第１のスイッチング素子及び第２のスイッチング素子の一方だけにターンオン損失が偏ることを防止することができる。

本実施の形態に係る電源装置において、前記制御部は、前記第１期間と前記第２期間が異なるように制御する。

制御部は、第１期間と第２期間が異なるように制御する。例えば、第１期間は、第３のスイッチング素子のオフ期間が１回の期間とし、第２期間は、第３のスイッチング素子のオフ期間が２回連続する期間とする。この場合、第１期間と第２期間との合計期間では、第１のスイッチング素子だけがオンする期間が１回であるのに対し、第２のスイッチング素子だけがオンする期間を２回とすることができる。例えば、第１のスイッチング素子の方が第２のスイッチング素子よりも高温で使用されるような環境下であって損失の影響を受けやすい場合、環境差を考慮して両方のスイッチング素子の損失を均衡化することができる。

［本願発明の実施形態の詳細］
以下、本発明の実施の形態を図面に基づいて説明する。図１は本実施の形態の電源装置１００の回路構成の第１例を示す説明図である。本実施の形態の電源装置１００は、入力側の端子Ａ及びＢ、出力側の端子Ｃ及びＤを備え、入力側の端子Ａ及びＢには、直流電源（不図示）が接続され、出力側の端子Ｃ及びＤには負荷が接続される。電源装置１００は、例えば、降圧変換装置である。

電源装置１００は、トランス３０、第１のスイッチング素子としてのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下、「ＦＥＴ」と称する）１１、第１のキャパシタとしてのキャパシタ２１、第２のスイッチング素子としてのＦＥＴ１２、第２のキャパシタとしてのキャパシタ２２、第３のスイッチング素子としてのＦＥＴ１３、第３のキャパシタとしてのキャパシタ２３、第１の整流素子としてのダイオード４１、第２の整流素子としてのダイオード４２、キャパシタ２４、インダクタ６１（出力側のチョークコイル）、及びＦＥＴ１１、ＦＥＴ１２及びＦＥＴ１３のオン／オフを制御する制御部５０などを備える。ＦＥＴ１１、ＦＥＴ１２及びＦＥＴ１３は、それぞれボディダイオードを有する。

端子Ａには、トランス３０の１次巻線３１の一端が接続されている。１次巻線３１の他端には、ＦＥＴ１１及びＦＥＴ１２のドレインが接続されている。ＦＥＴ１１及びＦＥＴ１２のソースは、端子Ｂに接続されている。ＦＥＴ１１のドレイン・ソース間には、キャパシタ２１（共振用のキャパシタ）が接続されている。ＦＥＴ１２のドレイン・ソース間には、キャパシタ２２（共振用のキャパシタ）が接続されている。

１次巻線３１の両端には、ＦＥＴ１３とキャパシタ２３との直列回路が接続されている。ＦＥＴ１３とキャパシタ２３との直列回路は、アクティブクランプ回路を構成する。

図１の例では、１次巻線３１の一端にキャパシタ２３の一端が接続され、キャパシタ２３の他端にはＦＥＴ１３のドレインが接続されている。ＦＥＴ１３のソースは、１次巻線３１の他端に接続されている。

トランス３０の２次巻線３２の一端にはダイオード４１のカソードが接続され、ダイオード４１のアノードは端子Ｄ（接地レベル）に接続されている。２次巻線３２の他端には、ダイオード４２のカソード及びインダクタ６１の一端が接続されている。ダイオード４２のアノードは、ダイオード４１のアノードに接続されている。なお、図１の例では、ダイオード４１、ダイオード４２それぞれのアノード同士が接続された構成となっているが、これに限定されるものではなく、ダイオード４１、ダイオード４２それぞれのカソード同士が接続された構成にしてもよい。

インダクタ６１の他端は端子Ｃに接続されている。端子Ｃ及びＤ間にはキャパシタ２４が接続されている。制御部５０は、ＦＥＴ１１、ＦＥＴ１２及びＦＥＴ１３のゲートへゲート電圧を出力する。

次に、本実施の形態の電源装置１００の動作について説明する。

図２は各ＦＥＴ１１、１２、１３のオン・オフ状態の一例を示すタイムチャートである。図２に示すように、ＦＥＴ１３がオフ状態のときに、ＦＥＴ１１及びＦＥＴ１２がオン状態となる。ＦＥＴ１１及びＦＥＴ１２のオン期間をＤ１と表す。ＦＥＴ１１及びＦＥＴ１２がオンからオフになると、全てのＦＥＴがオフとなる期間がある。この期間をＤ２と表す。次に、ＦＥＴ１１及びＦＥＴ１２はオフ状態のときに、ＦＥＴ１３がオンとなる期間があり、この期間をＤ３と表す。ＦＥＴ１３がオンからオフになると、全てのＦＥＴがオフとなる期間がある。この期間をＤ４と表す。次に、各期間Ｄ１からＤ４における動作について説明する。なお、以下では、ＦＥＴ１１及びＦＥＴ１２の特性のバラツキがないものと仮定し、ＦＥＴ１１及びＦＥＴ１２は同時にオンするとともに、同時にオフするものとする。以下では、便宜上、ＦＥＴ１１のみ図示して説明する。

図３は本実施の形態の電源装置１００の期間Ｄ１での動作状態Ｄ１の一例を示す説明図である。以下では、期間と動作状態を同じ符号を用いて説明する。動作状態Ｄ１では、制御部５０は、ＦＥＴ１１をオンにし、ＦＥＴ１３をオフにする。期間Ｄ１では、トランス３０の励磁電流が増加し、トランス３０を励磁する。トランス３０の１次巻線には、入力側の電源電圧が印加され、１次巻線の電圧は正となる。２次巻線の電圧も正となり、ダイオード４１が導通して出力側へ所定の電圧、電流が出力される。トランス３０の励磁電流は増加する。図中、符号Ｌｍはトランス３０の励磁インダクタンスを表し、Ｌｓは漏れインダクタンスを表す。なお、便宜上、図において、１次巻線及び２次巻線の下端に対して上端の電位が高い場合を正の電圧とする。

図４は本実施の形態の電源装置１００の期間Ｄ２での動作状態Ｄ２の一例を示す説明図である。動作状態Ｄ２では、制御部５０は、ＦＥＴ１１をオフにし、ＦＥＴ１３はオフのままである。ＦＥＴ１１をオフにすることにより、キャパシタＣｓ（２１）が充電される。なお、キャパシタ２１が共振用のキャパシタであることを表すため、キャパシタ２１をキャパシタＣｓとも称する。キャパシタＣｓの充電に伴ってトランス３０（１次巻線及び２次巻線）の電圧は減少する。そして、トランス３０の電圧が減少し、負になると、ダイオード４１は逆バイアスとなり、非導通となる。ダイオード４１に流れていた負荷電流はダイオード４２を介して流れるようになる。

図５は本実施の形態の電源装置１００の期間Ｄ３での動作状態Ｄ３の一例を示す説明図である。動作状態Ｄ３では、キャパシタＣｓが所定電圧まで充電されると、ＦＥＴ１３のボディダイオードが順バイアスとなり、キャパシタＣｓを流れていた励磁電流は、ＦＥＴ１３のボディダイオードを介して流れる。このとき、制御部５０は、ＦＥＴ１３をオンにする。ＦＥＴ１３がオンになると、トランス３０には、キャパシタ２３の電圧が逆方向（負の電圧の方向）に印加され、トランス３０の励磁電流は減少し、トランス３０の励磁をリセットする状態に移行する。そして、トランス３０の励磁電流が逆転し（負になる、電流方向が逆になる）、キャパシタ２３に蓄えられたエネルギーが放出され、トランス３０の漏れインダクタンスＬｓにエネルギーが蓄積される。

図６は本実施の形態の電源装置１００の期間Ｄ４での動作状態Ｄ４の一例を示す説明図である。動作状態Ｄ４では、制御部５０は、ＦＥＴ１３をオフにし、ＦＥＴ１１はオフのままである。動作状態Ｄ４では、トランス３０（より具体的には、漏れインダクタンスＬｓと励磁インダクタンスＬｍとの和）及び共振用のキャパシタＣｓによる共振が発生する。キャパシタＣｓの電荷が放電され、キャパシタＣｓの電圧が入力電圧以下になると、ダイオード４１が順バイアスとなり、ダイオード４１に電流が流れる。負荷電流Ｉｌは、ダイオード４２、インダクタ６１（出力側のチョークコイルとも称する）、負荷の閉ループを流れる。負荷電流Ｉｌは、例えば、インダクタ６１のインダクタンスを比較的大きくすることにより、一定の値となる。その後、ＦＥＴ１１をオンすることにより、前述の期間Ｄ１での動作状態Ｄ１を繰り返す。

図７は並列接続されたＦＥＴ１１及びＦＥＴ１２のターンオン損失の一例を示す模式図である。図７では、便宜上、ＦＥＴ１１及びＦＥＴ１２のみを図示している。一般的には、ＦＥＴ１１及びＦＥＴ１２には特性のバラツキがある。例えば、ＦＥＴ１１のゲート閾値電圧がＦＥＴ１２よりも小さい（低い）とする。ＦＥＴ１１及びＦＥＴ１２のゲートに同時にゲート信号が入力された場合、ＦＥＴ１１のゲート閾値電圧がＦＥＴ１２よりも小さい（低い）ので、ＦＥＴ１２がＦＥＴ１１よりも常に先にオンする。このため、ＦＥＴ１２には、ターンオン時の電流（オフ状態のＦＥＴ１２の寄生容量に蓄えられた電荷による電流だけでなく、オフ状態のＦＥＴ１１の寄生容量に蓄えられた電荷による電流も加わった電流）がオンの都度流れることになり、ＦＥＴ１１に比べて、ＦＥＴ１２のターンオン損失が大きくなる。すなわち、ターンオン損失が偏り、ＦＥＴ１２のターンオン損失が大きくなる。また、一般的にＦＥＴなどのデバイスのゲート閾値電圧は高温になるほど低下する傾向にあるので、一旦損失の偏りが発生すると、さらに偏りを増加させることになる。以下では、本実施の形態の電源装置１００によりターンオン損失の偏りを防止する方法について説明する。

制御部５０は、ＦＥＴ１３の連続する複数回のオフ期間において、ＦＥＴ１１がＦＥＴ１２よりも先にオン又はＦＥＴ１１だけがオンになる期間（一方の期間と称する）と、ＦＥＴ１２がＦＥＴ１１よりも先にオン又はＦＥＴ１２だけがオンになる期間（他方の期間と称する）とを設けるべく各ＦＥＴ１１、１２、１３のオン／オフを制御する。

すなわち、ＦＥＴ１３の連続する複数回のオフ期間（一方の期間及び他方の期間を含む）において、一方の期間では、並列接続されたＦＥＴ１１及びＦＥＴ１２のうちＦＥＴ１１だけがターンオン損失を受けるようにし、他方の期間では、ＦＥＴ１２だけがターンオン損失を受けるようにすることができ、ＦＥＴ１１及びＦＥＴ１２の一方だけにターンオン損失が偏ることを防止することができる。仮に、ゲート閾値電圧のバラツキがあっても、ターンオンタイミングのずれが発生しなくなるので、損失の偏りが発生しない。

以下、具体的に説明する。

図８は本実施の形態の電源装置１００による制御方法の第１例を示す説明図である。制御部５０は、ＦＥＴ１３の一のオフ期間において、ＦＥＴ１１がＦＥＴ１２よりも先にオンすべく制御する。制御部５０は、ＦＥＴ１３の当該一のオフ期間の次のオフ期間において、ＦＥＴ１２がＦＥＴ１１よりも先にオンすべく制御する。

これにより、ＦＥＴ１３のオフ期間の都度、ＦＥＴ１１とＦＥＴ１２とが、順番に入れ替わって先にオンするので、ＦＥＴ１１及びＦＥＴ１２の一方だけにターンオン損失が偏ることを防止することができる。

また、制御部５０は、ＦＥＴ１１のオン期間とＦＥＴ１２のオン期間とを等しくすることができる。図８に示すように、ＦＥＴ１１及びＦＥＴ１２のオン期間をＴとし、ＦＥＴ１１がＦＥＴ１２よりもΔＴだけ先にオンする場合、ＦＥＴ１１及びＦＥＴ１２のオン期間がＴで等しいので、ＦＥＴ１１がＦＥＴ１２よりもΔＴだけ先にオフすることになる。

同様に、ＦＥＴ１２がＦＥＴ１１よりもΔＴだけ先にオンする場合、ＦＥＴ１２がＦＥＴ１１よりもΔＴだけ先にオフする。これにより、ＦＥＴ１１及びＦＥＴ１２のオン期間Ｔを変更することなく、ターンオン損失が偏ることを防止することができる。

図９は本実施の形態の電源装置１００による制御方法の第２例を示す説明図である。制御部５０は、ＦＥＴ１３の一のオフ期間において、ＦＥＴ１１がＦＥＴ１２よりも先にオンすべく制御する。制御部５０は、ＦＥＴ１３の当該一のオフ期間の次のオフ期間において、ＦＥＴ１２がＦＥＴ１１よりも先にオンすべく制御する。

これにより、ＦＥＴ１３のオフ期間の都度、ＦＥＴ１１とＦＥＴ１２とが、順番に入れ替わって先にオンするので、ＦＥＴ１１及びＦＥＴ１２の一方だけにターンオン損失が偏ることを防止することができる。

制御部５０は、ＦＥＴ１１がＦＥＴ１２よりも先にオンすべく制御する場合、ＦＥＴ１２のオン期間をＦＥＴ１１のオン期間より短くすることができる。また、制御部５０は、ＦＥＴ１２がＦＥＴ１１よりも先にオンすべく制御する場合、ＦＥＴ１１のオン期間をＦＥＴ１２のオン期間より短くすることができる。

図９に示すように、ＦＥＴ１１のオン期間をＴとし、ＦＥＴ１１をＦＥＴ１２よりもΔＴだけ先にオンする場合、ＦＥＴ１２のオン期間を（Ｔ−ΔＴ）とすることができる。また、ＦＥＴ１２のオン期間をＴとし、ＦＥＴ１２をＦＥＴ１１よりもΔＴだけ先にオンする場合、ＦＥＴ１１のオン期間を（Ｔ−ΔＴ）とすることができる。これにより、ＦＥＴ１１及びＦＥＴ１２を同時にオフさせつつ、ターンオン損失が偏ることを防止することができる。

図１０は本実施の形態の電源装置１００による制御方法の第３例を示す説明図である。制御部５０は、ＦＥＴ１３のオフ期間が１回である第１期間において、ＦＥＴ１１及びＦＥＴ１２のうちＦＥＴ１１だけをオンすべく制御する。制御部５０は、第１期間の次のＦＥＴ１３のオフ期間が１回である第２期間において、ＦＥＴ１２だけをオンすべく制御する。

これにより、第１期間では、並列接続されたＦＥＴ１１及びＦＥＴ１２のうちＦＥＴ１１だけがターンオン損失を受けるようにし、第２期間では、ＦＥＴ１２だけがターンオン損失を受けるようにすることができ、ＦＥＴ１１及びＦＥＴ１２の一方だけにターンオン損失が偏ることを防止することができる。

また、図１０の例では、ＦＥＴ１１又はＦＥＴ１２のスイッチング周波数に対して、二次側のチョークコイル６１に流れる電流に現れるリップルの周波数を２倍にすることができるので、ＦＥＴ１１及びＦＥＴ１２のスイッチング損失を増加させることなくチョークコイル６１の周波数を上げることができ、チョークコイル６１を小型化することができる。

図１１は本実施の形態の電源装置１００による制御方法の第４例を示す説明図である。制御部５０は、ＦＥＴ１３のオフ期間が複数回（図１１の例では２回）連続する第１期間において、ＦＥＴ１１及びＦＥＴ１２のうちＦＥＴ１１だけをオンすべく制御する。制御部５０は、第１期間の次にＦＥＴ１３のオフ期間が複数回（図１１の例では２回）連続する第２期間において、ＦＥＴ１２だけをオンすべく制御する。

これにより、第１期間では、並列接続されたＦＥＴ１１及びＦＥＴ１２のうちＦＥＴ１１だけがターンオン損失を受けるようにし、第２期間では、ＦＥＴ１２だけがターンオン損失を受けるようにすることができ、ＦＥＴ１１及びＦＥＴ１２の一方だけにターンオン損失が偏ることを防止することができる。

図１２は本実施の形態の電源装置１００による制御方法の第５例を示す説明図である。制御部５０は、第１期間と第２期間が異なるように制御することができる。例えば、図１２に示すように、第１期間は、ＦＥＴ１３のオフ期間が１回の期間とし、第２期間は、ＦＥＴ１３のオフ期間が２回連続する期間とすることができる。この場合、第１期間と第２期間との合計期間では、ＦＥＴ１１だけがオンする期間が１回であるのに対し、ＦＥＴ１２だけがオンする期間を２回とすることができる。例えば、ＦＥＴ１１の方がＦＥＴ１２よりも高温で使用されるような環境下であって損失の影響を受けやすい場合、ＦＥＴ１１だけがオンする回数をＦＥＴ１２よりも少なくすることにより、環境差を考慮して両方のＦＥＴ１１、１２の損失を均衡化することができる。

図１３及び図１４は本実施の形態の電源装置１００の制御方法の処理手順の一例を示すフローチャートである。制御部５０は、ＦＥＴ１１をオンし（Ｓ１１）、ＦＥＴ１１のオン時点から所定時間経過後にＦＥＴ１２をオンする（Ｓ１２）。制御部５０は、ＦＥＴ１１及びＦＥＴ１２がオフしたか否かを判定し（Ｓ１３）、ＦＥＴ１１及びＦＥＴ１２がオフしていない場合（Ｓ１３でＮＯ）、ステップＳ１３の処理を続ける。なお、制御部５０は、自らがＦＥＴ１１、ＦＥＴ１２のオン・オフを制御するので、ＦＥＴ１１及びＦＥＴ１２がオフしたか否かを判定することができる。

ＦＥＴ１１及びＦＥＴ１２がオフした場合（Ｓ１３でＹＥＳ）、制御部５０は、ＦＥＴ１３をオンし（Ｓ１４）、ＦＥＴ１３のオン期間が経過すると、ＦＥＴ１３をオフする（Ｓ１５）。

制御部５０は、ＦＥＴ１２をオンし（Ｓ１６）、ＦＥＴ１２のオン時点から所定時間経過後にＦＥＴ１１をオンする（Ｓ１７）。制御部５０は、ＦＥＴ１１及びＦＥＴ１２がオフしたか否かを判定し（Ｓ１８）、ＦＥＴ１１及びＦＥＴ１２がオフしていない場合（Ｓ１８でＮＯ）、ステップＳ１８の処理を続ける。

ＦＥＴ１１及びＦＥＴ１２がオフした場合（Ｓ１８でＹＥＳ）、制御部５０は、ＦＥＴ１３をオンし（Ｓ１９）、ＦＥＴ１３のオン期間が経過すると、ＦＥＴ１３をオフする（Ｓ２０）。制御部５０は、処理を終了するか否かを判定し（Ｓ２１）、処理を終了しない場合（Ｓ２１でＮＯ）、ステップＳ１１以降の処理を続け、処理を終了する場合（Ｓ２１でＹＥＳ）、処理を終了する。

本実施の形態の電源装置１００の制御方法は、制御部５０を、例えば、ＣＰＵ（プロセッサ）、ＲＡＭ（メモリ）などで構成し、図１３及び図１４に示すような、各処理の手順を定めたコンピュータプログラムをＲＡＭ（メモリ）にロードし、コンピュータプログラムをＣＰＵ（プロセッサ）で実行することにより、コンピュータ上で電源装置１００の制御方法を実現することができる。

ターンオン損失はＦＥＴの寄生容量に蓄えられた電荷がＦＥＴで消費されることにより発生するため、回路の電圧が高いほどターンオン損失が大きくなる。そのため、電気自動車やハイブリッドカーに搭載される、モータ駆動用の高圧バッテリから低圧の鉛電池に電圧変換する車載コンバータに本実施の形態の電源装置１００を適用することができる。

上述の実施の形態のような絶縁ＤＣ／ＤＣ変換を実現する回路の他の例としては、例えば、フルブリッジ回路を用いることができる。フルブリッジ回路では、４個のＦＥＴ（デバイス）にターンオン損失が発生するが、本実施の形態を適用することができる。

スイッチング素子はＭＯＳＦＥＴに限定されるものではなく、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのデバイスであってもよい。本実施の形態のように、スイッチング素子が、ＭＯＳＦＥＴの場合には、ドレイン・ソース間には等価的に内蔵されたボディダイオードが存在する。また、スイッチング素子として、バイポーラトランジスタを用いる場合には、トランジスタのコレクタ・エミッタ間にダイオードを逆並列に接続すればよい。

以上に開示された実施の形態及び実施例は、全ての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態及び実施例ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての修正や変形を含むものと意図される。

１１、１２、１３ ＦＥＴ
２１、２２、２３、２４ キャパシタ
３０ トランス
３１ １次巻線
３２ ２次巻線
４１、４２ ダイオード
５０ 制御部
６１ インダクタ

Claims (7)

1. トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記第１のスイッチング素子に並列に接続された第２のスイッチング素子と、該第２のスイッチング素子に並列に接続された第２のキャパシタと、前記一次巻線に並列に接続された第３のスイッチング素子及び第３のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子、前記第２のスイッチング素子及び前記第３のスイッチング素子のオン／オフを制御する制御部とを備える電源装置であって、
   前記制御部は、
   前記第３のスイッチング素子の連続する複数回のオフ期間において、前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオン又は前記第１のスイッチング素子だけがオンになる期間と、前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオン又は前記第２のスイッチング素子だけがオンになる期間とを設けるべく各スイッチング素子のオン／オフを制御する電源装置。
2. 前記制御部は、
   前記第３のスイッチング素子の一のオフ期間において、前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオンすべく制御し、
   前記第３のスイッチング素子の前記一のオフ期間の次のオフ期間において、前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオンすべく制御する請求項１に記載の電源装置。
3. 前記制御部は、
   前記第１のスイッチング素子のオン期間と前記第２のスイッチング素子のオン期間とを等しくする請求項２に記載の電源装置。
4. 前記制御部は、
   前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオンすべく制御する場合、前記第２のスイッチング素子のオン期間を前記第１のスイッチング素子のオン期間より短くし、
   前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオンすべく制御する場合、前記第１のスイッチング素子のオン期間を前記第２のスイッチング素子のオン期間より短くする請求項２に記載の電源装置。
5. 前記制御部は、
   前記第３のスイッチング素子のオフ期間が１回又は複数回連続する第１期間において、前記第１のスイッチング素子及び前記第２のスイッチング素子のうち前記第１のスイッチング素子だけをオンすべく制御し、
   前記第１期間の次に前記第３のスイッチング素子のオフ期間が１回又は複数回連続する第２期間において、前記第２のスイッチング素子だけをオンすべく制御する請求項１に記載の電源装置。
6. 前記制御部は、
   前記第１期間と前記第２期間が異なるように制御する請求項５に記載の電源装置。
7. トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記第１のスイッチング素子に並列に接続された第２のスイッチング素子と、該第２のスイッチング素子に並列に接続された第２のキャパシタと、前記一次巻線に並列に接続された第３のスイッチング素子及び第３のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子、前記第２のスイッチング素子及び前記第３のスイッチング素子のオン／オフを制御する制御部とを備える電源装置の制御方法であって、
   前記制御部は、
   前記第３のスイッチング素子の連続する複数回のオフ期間において、前記第１のスイッチング素子が前記第２のスイッチング素子よりも先にオン又は前記第１のスイッチング素子だけがオンになる期間と、前記第２のスイッチング素子が前記第１のスイッチング素子よりも先にオン又は前記第２のスイッチング素子だけがオンになる期間とを設けるべく各スイッチング素子のオン／オフを制御する電源装置の制御方法。

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