JP2019115078A - 光電変換素子、画像読取装置及び画像形成装置 - Google Patents

Abstract

【課題】光の入射に使用される光学系を限定することなく、各画素が受光する光量のムラを低減する。【解決手段】画素毎に光電変換してアナログ画像信号を出力する直線上に配列された複数の受光素子と、配線層に形成され、受光素子、又は受光素子の周辺回路に用いる信号線、電源及びグランドの少なくともいずれかとして使用可能にされた配線と、を有し、受光素子は、直線上に位置する配線に挟まれて開口する開口部を通った光が受光面に対して垂直に入射された場合に、開口部を挟んで直線上に位置する配線それぞれによって遮光される第１遮光領域及び第２遮光領域を備えるように形成されている。【選択図】図９

Description

本発明は、光電変換素子、画像読取装置及び画像形成装置に関する。

スキャナに使用される光電変換素子は、従来ＣＣＤが使われていたが、近年の高速化の要求により、ＣＭＯＳリニアイメージセンサ（ＣＭＯＳセンサ）が注目されている。ＣＭＯＳセンサは、入射光をフォトダイオード（ＰＤ）によって光電変換する点はＣＣＤと同じである。しかし、ＣＭＯＳセンサは、画素付近で電荷−電圧変換を行って後段に出力する点がＣＣＤとは異なる。また、ＣＭＯＳセンサは、ＣＭＯＳプロセスが使用されることからＡＤＣ（Analog Digital Converter）等の回路を内蔵することが可能であり、高速性の面でＣＣＤより有利となる。

しかし、ＣＭＯＳリニアイメージセンサでは、ＰＤの電荷をＦＤ（Floating Diffusion）に転送する転送トランジスタ、ＦＤをリセットするリセットトランジスタ、及び後段に信号を出力する増幅トランジスタ（ソースフォロワ）などの複数の回路を例えば画素内に構成する必要がある。

そのため、ＣＭＯＳリニアイメージセンサは、画素内に各回路の駆動信号、及び電源・ＧＮＤなどの複数の配線が多層に配置されており、これら多層配線によって画素の開口（光を入射可能な領域）が制限されてしまう。特に、ＣＭＯＳリニアイメージセンサの画素の開口は、光の入射角に影響を与えるため、画素位置毎に光の入射角が異なるスキャナでは、光量のムラ（シェーディング）の原因となり、主走査方向にＳ／Ｎのムラを発生させることがあるという問題があった。

上記の問題に対して、例えば特許文献１には、各撮像エリアの周辺部において、マイクロレンズと開口部の位置が、対応する光電変換領域よりも各撮像エリアの中心方向にずれた配置となっている固体撮像装置が開示されている。

しかしながら、画素毎に開口位置を変える構成では、光の入射角に応じて開口位置が固定化されるため、光の入射に使用される光学系が限定されてしまうという問題があった。

本発明は、上記に鑑みてなされたものであって、光の入射に使用される光学系を限定することなく、各画素が受光する光量のムラを低減することができる光電変換素子、画像読取装置及び画像形成装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、画素毎に光電変換してアナログ画像信号を出力し、受光する光の色ごとに一方向に配列された複数の受光素子と、配線層に形成され、前記受光素子、又は前記受光素子の周辺回路に用いる信号線、電源及びグランドの少なくともいずれかとして使用可能にされた配線と、を備え、前記受光素子は、受光面を有し、前記光電変換素子に垂直に入射された光は、入射角を変更することなく前記直線上に位置する前記配線に挟まれて開口する開口部を通って前記受光面に入射され、前記光が前記開口部を挟んで前記直線上に位置する前記配線それぞれにより遮光されることによって形成される第１遮光領域及び第２遮光領域を前記受光面上に有する。

本発明によれば、光の入射に使用される光学系を限定することなく、各画素が受光する光量のムラを低減することができるという効果を奏する。

図１は、画像読取装置の縮小光学系の概要を示す図である。 図２は、光電変換素子の画素構成の概要を例示する図である。 図３は、光の入射角による感度の低下を示す光電変換素子の第１の主走査方向の概略断面図である。 図４は、主走査方向に配列された画素の位置、及び画素に対する光の入射角に応じて変化する光の実効感度を示すグラフである。 図５は、配線に挟まれて開口する開口部の構成例を対比させて示す光電変換素子の主走査方向の概略断面図である。 図６は、図５（ｂ）に示した構成における主走査方向の画素の位置に対する光の実効感度を示すグラフである。 図７は、図５（ｂ）に示した構成におけるＰＤに対する開口部及びＰＤの受光範囲を示す図である。 図８は、主走査方向に配列された画素の位置、及び画素に対する光の入射角に応じて変化する光の実効感度をレンズの種類に応じて示すグラフである。 図９は、実施形態にかかる光電変換素子の主走査方向の概略断面図である。 図１０は、主走査方向に配列された画素の位置、及び画素に対する光の入射角に応じて変化する光の実効感度をレンズの種類に応じて示すグラフである。 図１１は、実施形態にかかる光電変換素子の変形例の主走査方向の概略断面図である。 図１２は、主走査方向に配列された画素の位置、及び画素に対する光の入射角に対応する光の実効感度を示すグラフである。 図１３は、受光する光の色毎にシェーディングに差が生じることを防止した光電変換素子の構成の概要を示す図である。 図１４は、画素からの読出配線と、読出配線におけるクロストークを抑制する第１の構成例を示す図である。 図１５は、画素からの読出配線と、読出配線におけるクロストークを抑制する第２の構成例を示す図である。 図１６は、画素からの読出配線と、読出配線におけるクロストークを抑制する第３の構成例を示す図である。 図１７は、光電変換素子の全体構成を例示する図である。 図１８は、光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。

まず、本発明をするに至った背景について説明する。図１は、画像読取装置の縮小光学系の概要を示す図である。画像読取装置の縮小光学系は、原稿からの反射光を集光レンズ１０によってＣＭＯＳリニアイメージセンサ（光電変換素子）１１上に縮小して結像する。

図１に示した縮小光学系では、原稿の主走査方向中央部からと、原稿の端部からの反射光が光電変換素子１１に入射される様子が示されている。ここで、実線は主光線を示し、点線は左・右光線である。

原稿主走査方向中央部からの反射光（主光線）は、レンズ１０を介し、光電変換素子１１の受光面に対して略垂直に入射される。原稿端部からの反射光は、予め定められた角度θをもって光電変換素子１１の受光面に対して入射される。レンズ１０の焦点距離等によって決められる画角が大きいほど、入射角θは大きくなる。また、入射角θは、原稿主走査方向中央部付近では小さいが、中央部から離れていくに従って大きくなる。

これを光電変換素子１１側から見ると、主走査方向中央部付近からの反射光が入射される画素では光の入射角θが略０である。入射角θは、光電変換素子１１の中央から離れるにしたがって徐々に大きくなり、光電変換素子１１の端部の画素で最も大きくなる。

このように、縮小光学系に用いられる光電変換素子１１は、予め定められた角度がついた光が入射される。ただし、光電変換素子１１は、縮小光学系の構成が変われば、同じ画素に対する光の入射角θも変わってくる。なお、図１においては、原稿からの反射光を集光するためにレンズ１０を用いているが、必ずしもレンズである必要はなく曲面ミラーが用いられてもよい。

図２は、ＣＭＯＳリニアイメージセンサ（光電変換素子）の画素構成の概要を例示する図である。画像読取装置に用いられるＣＭＯＳリニアイメージセンサは、入射光をフォトダイオード（ＰＤ）によって光電変換する点がＣＣＤと同じであるが、画素付近で電荷−電圧変換を行って後段に出力する点がＣＣＤとは異なる。

ＣＭＯＳリニアイメージセンサの画素は、入射光を光電変換する受光素子（フォトダイオード：ＰＤ）と、ＰＤで蓄積された電荷（アナログ画像信号）を電圧信号に変換する画素回路（ＰＩＸ＿ＢＬＫ）とを有する。ＰＩＸ＿ＢＬＫには、電荷−電圧変換を行うフローティングディフュージョン（ＦＤ）、ＦＤをリセットするリセットトランジスタ、及びＰＤの電荷をＦＤに転送する転送トランジスタ等が含まれるが、図２では図示していない。

また、各画素はＲＧＢの色毎に一方向に配列され、ＰＩＸ＿ＢＬＫによって電圧に変換された画像信号は、読出線（Ｒ、Ｇ、Ｂ）を介して後段に読み出される。読出線の後段には、図示しないＰＧＡ（Ｐｒｏｇｒａｍａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）や、ＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）等が接続される。

ＣＭＯＳリニアイメージセンサは、画素毎に画素回路を持つ点がＣＣＤとは異なっている。これにより、ＣＭＯＳリニアイメージセンサは、ＰＩＸ＿ＢＬＫから画像信号を読み出すための読出配線や、図２には図示していないＰＩＸ＿ＢＬＫの制御信号（リセット信号、転送信号）や電源、ＧＮＤといった多数の配線が画素の周りに配置されることになる。

特に、ＰＤの周りに配線が多い場合、配線領域を確保するためにＰＤの面積を縮小する必要があるため感度が低下する。よって、ＣＭＯＳリニアイメージセンサでは、配線層を多層構造にして複数の配線層を用いて配線を配置することが一般的である。

図３は、光の入射角による感度の低下を示す光電変換素子（ＣＭＯＳリニアイメージセンサ）の第１の主走査方向の概略断面図である。図３に示すように、光電変換素子は、画素毎にＰＤを有し、各画素を分離するための画素分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ）１２が形成されている。また、光電変換素子は、画素からの信号を読み出す読出配線、電源、ＧＮＤ（グランド）などに使用される配線が例えば２つの配線層（Ｍ１、Ｍ２）に跨って構成されており、配線層の上にはカラーフィルタ（ＣＦ）が配置されている。各層の間は絶縁膜層である。

また、配線は、例えばＳＴＩの上方に形成される。そして、光電変換素子は、配線が存在していない領域（ＰＤを開口させる開口部）を介して光が通ることになる。つまり、画素の開口幅（光をＰＤの受光面に照射可能な幅）は、光の入射方向に対して、配線が存在しない領域と、ＰＤが存在する領域とが重なる領域の幅で決まる。なお、図３においては、配線が存在しない幅と、ＰＤの幅とを同じとしている。

図１に示したように、光電変換素子の中央部の画素に入射される光は、ＰＤの受光面に対して略垂直に入射され、開口幅（Ｗｃ）はＰＤ全域となる（図３（ａ））。一方、光電変換素子の端部の画素へ入射される光は、予め定められた角度がついて入射されることになるため、開口幅（Ｗｅ）は中央部での開口幅（Ｗｃ）に対してＷｄほど減少する（Ｗｃ＞Ｗｅ：図３（ｂ））。

ＰＤの受光面に対して角度が付いた光が入射される場合、図３（ｂ）に示すように、Ｍ１の配線によって入射される光が蹴られてしまう。つまり、配線がＰＤ上に影を作っている。この配線による影響は、配線数（配線層）が多いほど生じやすくなるため、ＣＭＯＳリニアイメージセンサでは特に不利である。

図３に示したように、ＰＤの幅と、ＰＤの上方に設けられた配線が存在しない幅とが同じである場合、光電変換素子の中央部の画素に比べて端部の画素になるほど感度が低減するシェーディング（受光量のばらつき）の問題が発生する。このシェーディングは、Ｓ／Ｎのムラとなって画質劣化を引き起こし、特に画素間の配線数が多いＣＭＯＳリニアイメージセンサでは影響が顕著となる。

なお、ＣＣＤは、一般に画素と画素との間に配線はない（又は少ない）ことから、上述した光の入射角による感度低下の影響がほとんどない。また、ＣＩＳ（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）のような等倍光学系では、原稿から角度がついた光が入射されること自体がそもそもないために問題にはならない。すなわち、上述したシェーディングは、縮小光学系でのＣＭＯＳリニアイメージセンサにおいて特に影響が大きい課題である。具体的には、図２に示したように、ＣＭＯＳリニアイメージセンサではＰＤから出力された信号がＰＩＸ＿ＢＬＫから画素毎に配置された読出配線から出力されることに対し、エリアセンサでは１列に１本読出配線が設けられることが一般的であるためである。つまり、ＣＭＯＳリニアイメージセンサの方がエリアセンサよりもＰＤ間に配置される配線数が多いために影響が大きくなっている。

図４は、主走査方向に配列された画素の位置、及び画素に対する光の入射角に応じて変化する光の実効感度を示すグラフである。図４（ａ）は、主走査方向に配列された画素の位置ごとに、配線によるシェーディングへの影響を示している。図３に示したように、縮小光学系におけるＣＭＯＳリニアイメージセンサでは、画素への光の入射角に応じて、配線によって光が蹴られてしまうため、主走査方向中央部の画素から離れた位置に配置された画素ほど感度が低下する（図４（ａ））。また、任意の主走査方向端部の画素に着目すると、光の入射角に依存して感度低下が大きくなる（図４（ｂ））。

なお、図４は、各画素から見た実効的な感度の分布を表したものであり、配線による光の蹴られがない場合は点線で示すような平坦な理想特性となる。実際には、レンズのｃｏｓ４乗則等による入射光量の減衰があるが、図４は、説明を簡略化するために、配線による光の蹴られ以外の減衰分は除外して記載されている。

図５は、配線に挟まれて開口する開口部の構成例を対比させて示す光電変換素子（ＣＭＯＳリニアイメージセンサ）の主走査方向の概略断面図である。図５（ａ）は、図３（ａ）と同じである。図５（ｂ）は、図３（ｂ）と同様に光電変換素子の端部の画素に対する入射光の様子を示しているが、ＰＤやＳＴＩの位置に対して、Ｍ１、Ｍ２層の配線の位置がそれぞれΔ１、Δ２分シフトしている点が図３（ｂ）と異なる。

図３（ｂ）では、配線によって入射光の蹴られが発生していたが、図５（ｂ）に示した構成では配線によって光が蹴られないように画素毎に開口部の位置がシフトされているためシェーディングが低減されている。なお、図５（ｂ）に示した例では、光電変換素子の端部の画素について示したが、端部以外の画素においても同様であり、配線のシフト量（Δ１、Δ２）が主走査方向の画素位置に応じて画素毎に少しずつ異なるように配置される。

図６は、図５（ｂ）に示した構成における主走査方向の画素の位置に対する光の実効感度を示すグラフである。図５（ｂ）に示した構成では、画素毎に光の蹴られを最小限となるように配線の位置がシフトされているために、シェーディングの影響が低減されている。

図７は、図５（ｂ）に示した構成におけるＰＤに対する開口部及びＰＤの受光範囲を示す図である。図５（ｂ）に示した構成では、光の入射角に予め対応させるように画素毎に配線の位置（すなわち開口部）を最適化するように定めることによってシェーディングを低減している。図７に示すように、例えば図５（ｂ）で用いられていた集光レンズよりも画角が狭い、つまり光の入射角が小さい場合には、配線による蹴られが発生してシェーディングが悪化してしまう。

このように、図５（ｂ）に示した構成では、画素毎にそれぞれ予め定められた入射角に最適化された位置に配線が配置される構成となっているものの、異なる入射角で光が照射された場合には最適な条件とならず、光の蹴られが発生してしまう。したがって、画素毎に開口位置をシフトさせてシェーディングを低減する技術では、ＣＭＯＳリニアイメージセンサによって画角、すなわち使用できる集光レンズが限定されてしまい、汎用性がなくなってしまう。

また、マイクロレンズ（オンチップレンズ）が組み合わされたイメージセンサが図５（ｂ）に示した構成である場合、光の入射角が変えられてしまうと、光の蹴られの影響が大きくなってしまう。すなわち、マイクロレンズによって集光された光が配線によって蹴られると、画素に入射されるべき略全ての光が蹴られることになるので、その影響はシェーディング補正によって補正できる程度にとどまらず、画素抜けと呼ばれる画像を読めない画素を作ることになってしまう。

図８は、主走査方向に配列された画素の位置、及び画素に対する光の入射角に応じて変化する光の実効感度をレンズの種類に応じて示すグラフである。画素毎に変えられた開口位置に最適な画角をもつ集光レンズが図５（ｂ）に示した構成に対して用いられた場合には、シェーディングの影響は低減されるが、最適でない狭い画角を持つ集光レンズ（光入射角は小さくなる）が図５（ｂ）に示した構成に対して用いられた場合には、元来入射角が小さくシェーディングの影響も小さかったはずが、逆にシェーディングを悪化させてしまうことになる（図８（ａ））。

つまり、図８（ｂ）に示された任意の端部の画素における光入射角に対する感度の特性からも分かるように、画素毎に任意の入射角（θ）で最適化されて配線のシフト量が決められている場合、入射角θの所では感度低下が抑えられるものの、それ以外の入射角（θ’）では最適な条件から外れるためにシェーディングを低減するどころか逆に悪化させてしまう。つまり、入射角がθとなる集光レンズ以外は使用できないことになる。このように、配線のシフト量を画素毎に変えられた光電変換素子では、最適化されていない入射角で光が入射されるとシェーディングが悪化してしまうので、使用可能なレンズの範囲が制限されてしまう。

なお、エリアイメージセンサは、カメラ用途が主であり、エリアイメージセンサと集光レンズ間の距離（共役長）は一般に数ｃｍと範囲が狭い。したがって、共役長によって決まる画角は、どの集光レンズが選択されてもその差は小さく、シェーディングへの影響は小さい。しかし、リニアイメージセンサは、スキャナ用途が主であり、様々な光学方式に対応する必要があるため、共役長は十〜数十ｃｍと範囲が広い。したがって、集光レンズによる画角の差が大きく、上述したように集光レンズによってシェーディングが悪化してしまうことはリニアイメージセンサ特有の課題とも言える。

図９は、実施形態にかかる光電変換素子（ＣＭＯＳリニアイメージセンサ）の主走査方向の概略断面図である。上述した図３（ｂ）に示した光電変換素子の構成では、光が蹴られていない側の配線には光路が接していなかった。このことは、配線の端部とＰＤの端部が揃うように形成されていたことによるが、逆に言えば、ＰＤに受光されず配線によって蹴られない光がまだ存在していることを意味する。図９に示した実施形態にかかる光電変換素子は、光電変換素子を上方から見た場合に、配線の下にＰＤの領域が存在するように構成されている。また、ＰＤは、例えば主走査方向の直線上に色毎に配列されている。

図９（ａ）は、光電変換素子の主走査方向の中央部の画素に対する光入射の様子を示している。図９（ａ）に示した構成は、図３（ａ）に示した構成に対して、ＰＤの領域が主走査方向に延びる直線上の両外側にそれぞれ△だけ広くなるように形成され、開口部を形成するＭ１層の配線それぞれの下にＰＤが存在している点が異なる。ここで、Ｍ１層による開口と、Ｍ２層による開口とは変わらないため、図９（ａ）に示した構成の中央部の画素における最終的な開口幅は、図３（ａ）と同じＷｃである。以下、図９（ａ）に示したＰＤの両側に形成された主走査方向の幅が△である２つの遮光領域（及び相当する遮光領域）を、それぞれ第１遮光領域及び第２遮光領域と記すことがある。

図９（ｂ）は、光電変換素子の主走査方向の端部の画素に対する光入射の様子を示している。図９（ｂ）に示した構成では、まず、配線による光の蹴られがＭ２層で発生しており、実質的な開口幅がＷｄだけ減少している点は図３（ｂ）に示した構成と同じである。しかし、図９（ｂ）に示した構成は、図３（ｂ）に示した構成とは異なり、光の蹴られが発生していない側では配線下にＰＤの領域が形成されているため、光の入射に角度がつけられたことによって配線下に進入する光がＰＤに照射されることになる。すなわち、光が蹴られたことによって減少する開口幅（Ｗｄ）がある一方で、図３（ｂ）に示した構成ではＰＤに照射されていなかった光がＰＤに照射されるために増加する開口幅（Ｗｕ）が存在することになる。つまり、最終的な開口幅（Ｗｅ）は、下式１によって示される。

Ｗｅ ＝ Ｗｃ − Ｗｄ ＋ Ｗｕ ・・・（１）
Ｗｅ ： 端部画素での開口幅
Ｗｃ ： 中央部画素での開口幅
Ｗｄ ： 配線での蹴られによって減少する端部画素の開口幅
Ｗｕ ： ＰＤ幅が広げられたことによって増加する端部画素の開口幅

このように、図９（ｂ）に示した構成は、蹴られによる光の減少分をＰＤが広げられて形成されることによる増加分によって改善されるようになり、図３（ｂ）に示した構成での開口幅（＝Ｗｃ−Ｗｄ）よりもＷｕ分だけ受光する光量が増加する。

また、図９（ｃ）には、光の入射角が図９（ｂ）よりも小さい場合が示されているが、この場合の開口幅も同様に上式１によって決められ、蹴られによる光の減少分をＰＤが広げられたことによる増加分で改善される。

ここで、図９（ｂ）に示した構成は、光の蹴られ量と、ＰＤが広げられたことによる増加量は入射角に応じて変化し、入射角が小さくなるにつれて開口幅が増加するような単調傾向をもつ。このことは、図５（ｂ）に示した構成のように、画素毎にある固定の開口方向を持つ構成ではないことによる。すなわち、図７に示したような、光の入射角によって特異的にシェーディングが悪化するようなことがないため、画像読取装置に使用される集光レンズ（画角）の限定が少なくなる。

図１０は、図９に示した光電変換素子の構成において、主走査方向に配列された画素の位置、及び画素に対する光の入射角に応じて変化する光の実効感度をレンズの種類に応じて示すグラフである。図９に示した構成では、集光レンズの画角（光入射角）によらずシェーディングの影響が低減される（図１０（ａ））。これは、図５（ｂ）に示した構成のように、光電変換素子がある固定の開口方向を持つ構成ではないため、任意の端部画素においてある入射角（θ）での感度低下が抑えられている場合、入射角（θ）よりも小さい入射角（θ’）では感度低下がさらに抑えられるためである（図１０（ｂ））。したがって、図９に示した光電変換素子の構成では、図８に示したような使用可能なレンズの範囲が制限されてしまうことが改善されている。

このように、光電変換素子は、直線上に位置する配線に挟まれて開口する開口部を通った光が受光面に対して垂直に入射された場合に、開口部を挟んで直線上に位置する配線それぞれによって遮光される２つの領域（第１遮光領域及び第２遮光領域）を備えるように形成されることにより、受光素子に対する配線による光の蹴られ分を補うことができ、集光レンズ（画角）の違いによるシェーディングを低減することが可能となる。また、図９（ｂ）に示した構成は、全画素一律に同じ構成とされることができるため、図５に示した構成よりも開発コストが抑えられる。

図１１は、実施形態にかかる光電変換素子（ＣＭＯＳリニアイメージセンサ）の変形例の主走査方向の概略断面図である。図９に示した構成では、光の入射角によらずにシェーディング低減の効果が得られるが、シェーディング自体は発生するために必ずしも十分とは言えない。また、図９（ｂ）にも示されたように、シェーディングの原因となる光の蹴られは、より上位の（ＰＤから遠い位置にある）配線ほど寄与が大きい。例えば図９（ｂ）に示された場合では、Ｍ１とＭ２層の配線は主走査方向の位置が同じであるが、光に入射角度がつけられた場合、ＰＤから遠いＭ２層の配線によって光が蹴られ、Ｍ１層の配線は蹴られに全く寄与していない。これは、ＰＤから遠い上位の配線ほど蹴られに大きく影響し、この上位の層での蹴られを低減することがシェーディング低減に重要であることを意味している。

そこで、実施形態にかかる光電変換素子の変形例では、ＰＤからの距離が遠い配線層ほど開口（光を通過させることができる領域）が大きくなるように配線が配置されることによってさらにシェーディングが低減される構成となっている。具体的には、図１１に示した光電変換素子の変形例は、図９に示した光電変換素子と比較すると、Ｍ１、Ｍ２層に２本ずつ配置されていた配線が、Ｍ１に３本、Ｍ２に１本配置されるように変えられている。

図１１に示した光電変換素子は、Ｍ１による開口幅（Ｗｍ１）に対してＭ２による開口幅（Ｗｍ２）が大きくされている。図１１（ａ）では、図９（ａ）に示された場合と同様に、光電変換素子の中央部の画素に対する光の入射の様子を示しているが、ＰＤの受光面に対して垂直に光が入射される場合には受光量は変わらない。

一方、図１１（ｂ）に示された光電変換素子の端部画素に対する光の入射では、図９（ｂ）に示された場合に比べて光の蹴られが低減されている。これはＭ２層での開口が大きくされたことにより、Ｍ２層の配線による光の蹴られがなくなったためであり、図５（ｂ）に示された配線位置のシフトと同等の効果が得られていると考えられる。ただし、図１１に示した光電変換素子は、開口する方向を光が入射される方向に応じて固定せず、開口する方向が広げられている構成であるため、図７に示したような光の入射角が小さい場合であっても光の蹴られが悪化することはない。

また、図１１に示した構成では、Ｍ２層の配線による光の蹴られがなくなり、Ｍ１層の配線によって光が蹴られることになる。このとき、光の入射角がつけられた場合の開口幅（Ｗｅ’）は下式２によって示される。

Ｗｅ’ ＝ Ｗｃ’ − Ｗｄ’ ＋ Ｗｕ’ ・・・（２）
Ｗｅ’ ： 端部画素での開口幅
Ｗｃ’ ： 中央部画素での開口幅
Ｗｄ’ ： 配線での蹴られによって減少する端部画素の開口幅
Ｗｕ’ ： ＰＤが広げられたことによって増加する端部画素の開口幅

また、配線の厚み（図中の高さ方向）が幅に対して小さいことから、Ｗｄ’≒Ｗｕ’となり、下式３の関係が成り立つ。

Ｗｅ’ ≒ Ｗｃ’ ・・・（３）

つまり、図１１に示した光電変換素子の構成では、受光される光の減少分と増加分が相殺され、中央部画素の感度と端部画素の感度が略同じになる。このように、実施形態にかかる光電変換素子は、ＰＤからの距離が遠い配線ほど開口が大きく取られることにより、配線による光の蹴られが相殺され、シェーディングを抑制することができる。

なお、図１１に示した構成では、画素間の配線が４本である場合の例を示しているが、必ずしも４本でなくても同様の効果が得られる。また、図１１に示した構成では、各配線層に配置する配線の数を変えて開口幅が変えられているが、光電変換素子は、例えば配線の数が各配線層で同じであっても、配線の幅等が変えられることによって同様の効果が得られるように構成されてもよい。また、図１１では主走査方向に配列された画素間についての例が示されているが、光電変換素子は、副走査方向の画素間においても同様の構成とされることにより、同様の効果が生じるように構成されてもよい。

なお、図１１に示された構成では、Ｍ２の開口が大きくされている反面、Ｍ１の開口は小さくなっている。そのため、中央部画素の感度が低下することになるが、一般にＣＭＯＳリニアイメージセンサでは、ＰＤの幅に対して配線の幅が１／２０程度であり、中央部画素での感度低下の影響は小さく無視できる。

図１２は、図１１に示した光電変換素子の構成において、主走査方向に配列された画素の位置、及び画素に対する光の入射角に対応する光の実効感度を示すグラフである。図１２に示すように、図１１に示した光電変換素子の構成では、光の入射角によらず感度低下が相殺されるため、シェーディングが発生しない。

次に、受光する光の色毎にシェーディングに差が生じることを防止する光電変換素子の構成について説明する。図９に示した配線には、図２に示したＰＩＸ＿ＢＬＫからの読出配線が含まれる。このとき、図２に示した各色毎のＰＤ−ＰＤ間に配置された読出配線に注目すると、Ｒｅｄでは読出配線が存在せず、ＧｒｅｅｎではＲｅｄの読出配線が配置され、ＢｌｕｅではＲｅｄ・Ｇｒｅｅｎの読出し配線がそれぞれ配置されている。つまり、色毎に画素間に配置される読出配線が異なっている。これは任意の一方向に信号を読み出す（図２では下側の後段に読み出している例である）ために生じている。このとき、ＰＤ周辺に配置される配線の違いによって、色毎のシェーディングに差が生じてしまう。

図１３は、受光する光の色毎にシェーディングに差が生じることを防止した光電変換素子の構成の概要を示す図である。図１３に示すように、光電変換素子は、破線で示したダミーの読出配線をＲｅｄの画素間などにも形成することにより、各色毎のＰＤ−ＰＤ間に配置された読出配線がいずれも同じにされている。

例えば、図１３に示した構成では、Ｒｅｄの読出配線は図の下方に位置する図示しない後段へ信号を読み出すために、本来ＰＩＸ＿ＢＬＫよりも下側の配線部分しか必要がないが、図２に示した構成に対して破線で示す部分の配線が延長されている。Ｇｒｅｅｎの画素についても同様である。よって、色毎のＰＤ−ＰＤ間にはＲとＧの読出配線が配置されることになり、色毎の構成の差異がなくなる。このように、光電変換素子は、色毎の画素間に配置される配線がいずれの色においても同じように形成されることにより、色毎のシェーディング差が抑制されている。なお、図１３においては、説明に必要な読出配線（Ｒ、Ｇ、Ｂ）以外の配線は図示していないが、実際には電源、ＧＮＤ、各種制御線が配置されている。

次に、信号線間のクロストークを抑制する構成について説明する。図１１に示した構成では、上位のＭ２層での開口を大きくするために下位のＭ１層に多く配線を配置する構成となっている。このとき、Ｍ１層では複数の配線が配置されているので、配線間のクロストークが問題となる場合がある。特に、図１３に示したように、ＰＤ−ＰＤ間にはＰＩＸ＿ＢＬＫからの信号読出線が配置されるが、配線と配線の間の距離は開口幅を犠牲にしないよう最小幅とするのが一般的である。よって、出力画像に対してクロストークの影響が無視できなくなる。

図１４は、画素からの読出配線と、読出配線におけるクロストークを抑制する第１の構成例を示す図である。図１４（ａ）に示すように、ＰＤが出力する画像信号は、信号読出線に対してバッファリングされて出力される。つまり、光電変換素子は、バッファリングされた画像信号を読み出す構成となっている。具体的には、図１４（ａ）に示すように、光電変換素子は、ＰＩＸ＿ＢＬＫ内にソースフォロワ（ＳＦ）が構成されており、このＳＦの出力を読出線（Ｒ、Ｇ）に信号を読み出す構成とされている。

図１４（ｂ）は、図１４（ａ）に示した構成における信号の変化の様子を示している。図１４（ｂ）に示すように、読出線（ここではＧ）に対して周辺の配線（ここではＲ）の信号レベルが変化すると、配線間の寄生容量を介してＧにもその変化が重畳される（クロストーク）。しかし、読出配線Ｇに接続されているＳＦによって信号が元に戻され、やがて元のＧ本来のレベルに戻される。これは、ＳＦの低インピーダンス性により、読出線での信号の（元に戻る）応答が早くなっていると解釈される。なお、図１４（ｂ）では、点線はＳＦがない場合の信号変化の様子を示しており、ＳＦがある場合に比べて信号が本来のレベルにまで戻りきっていない。この場合、Ｒ−Ｇ間の色間クロストークの原因となり、画像上に混色や偽色となって現れてしまう。

以上のように、光電変換素子は、バッファリングされた信号を画素間の読出配線に出力する構成にされているので、クロストークの影響が低減される。なお、ＣＭＯＳリニアイメージセンサである光電変換素子は、ＲＧＢ（全画素）をそれぞれ色毎に独立に読み出すので、読出配線がＲＧＢ（画素）毎に構成されている。そのため、画素間に配置される配線が複数となり、隣接する配線が存在するため、クロストークが問題となり得る。一方、エリアセンサでは列並列処理（カラム処理）が一般的であり、行毎に画素の信号を読み出すので、画素間に配置される配線は単一である。つまり、上記のようなクロストーク（特に色間のクロストーク）はリニアセンサ固有の問題である。

また、図１４に示した構成であっても、ＳＦの応答性が有限なものと考えると、ＰＩＸ＿ＢＬＫを高速動作させる場合には、読出線を低インピーダンス化するだけでは、クロストークの低減が必ずしも十分とはいえない場合がある。図１５は、画素からの読出配線と、読出配線におけるクロストークを抑制する第２の構成例を示す図である。図１５に示すように光電変換素子のクロストークを抑制する第２の構成例では、任意の読出線と他の信号線との間にＧＮＤが挟まれる構成となっている（図１５（ａ），（ｂ））。

図１５（ａ），（ｂ）に示した構成においていは、読出線から見るとＧＮＤはシールドとして機能する。このとき、図１５（ｃ）に示すように、読出線（ここではＧ）に対して周辺の配線（ここではＲ）の信号レベルが変化すると、配線間の寄生容量を介してＧＮＤにその変化が重畳することになるが、ＧＮＤは低インピーダンスラインになっているのでその変化分は抑圧され、ＧＮＤではその変化が見えない（交流的に接地されている）。したがって、仮に読出線ＧとＧＮＤの間に寄生容量が存在しても読出線Ｒの変化がＧに伝わることがない。つまり、クロストークの影響がそもそも伝わることがなくなる。なお、図１５（ｃ）の点線は、図１４（ｂ）において説明した状態と同じ状態を示している。

なお、図１５に示した構成では、ＧＮＤを信号線の間に挟む例を示しているが、電源を信号線の間に挟む構成としても同様の効果を得ることができる。また、図１５（ａ）に図示していない図１５（ｂ）のＭ２層に配置している配線は、任意信号を割り当てることが可能である。

図１６は、画素からの読出配線と、読出配線におけるクロストークを抑制する第３の構成例を示す図である。図１６に示した構成では、クロストークを抑制するための専用の配線が設けられることなく、クロストークを抑制する。ＣＭＯＳリニアイメージセンサでは、動作を高速化するために複数画素を１つの処理回路で処理するカラム構成となっている場合がある。この場合、画素及び画素回路（ＰＩＸ＿ＢＬＫ）の信号は、カラム回路にＲＧＢの信号が同時に読み出されるが、それ以降は時系列的に１画素ずつ信号が処理される（図１６（ａ））。このとき、カラム回路（ＣＯＬ）にはソースフォロワ（ＳＦ２）が構成され、ＳＦ２によって後段に信号が出力されるが、ＰＧＡやＡＤＣといった後段回路（図１７参照）が画素を挟んだ向こう側に配置されている回路レイアウトの場合、ＳＦ２の出力信号線は画素を跨なければならない。

図１６（ａ），（ｂ）に示した構成では、図１５（ａ）に示したクロストークを抑制するＧＮＤの代わりに上述したＳＦ２の信号線が配置されている。ＳＦ２の出力は、バッファリングされた信号であるため、図１５に示したＧＮＤと同様に低インピーダンスの信号線となる。すなわち、図１６に示した構成は、図１５に示した構成と同様に、読出配線Ｒ−Ｇ間のクロストークを抑制することが可能である。

ここで、ＳＦ２の信号線は、低インピーダンスではあるものの電源・ＧＮＤとは異なり信号線であるため、ＳＦ２での信号変化は読出配線ＲやＧに重畳されることになる（クロストークの原因となり得る）。しかし、読出配線（Ｒ、Ｇ）が有効となる期間と、ＳＦ２信号線が有効となる期間は、重なることなく異なっている。仮に、ＳＦ２の信号線のクロストークが読出配線Ｒ、Ｇ側に重畳されても、画素の信号が有効な期間が終了しているため、有効な画素の信号には何の影響も及ぼさない。逆に、読出配線Ｒ、ＧのクロストークがＳＦ２の信号線側に重畳されても、ＳＦ２の出力信号が有効な期間が終了しているため、同様に何の影響も及ぼさない。つまり、読出配線とＳＦ２での動作の有効タイミングが異なることにより、それぞれでクロストークがあってもその影響は問題にならない。これにより、ＳＦ２の信号線によっても、図１５（ａ）に示したＧＮＤと同等にクロストークが抑制される。

このように、例えばカラム構成のＣＭＯＳリニアイメージセンサでは、専用の電源・ＧＮＤが設けられなくても、ＳＦ２の出力等の元々存在する低インピーダンスの信号線が読出線の間に配置されることにより、クロストークを抑制することが可能となっている。

図１７は、上述した構成が適用されたＣＭＯＳリニアイメージセンサ（光電変換素子）４０の全体構成を例示する図である。ＰＩＸ（Ｒ）２０、ＰＩＸ（Ｇ）２２、及びＰＩＸ（Ｂ）２４は、それぞれ約７０００個のＰＤを有し、ＲＧＢの色毎に構成されている。また、ＰＩＸ＿ＢＬＫ（Ｒ）２１、ＰＩＸ＿ＢＬＫ（Ｇ）２３、及びＰＩＸ＿ＢＬＫ（Ｂ）２５は、それぞれ約７０００個の画素回路（ＰＩＸ＿ＢＬＫ）を有し、ＲＧＢの色毎に構成されている。つまり、各ＰＤには画素回路（ＰＩＸ＿ＢＬＫ）がそれぞれ設けられている。

各画素回路（ＰＩＸ＿ＢＬＫ）は、ＰＤが蓄積した電荷をそれぞれ電圧信号に変換し、読出線を通してアナログメモリに信号を出力する。ＰＩＸ＿ＢＬＫには、ＰＤの電荷をＦＤに転送する転送トランジスタ、ＦＤをリセットするリセットトランジスタ、及びＦＤ電圧をバッファリングして読出線に出力するソースフォロワトランジスタが構成されている。リニアセンサは、エリアセンサとは異なり、ＲＧＢ各画素から独立に信号が読み出されるため、読出し線が画素毎に独立に存在する。

ＡＭＥＭ２６は、例えばＲＧＢの色毎にそれぞれ約７０００個のアナログメモリを有し、画素毎に信号を保持して、カラム単位で画像信号を順次に出力する。このＡＭＥＭ２６が信号を保持することにより、ＰＩＸ及びＰＩＸ＿ＢＬＫの動作タイミング、つまり露光タイミングがＲＧＢで同時となるグローバルシャッタ方式が実現される。なお、図１６を用いて上述したＳＦ２は、例えばＡＭＥＭ２６の出力側に構成される。

ＡＤＣ２７は、カラム数と同じ数のＡＤ変換器を有し、カラム単位で画像信号を順次にＡＤ変換する。ＡＤＣ２７は、カラム数と同じ数のＡＤ変換器を有して並列処理を行うことにより、ＡＤ変換器の動作速度を抑えつつ、光電変換素子としての高速化を実現している。

ＡＤＣ２７がＡＤ変換した信号は、パラレル−シリアル変換部（Ｐ／Ｓ）２８によって画素毎に保持され、保持された信号がＬＶＤＳ２９に順次出力される。光電変換素子４０は、Ｐ／Ｓ２８よりも上流側では、主走査方向の各画素に対して並列処理したパラレルデータを処理するが、Ｐ／Ｓ２８から下流側ではＲＧＢ色毎のシリアルデータを処理する。Ｐ／Ｓ２８が出力した信号は、ＬＶＤＳ２９が低電圧差動シリアル信号に変換し、後段に対して出力する。タイミング制御部（ＴＧ）３０は、光電変換素子４０を構成する各部を制御する。

次に、実施形態にかかる光電変換素子を有する画像読取装置を備えた画像形成装置について説明する。図１８は、例えば光電変換素子４０を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction Peripheral）などである。

画像読取装置６０は、例えば光電変換素子４０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、タイミング制御部（ＴＧ）３０が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。光電変換素子４０は、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数のＰＤが電荷を発生させて蓄積を開始する。そして、光電変換素子４０は、ＡＤ変換及びパラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。

画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。

処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ８０４を有する。ＣＰＵ８０４は、光電変換素子４０などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ８０４（又はタイミング制御部３０）は、各ＰＤが受光量に応じて電荷を発生させることを略同時に開始するよう制御する。

光電変換素子４０は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。

このように、実施形態にかかる光電変換素子は、受光素子が、直線上に位置する配線に挟まれて開口する開口部を通った光が受光面に対して垂直に入射された場合に、開口部を挟んで直線上に位置する配線それぞれによって遮光される第１遮光領域及び第２遮光領域を備えるように形成されているので、光の入射に使用される光学系を限定することなく、各画素が受光する光量のムラを低減することができる。

１０ レンズ
１１，４０ 光電変換素子
２０ ＰＩＸ（Ｒ）
２１ ＰＩＸ＿ＢＬＫ（Ｒ）
２２ ＰＩＸ（Ｇ）
２３ ＰＩＸ＿ＢＬＫ（Ｇ）
２４ ＰＩＸ（Ｂ）
２５ ＰＩＸ＿ＢＬＫ（Ｂ）
２６ ＡＭＥＭ
２７ ＡＤＣ
２８ Ｐ／Ｓ
２９ ＬＶＤＳ
３０ ＴＧ
５０ 画像形成装置
６０ 画像読取装置
７０ 画像形成部
ＰＤ 受光素子（フォトダイオード）
Ｍ１，Ｍ２ 配線
ＰＩＸ＿ＢＬＫ 画素回路

特開２００２−１７０９４４号公報

Claims (9)

1. 画素毎に光電変換してアナログ画像信号を出力し、受光する光の色ごとに一方向に配列された複数の受光素子と、
   配線層に形成され、前記受光素子、又は前記受光素子の周辺回路に用いる信号線、電源及びグランドの少なくともいずれかとして使用可能にされた配線と、
   を備え、
   前記受光素子は、
   受光面を有し、
   前記光電変換素子に垂直に入射された光は、入射角を変更することなく前記直線上に位置する前記配線に挟まれて開口する開口部を通って前記受光面に入射され、
   前記光が前記開口部を挟んで前記直線上に位置する前記配線それぞれにより遮光されることによって形成される第１遮光領域及び第２遮光領域を前記受光面上に有すること
   を特徴とする光電変換素子。
2. 前記受光素子は、
   前記開口部を通った光が前記受光面に対して斜めに入射された場合、前記いずれか一方の遮光領域が、入射された光の入射角に応じて増加すると共に、他方の遮光領域が減少すること
   を特徴とする請求項１に記載の光電変換素子。
3. 前記配線は、
   複数の配線層に形成されて、配線層毎に前記開口部を構成し、前記受光素子からの距離が遠い前記開口部ほど開口幅が広くされていること
   を特徴とする請求項１又は２に記載の光電変換素子。
4. 前記周辺回路は、
   前記受光素子が出力する信号をバッファリングして出力する画素回路を有し、
   前記配線の少なくともいずれかは、
   前記画素回路が出力する信号を伝達する信号線であること
   を特徴とする請求項１乃至３のいずれか１項に記載の光電変換素子。
5. 前記画素回路が出力する信号を伝達する信号線には、電源又はグランドとして使用可能にされた前記配線が隣接するように形成されていること
   を特徴とする請求項４に記載の光電変換素子。
6. 複数の前記画素回路が出力する信号をそれぞれ伝達する複数の信号線が隣接するように形成されていること
   を特徴とする請求項４に記載の光電変換素子。
7. 前記画素間に形成される前記配線は、各画素に対していずれも一律に同じ構成をとること
   を特徴とする請求項１乃至６のいずれか１項に記載の光電変換素子。
8. 請求項１乃至７のいずれか１項に記載の光電変換素子を有すること
   を特徴とする画像読取装置。
9. 請求項８に記載の画像読取装置と、
   前記画像読取装置が読取った画像を形成する画像形成部と
   を有することを特徴とする画像形成装置。

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