JP2019102968A - イメージセンサ - Google Patents

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Abstract

【課題】多数の受光素子を配列したイメージセンサにおいては、出力回路に接続されているスイッチング素子が多数となるため、スイッチング素子の寄生容量や配線の寄生容量の影響で駆動速度が遅くなり、読取速度の高速化に支障をきたしていた。【解決手段】m×n(m,nは2以上の整数)個の受光素子と、受光素子の出力端子に接続されたm×n個の電荷増幅回路と、電荷増幅回路に接続されたm×n個の電荷記憶素子と、電荷記憶素子に接続されたm×n個のスイッチング素子SW2とを有するイメージセンサにおいて、スイッチング素子SW2を連続して並んで配置される任意の個数m個にまとめ、n個のブロックに分割し、そのブロックにさらにn個のスイッチング素子SW1を接続し、スイッチング素子SW1に出力回路を接続しており、スイッチング素子SW2にシフトレジスタを接続し、スイッチング素子SW1にブロック選択回路を接続した。【選択図】図1

Description

本発明はイメージセンサに関する。
複写機やスキャナのように複数の受光素子により画像、文字等を読み取るリニアイメージセンサが知られている。
リニアイメージセンサは、一般に、複数の受光素子と、複数の受光素子にそれぞれ接続された複数の電荷記憶素子と、複数の電荷記憶素子にそれぞれ接続された複数のスイッチング素子と、複数のスイッチング素子に接続されたシフトレジスタと、電荷記憶素子に蓄えられた電荷を出力する出力回路とを有している。
このイメージセンサはシフトレジスタが複数のスイッチング素子に順次オン信号を出力して、複数の電荷記憶素子に蓄積された電荷を1つずつ順に読み取り(主走査)、複数の受光素子の配列とは直角な方向にリニアイメージセンサを移動する(副走査)ことにより、画像、文字等を読み取っている。
リニアイメージセンサの解像度(隣り合う受光素子の間隔)が600ドット/インチの場合、日本工業規格A列3番すなわちA3に対応する寸法幅(297mm、11.69inch)の原稿を一度に読み込むには、主走査方向に7014個の受光素子が必要である。
これら多数の受光素子を配列したイメージセンサにおいては、出力回路に接続されているスイッチング素子が多数となるため、スイッチング素子の寄生容量や配線の寄生容量の影響で駆動速度が遅くなり、読取速度の高速化に支障をきたしていた。
このため、1つのイメージセンサに搭載する受光素子数を300個程度に抑え、複数のイメージセンサを直列に接続し、複数個ずつ分割し並列処理を行うことで高速化を行っている。しかしながら近年では、1つのイメージセンサに搭載する受光素子を300個程度に抑えても高速化に対する要求を満たせなくなってきた。このため、1つのイメージセンサにおいても並列処理を行なうことによって高速化している(例えば特許文献1:特開2012−231393号公報および特許文献2:特開2004−48549号公報参照)。
特開2012−231393号公報 特開2004−48549号公報
特開2012−231393号公報(特許文献1)では並列処理を行なうスイッチング素子群ごとに複数のシフトレジスタが必要であり、また複数のシフトレジスタを駆動するためのクロック遅延回路が必要なため、回路の小型化に問題があった。
特開2004−48549号公報(特許文献2)では並列処理を行う個数ごとに複数の出力端子および複数の出力回路が必要でありイメージセンサ装置全体の小型化に問題があった。また高速化のために並列処理を行なうスイッチング素子群の分割数を増やすと、出力回路への配線幅も増え、回路の小型化に問題があった。
本発明は、上記のような問題点を解決するためになされたものであり、イメージセンサの回路増加を最小限に抑え、多数の受光素子を搭載していても、クロック周波数を上げ高速化することを目的としている。
本開示は、イメージセンサに関する。イメージセンサは、第1配線と、第1配線と平行に配置された一本の配線が延伸方向に沿って複数に分割されたように配置される第2配線群と、第2配線群にそれぞれ対応して設けられ、第2配線群と第1配線との間に接続された第1スイッチ群と、第2配線群にそれぞれ信号を出力するセンサブロック群と、第1スイッチ群の導通を制御するブロック選択回路と、シフトレジスタとを備える。センサブロック群の各々は、複数の受光素子と、複数の受光素子の出力にそれぞれ接続された複数の電荷増幅回路と、複数の電荷増幅回路の出力にそれぞれ接続された複数の電荷記憶素子と、複数の電荷記憶素子にそれぞれ対応して設けられ、複数の電荷記憶素子の出力と第2配線群のうちの対応する1つの配線に接続された複数の第2スイッチとを含む。シフトレジスタは、複数の第2スイッチを順に導通させる。kを1以上の整数とすると、センサブロック群のうちの一つのセンサブロック中の複数の受光素子は、第k番目の受光素子と第k+1番目の受光素子とが互いに隣接するように配置される。
この発明によれば、スイッチング素子を複数段用いることで、出力回路の入力段に接続されているオフされているスイッチング素子の寄生容量を大幅に削減できるため、多数の受光素子を搭載しているイメージセンサにおいても、クロック周波数を上げることができ、読取速度の高速化が可能となる。
本発明の実施の形態に係るイメージセンサの構成を示す回路図である。 スイッチング素子の端子を示した図である。 電荷増幅回路の構成を示す回路図である。 イメージセンサの動作を説明するためのタイミングチャートである。 本実施の形態における電荷記憶素子から出力回路までの構成例を示す回路図である。 検討例における電荷記憶素子から出力回路までの構成例を示す回路図である。 ブロック数n=3の場合の配置例を示す図である。 ブロック数n=4の場合の配置例を示す図である。 3段の階層構造にスイッチング素子を配置した場合の構成例を示す図である。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。以下の図面において、同一または相当する要素には、同一の符号を付している。さらに、明細書全文に表わされている構成要素の形態は、あくまでも例示であって、これらの記載に限定されるものではない。
図1は、本発明の実施の形態に係るイメージセンサの構成を示す回路図である。図1を参照して、イメージセンサ1は、第1配線L1と、第2配線群L2(1)〜L2(n)と、第1スイッチ群SW1(1)〜SW1(m)と、センサブロック群B1〜Bnと、ブロック選択回路8と、シフトレジスタ7とを備える。ここで、n,mは、2以上の整数とする。
第2配線群L2(1)〜L2(n)は、第1配線L1と平行に配置された一本の配線が延伸方向に沿って複数に分割されたように配置されている。第1スイッチ群SW1(1)〜SW1(n)は、第2配線群L2(1)〜L2(n)にそれぞれ対応して設けられ、第2配線群L2(1)〜L2(n)と第1配線L1との間に接続されている。センサブロック群B1〜Bnは、第2配線群L2(1)〜L2(n)にそれぞれ信号を出力する。ブロック選択回路8は、第1スイッチ群SW1(1)〜SW1(m)の導通を制御する。
センサブロックB1は、複数の受光素子PD(1,1)〜PD(1,m)と、複数の電荷増幅回路A(1,1)〜A(1,m)と、複数の電荷記憶素子H(1,1)〜H(1,m)と、複数の第2スイッチSW2(1,1)〜SW2(1,m)とを含む。
複数の電荷増幅回路A(1,1)〜A(1,m)は、複数の受光素子PD(1,1)〜PD(1,m)の出力にそれぞれ接続される。複数の電荷記憶素子H(1,1)〜H(1,m)は、複数の電荷増幅回路A(1,1)〜A(1,m)の出力にそれぞれ接続される。複数の第2スイッチSW2(1,1)〜SW2(1,m)は、複数の電荷記憶素子H(1,1)〜H(1,m)にそれぞれ対応して設けられる。複数の第2スイッチSW2(1,1)〜SW2(1,m)は、複数の電荷記憶素子H(1,1)〜H(1,m)の出力と第2配線群L2(1)〜L2(n)のうちの自分が属するセンサブロックに対応する1つの配線L2(1)に接続される。
ここで、kを1以上n以下の整数とすると次のように表される。センサブロックBkは、複数の受光素子PD(k,1)〜PD(k,m)と、複数の電荷増幅回路A(k,1)〜A(k,m)と、複数の電荷記憶素子H(k,1)〜H(k,m)と、複数の第2スイッチSW2(k,1)〜SW2(k,m)とを含む。
複数の電荷増幅回路A(k,1)〜A(k,m)は、複数の受光素子PD(k,1)〜PD(k,m)の出力にそれぞれ接続される。複数の電荷記憶素子H(k,1)〜H(k,m)は、複数の電荷増幅回路A(k,1)〜A(k,m)の出力にそれぞれ接続される。複数の第2スイッチSW2(k,1)〜SW2(k,m)は、複数の電荷記憶素子H(k,1)〜H(k,m)にそれぞれ対応して設けられ、複数の電荷記憶素子H(k,1)〜H(k,m)の出力と第2配線群L2(1)〜L2(n)のうちの自分が属するセンサブロックに対応する1つの配線L2(k)に接続される。
シフトレジスタ7は、複数の第2スイッチSW2(1,1)〜SW2(1,m),第2スイッチSW2(2,1)〜SW2(2,m),…,第2スイッチSW2(n,1)〜SW2(n,m)を順に導通させる。
kを1以上の整数とすると、センサブロック群のうちの一つのセンサブロック中の複数の受光素子は、第k番目の受光素子と第k+1番目の受光素子とが互いに隣接するように配置される。
スイッチング素子SW2(1,1)〜SW2(n,m)は、連続して順に並んで配置される任意の個数m(mは2以上の整数)個ずつまとめてn(nは2以上の整数)個のブロックに分割され、n個のスイッチング素子SW1(1)〜SW1(n)と接続されている。スイッチング素子SW1(1)〜SW1(n)は出力回路6に接続される。
受光素子PD(1,1)〜PD(1,m),…,PD(n,1)〜PD(n,m)は主走査方向である1直線上にm×n個配置されている。受光素子PD(k,1)〜PD(k,m)(kは1以上n以下の整数)は、光が照射されると電流を流す機能を有しており、例えばフォトダイオードにより構成される光電変換素子を用いることができる。
電荷記憶素子H(k,1)〜H(k,m)は、受光素子PD(k,1)〜PD(k,m)で発生した電荷を記憶する素子であり、例えばサンプル・ホールド回路または、コンデンサ素子を用いることができる。
図2はスイッチング素子の端子を示した図である。スイッチング素子SW1(1)〜SW1(n)およびスイッチング素子SW2(1,1)〜SW2(n,m)の各々としては、たとえばNMOS型あるいはPMOS型のトランジスタを使用することができる。スイッチング素子SW2(1,1)〜SW2(n,m)の各々は、図2に示すように、入力端子103と、出力端子104と、切替端子105を有している。
図1、図2を参照して、スイッチング素子SW2(1,1)〜SW2(1,m)の各入力端子103は、それぞれ電荷記憶素子H(1,1)〜H(1,m)と接続されている。スイッチング素子SW2(k,1)〜SW2(k,m)の各入力端子103は、それぞれ電荷記憶素子H(k,1)〜H(k,m)と接続されている。
スイッチング素子SW2(1,1)〜SW2(1,m)の各出力端子104は、スイッチング素子SW1(1)の入力端子106に共通に接続されている。スイッチング素子SW2(k,1)〜SW2(k,m)の各出力端子104は、スイッチング素子SW1(k)の入力端子106に共通に接続されている。
スイッチング素子SW2(1,1)〜SW2(1,m),…,SW2(k,1)〜SW2(k,m),…,SW2(n,1)〜SW2(n,m)の各切替端子105は、シフトレジスタ7に接続されている。
スイッチング素子SW2(1,1)〜SW2(1,m),…,SW2(k,1)〜SW2(k,m),…,SW2(n,1)〜SW2(n,m)の各々は、切替端子105にオン信号が入力されると、入力端子103と出力端子104を導通させる機能を有している。
スイッチング素子SW1(1)〜SW1(n)の各々は、図2に示すように入力端子106と、出力端子107と、切替端子108を有している。スイッチング素子SW1(1)の入力端子106は、スイッチング素子SW2(1,1)〜SW2(1,m)に共通して接続されている。スイッチング素子SW1(k)の入力端子106は、スイッチング素子SW2(k,1)〜SW2(k,m)に共通して接続されている。
スイッチング素子SW1(1)〜SW1(n)の各々の出力端子107は、出力回路6に共通に接続されており、切替端子108はブロック選択回路8に接続されている。スイッチング素子SW1(1)〜SW1(n)の各々は、切替端子108にオン信号が入力されると、入力端子106と出力端子107を導通させる機能を有している。
なお、電荷記憶素子H(1,1)から出力回路6まで、スイッチング素子SW2(1,1)とスイッチング素子SW1(1)の2段スイッチとして説明しているが、2段である必要はない。3段以上の複数段のスイッチング素子を介在させて電荷記憶素子H(1,1)から出力回路6までを接続しても良い。
シフトレジスタ7は、スイッチング素子SW2(1,1)〜SW2(1,m),…,SW2(k,1)〜SW2(k,m),…,SW2(n,1)〜SW2(n,m)の各切替端子105に接続されている。シフトレジスタ7は、1ビットのデータを一時的に記憶し、クロック信号の立上りまたは立下りに同期して、記憶しているデータをシフトさせる機能を有している。シフトレジスタ7として、例えば、Dフリップフロップを縦続接続したものを使用することができる。
ブロック選択回路8は、スイッチング素子SW1(1)〜SW1(n)の切替端子108に接続されており、n個に分割されたブロックの1つを選択する機能を有している。ブロック選択回路8として、シフトレジスタ7の選択信号からブロック選択信号を生成する論理回路、あるいはシフトレジスタ7のm倍の周期でデータをシフトさせるシフトレジスタが挙げられる。
図3は、電荷増幅回路の構成を示す回路図である。電荷増幅回路A(1,1)〜A(n,m)のうちの任意の1つを電荷増幅回路Aと称する。電荷記憶素子H(1,1)〜H(n,m)のうちの対応する1つを電荷記憶素子Hと称する。受光素子PD(1,1)〜PD(n,m)のうちの対応する1つを受光素子PDと称する。電荷増幅回路Aは、定電流回路11および、リセット用素子12、増幅用素子13および、出力用素子14を有している。電荷増幅回路Aは、受光素子PDで発生した電荷を増幅し、電荷記憶素子Hに伝送するとともに、受光素子PDで発生した電荷をリセットする機能を有している。
次に、m×nが288である場合の動作について説明する。主走査方向に288個配列された受光素子PDは、スキャナ読取原稿からの反射光量に応じて電荷を発生する。読取信号IIが電荷増幅回路Aに入力されると、出力用素子14がオンとなり、288個の受光素子PDで発生した電荷は、増幅用素子13で増幅され、それぞれ288個の電荷記憶素子Hに蓄積される。
電荷記憶素子Hに電荷が蓄積されると、出力用素子14はオフとなる。出力用素子14がオフとなると信号RESETによりリセット用素子12がオンされ、受光素子PDにて発生した電荷は、副走査方向の次のラインの原稿の読み取りのため、一旦リセットされる。
288個の電荷記憶素子Hに蓄積された電荷は、イメージセンサ1にスタート信号が入力されると1画素目から順次出力される。ここで、288個のスイッチング素子SW2(1)〜SW2n(m)は例えば隣り合った24個ずつ12個に分割されているとする。この場合(m=24,n=12)の例を波形図で説明する。
図4は、イメージセンサの動作を説明するためのタイミングチャートである。図5は、本実施の形態における電荷記憶素子から出力回路までの構成例を示す回路図である。
図4では、SR(1)〜SR(26)は、シフトレジスタ7の出力信号SR(1)〜SR(288)の一部を示しており、BR(1)、BR(2)は、ブロック選択回路8の選択信号BR(1)〜BR(12)の一部を示している。
図5では、SG(1)、SG(2)…、SG(288)は288個の電荷記憶素子Hの出力端子を示しており、スイッチング素子SW2(1)、SW2(2)…、SW2(288)はm=24,n=12の場合の288個のスイッチング素子SW2(1)〜SW2n(m)に相当する。また、スイッチング素子SW1(1)、SW1(2)…SW1(12)は、n=12の場合の12個のスイッチング素子SW1(1)〜SW1(n)に相当する。
イメージセンサ1にスタート信号SIが入力されると、次のクロックの立ち上がり(または立ち下り)に同期し、シフトレジスタ7の1ビット目の出力信号であるSR(1)に“1”が出力され、スイッチング素子SW2(1)がオンし、またブロック選択回路の1ビット目の出力信号であるBR(1)に“1”が出力され、スイッチング素子SW1(1)がオンする。この動作により、電荷記憶素子Hの出力端子SG(1)は、出力回路6の入力端子に接続される。ここで、出力回路6の入力端子には、オンしているスイッチング素子SW2(1)とSW1(1)の他に、オフしているSW2(2)〜SW2(24)およびSW1(2)〜SW1(12)の34個のスイッチング素子が接続されている。図5に示すように、SW2(2)には、寄生容量Cgs4(2)、Cds4(2)が存在しており、出力回路6の入力端子に接続されている。その他33個のスイッチング素子の寄生容量も同様に接続されている。すなわち、寄生容量の合計は、34×(Cgs+Cds)となる。
図6は、検討例における電荷記憶素子から出力回路までの構成例を示す回路図である。通常考えられる構成は、図6に示すように、288個のスイッチング素子が1本の出力配線L1Aに接続される構成である。図6において、SWA(1)がオンし、配線L1Aに端子SGA(1)が接続されている場合、配線L1Aにはオンしているスイッチング素子SWA(1)の他に、オフしているスイッチング素子SWA(2)〜SWA(288)の287個の素子が接続されている。このとき、寄生容量の合計は、287×(Cgs+Cds)であり、図5に示した構成の8倍以上となる。したがって、図5に示した本実施の形態のイメージセンサの方が、図6に示した検討例のイメージセンサよりも高速に動作することが可能である。
以上より、本実施の形態に係るイメージセンサは、スイッチング素子を複数段の階層構造とすることで、出力回路の入力段に接続されているオフされているスイッチング素子の寄生容量を大幅に削減できる。このため、多数の受光素子を搭載しているイメージセンサにおいても、クロック周波数を上げることができ、読取速度の高速化が可能となる。
図7は、ブロック数n=3の場合の配置例を示す図である。図7に示す例では、第2配線群L2(1)〜L2(3)は、第1配線L1と平行に配置された一本の配線が延伸方向に沿って複数に分割されたように配置されている。第1スイッチ群SW1(1)〜SW1(3)は、第2配線群L2(1)〜L2(3)にそれぞれ対応して設けられ、第2配線群L2(1)〜L2(3)と第1配線L1との間に接続されている。センサブロック群B1〜B3は、第2配線群L2(1)〜L2(3)にそれぞれ信号を出力する。
このように、各ブロックB1〜B3に対応する出力配線である第2配線L2(1)〜L2(3)を1本分の配線領域に配置することができるので、ブロック数が増えたとしても第1配線L1および第2配線L2の延伸方向に直交する方向の幅を増やさずに済む。
図8は、ブロック数n=4の場合の配置例を示す図である。図8に示す例では、図7に示す例に加えてブロックB4が追加されている。この場合であっても、出力配線は、L2(4)が増えるが、配線領域はL2(1)〜L2(4)で一本分の領域が分割して使用されるので、ブロック数が増えても第1配線L1および第2配線L2の延伸方向に直交する方向の幅を増やさずに済む。
[変形例1]
上記の実施の形態ではスイッチング素子SW1とスイッチング素子SW2の2段構成となる例を示したが、2段である必要はなく、3段、4段と複数段の階層構造にスイッチング素子を配置しても、上記の実施の形態と同様の効果を得ることができる。
図9は、3段の階層構造にスイッチング素子を配置した場合の構成例を示す図である。図9に示すリニアイメージセンサは、図7、図8に示したセンサブロックB1と同様な構成のセンサブロック群B1〜Bn、第1配線L1、第2配線群L2(1)〜L2(jn)、第1スイッチ群SW1(1)〜SW1(n)を複数組備える。図示しないが、ブロック選択回路およびシフトレジスタについては、共通して1つ設けられる。ここで、j,nは、2以上の整数を示す。
複数の第1配線L1(1)〜L1(j)は、一本の配線が延伸方向に沿って複数に分割されたように配置されている。また、第2配線群L2(1)〜L2(jn)も、他の一本の配線が延伸方向に沿って複数に分割されたように配置されている。
図9のリニアイメージセンサは、複数の第1配線L1(1)〜L1(j)に平行に配置された第3配線L3と、複数の第1配線L1(1)〜L1(j)にそれぞれ対応して設けられ、複数の第1配線L1(1)〜L1(j)と第3配線L3とに接続された第3スイッチ群SW3(1)〜SW3(j)とをさらに備える。
第1スイッチ群SW1(1)〜SW1(n)は、第2配線群L2(1)〜L2(n)にそれぞれ対応して設けられ、第2配線群L2(1)〜L2(n)と第1配線L1との間に接続されている。センサブロック群B1〜Bnは、第2配線群L2(1)〜L2(n)にそれぞれ信号を出力する。ここで、n=3とすれば図9のリニアイメージセンサは、図7に示した構成をj個含むこととなり、n=4とすれば図8に示した構成をj個含むこととなる。
このように、スイッチング素子の階層を3階層にすることによって、受光素子の数がsらに増えた場合でも、アクティブな信号伝達経路の寄生容量を増加させないようにすることができる。
[変形例2]
上記の実施の形態では、スイッチング素子SW2を任意のm(mは2以上の整数)個ずつ(たとえば24個ずつ)、n(nは2以上の整数)個に分割したが、mは固定である必要はなく、イメージセンサ1内で1つのブロックごとに自由に設定することができる。
例えば304個のスイッチング素子SW2があった場合、24個ずつ12個のブロックにまとめ、16個のスイッチング素子SW2を1個のブロックにまとめても良い。この場合も、上記の実施の形態と同様な効果を得ることができる。
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 イメージセンサ、6 出力回路、7 シフトレジスタ、8 ブロック選択回路、11 定電流回路、12 リセット用素子、13 増幅用素子、14 出力用素子、103,106 入力端子、104,107,SG 出力端子、105,108 切替端子、A 電荷増幅回路、B1〜Bn センサブロック、Cgs4 寄生容量、H 電荷記憶素子、L1,L1A,L2 配線、PD 受光素子、SGA 端子、SW1,SW2,SWA スイッチング素子。

Claims (3)

  1. 第1配線と、
    前記第1配線と平行に配置された一本の配線が延伸方向に沿って複数に分割されたように配置される第2配線群と、
    前記第2配線群にそれぞれ対応して設けられ、前記第2配線群と前記第1配線との間に接続された第1スイッチ群と、
    前記第2配線群にそれぞれ信号を出力するセンサブロック群と、
    前記第1スイッチ群の導通を制御するブロック選択回路と、
    シフトレジスタとを備え、
    前記センサブロック群の各々は、
    複数の受光素子と、
    前記複数の受光素子の出力にそれぞれ接続された複数の電荷増幅回路と、
    前記複数の電荷増幅回路の出力にそれぞれ接続された複数の電荷記憶素子と、
    前記複数の電荷記憶素子にそれぞれ対応して設けられ、前記複数の電荷記憶素子の出力と前記第2配線群のうちの対応する1つの配線とに接続された複数の第2スイッチとを含み、
    前記シフトレジスタは、前記複数の第2スイッチを順に導通させ、
    kを1以上の整数とすると、前記センサブロック群のうちの一つのセンサブロック中の前記複数の受光素子は、第k番目の受光素子と第k+1番目の受光素子とが互いに隣接するように配置される、イメージセンサ。
  2. 前記センサブロック群のうちの1つのセンサブロック中に含まれる前記複数の受光素子は、他のセンサブロック中に含まれる前記複数の受光素子とともに、1列に並んで配置される、請求項1に記載のイメージセンサ。
  3. 請求項1に記載の第1配線、第2配線群、第1スイッチ群、センサブロック群を複数組備え、
    複数の前記第1配線は、一本の配線が延伸方向に沿って複数に分割されたように配置され、
    複数の前記第1配線に平行に配置された第3配線と、
    複数の前記第1配線にそれぞれ対応して設けられ、複数の前記第1配線と前記第3配線とに接続された第3スイッチ群とをさらに備える、イメージセンサ。
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