JP2019102968A - イメージセンサ - Google Patents

Abstract

【課題】多数の受光素子を配列したイメージセンサにおいては、出力回路に接続されているスイッチング素子が多数となるため、スイッチング素子の寄生容量や配線の寄生容量の影響で駆動速度が遅くなり、読取速度の高速化に支障をきたしていた。【解決手段】ｍ×ｎ（ｍ，ｎは２以上の整数）個の受光素子と、受光素子の出力端子に接続されたｍ×ｎ個の電荷増幅回路と、電荷増幅回路に接続されたｍ×ｎ個の電荷記憶素子と、電荷記憶素子に接続されたｍ×ｎ個のスイッチング素子ＳＷ２とを有するイメージセンサにおいて、スイッチング素子ＳＷ２を連続して並んで配置される任意の個数ｍ個にまとめ、ｎ個のブロックに分割し、そのブロックにさらにｎ個のスイッチング素子ＳＷ１を接続し、スイッチング素子ＳＷ１に出力回路を接続しており、スイッチング素子ＳＷ２にシフトレジスタを接続し、スイッチング素子ＳＷ１にブロック選択回路を接続した。【選択図】図１

Description

本発明はイメージセンサに関する。

複写機やスキャナのように複数の受光素子により画像、文字等を読み取るリニアイメージセンサが知られている。

リニアイメージセンサは、一般に、複数の受光素子と、複数の受光素子にそれぞれ接続された複数の電荷記憶素子と、複数の電荷記憶素子にそれぞれ接続された複数のスイッチング素子と、複数のスイッチング素子に接続されたシフトレジスタと、電荷記憶素子に蓄えられた電荷を出力する出力回路とを有している。

このイメージセンサはシフトレジスタが複数のスイッチング素子に順次オン信号を出力して、複数の電荷記憶素子に蓄積された電荷を１つずつ順に読み取り（主走査）、複数の受光素子の配列とは直角な方向にリニアイメージセンサを移動する（副走査）ことにより、画像、文字等を読み取っている。

リニアイメージセンサの解像度（隣り合う受光素子の間隔）が６００ドット／インチの場合、日本工業規格Ａ列３番すなわちＡ３に対応する寸法幅（２９７ｍｍ、１１．６９ｉｎｃｈ）の原稿を一度に読み込むには、主走査方向に７０１４個の受光素子が必要である。

これら多数の受光素子を配列したイメージセンサにおいては、出力回路に接続されているスイッチング素子が多数となるため、スイッチング素子の寄生容量や配線の寄生容量の影響で駆動速度が遅くなり、読取速度の高速化に支障をきたしていた。

このため、１つのイメージセンサに搭載する受光素子数を３００個程度に抑え、複数のイメージセンサを直列に接続し、複数個ずつ分割し並列処理を行うことで高速化を行っている。しかしながら近年では、１つのイメージセンサに搭載する受光素子を３００個程度に抑えても高速化に対する要求を満たせなくなってきた。このため、１つのイメージセンサにおいても並列処理を行なうことによって高速化している（例えば特許文献１：特開２０１２−２３１３９３号公報および特許文献２：特開２００４−４８５４９号公報参照）。

特開２０１２−２３１３９３号公報 特開２００４−４８５４９号公報

特開２０１２−２３１３９３号公報（特許文献１）では並列処理を行なうスイッチング素子群ごとに複数のシフトレジスタが必要であり、また複数のシフトレジスタを駆動するためのクロック遅延回路が必要なため、回路の小型化に問題があった。

特開２００４−４８５４９号公報（特許文献２）では並列処理を行う個数ごとに複数の出力端子および複数の出力回路が必要でありイメージセンサ装置全体の小型化に問題があった。また高速化のために並列処理を行なうスイッチング素子群の分割数を増やすと、出力回路への配線幅も増え、回路の小型化に問題があった。

本発明は、上記のような問題点を解決するためになされたものであり、イメージセンサの回路増加を最小限に抑え、多数の受光素子を搭載していても、クロック周波数を上げ高速化することを目的としている。

本開示は、イメージセンサに関する。イメージセンサは、第１配線と、第１配線と平行に配置された一本の配線が延伸方向に沿って複数に分割されたように配置される第２配線群と、第２配線群にそれぞれ対応して設けられ、第２配線群と第１配線との間に接続された第１スイッチ群と、第２配線群にそれぞれ信号を出力するセンサブロック群と、第１スイッチ群の導通を制御するブロック選択回路と、シフトレジスタとを備える。センサブロック群の各々は、複数の受光素子と、複数の受光素子の出力にそれぞれ接続された複数の電荷増幅回路と、複数の電荷増幅回路の出力にそれぞれ接続された複数の電荷記憶素子と、複数の電荷記憶素子にそれぞれ対応して設けられ、複数の電荷記憶素子の出力と第２配線群のうちの対応する１つの配線に接続された複数の第２スイッチとを含む。シフトレジスタは、複数の第２スイッチを順に導通させる。ｋを１以上の整数とすると、センサブロック群のうちの一つのセンサブロック中の複数の受光素子は、第ｋ番目の受光素子と第ｋ＋１番目の受光素子とが互いに隣接するように配置される。

この発明によれば、スイッチング素子を複数段用いることで、出力回路の入力段に接続されているオフされているスイッチング素子の寄生容量を大幅に削減できるため、多数の受光素子を搭載しているイメージセンサにおいても、クロック周波数を上げることができ、読取速度の高速化が可能となる。

本発明の実施の形態に係るイメージセンサの構成を示す回路図である。 スイッチング素子の端子を示した図である。 電荷増幅回路の構成を示す回路図である。 イメージセンサの動作を説明するためのタイミングチャートである。 本実施の形態における電荷記憶素子から出力回路までの構成例を示す回路図である。 検討例における電荷記憶素子から出力回路までの構成例を示す回路図である。 ブロック数ｎ＝３の場合の配置例を示す図である。 ブロック数ｎ＝４の場合の配置例を示す図である。 ３段の階層構造にスイッチング素子を配置した場合の構成例を示す図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。以下の図面において、同一または相当する要素には、同一の符号を付している。さらに、明細書全文に表わされている構成要素の形態は、あくまでも例示であって、これらの記載に限定されるものではない。

図１は、本発明の実施の形態に係るイメージセンサの構成を示す回路図である。図１を参照して、イメージセンサ１は、第１配線Ｌ１と、第２配線群Ｌ２（１）〜Ｌ２（ｎ）と、第１スイッチ群ＳＷ１（１）〜ＳＷ１（ｍ）と、センサブロック群Ｂ１〜Ｂｎと、ブロック選択回路８と、シフトレジスタ７とを備える。ここで、ｎ，ｍは、２以上の整数とする。

第２配線群Ｌ２（１）〜Ｌ２（ｎ）は、第１配線Ｌ１と平行に配置された一本の配線が延伸方向に沿って複数に分割されたように配置されている。第１スイッチ群ＳＷ１（１）〜ＳＷ１（ｎ）は、第２配線群Ｌ２（１）〜Ｌ２（ｎ）にそれぞれ対応して設けられ、第２配線群Ｌ２（１）〜Ｌ２（ｎ）と第１配線Ｌ１との間に接続されている。センサブロック群Ｂ１〜Ｂｎは、第２配線群Ｌ２（１）〜Ｌ２（ｎ）にそれぞれ信号を出力する。ブロック選択回路８は、第１スイッチ群ＳＷ１（１）〜ＳＷ１（ｍ）の導通を制御する。

センサブロックＢ１は、複数の受光素子ＰＤ（１，１）〜ＰＤ（１，ｍ）と、複数の電荷増幅回路Ａ（１，１）〜Ａ（１，ｍ）と、複数の電荷記憶素子Ｈ（１，１）〜Ｈ（１，ｍ）と、複数の第２スイッチＳＷ２（１，１）〜ＳＷ２（１，ｍ）とを含む。

複数の電荷増幅回路Ａ（１，１）〜Ａ（１，ｍ）は、複数の受光素子ＰＤ（１，１）〜ＰＤ（１，ｍ）の出力にそれぞれ接続される。複数の電荷記憶素子Ｈ（１，１）〜Ｈ（１，ｍ）は、複数の電荷増幅回路Ａ（１，１）〜Ａ（１，ｍ）の出力にそれぞれ接続される。複数の第２スイッチＳＷ２（１，１）〜ＳＷ２（１，ｍ）は、複数の電荷記憶素子Ｈ（１，１）〜Ｈ（１，ｍ）にそれぞれ対応して設けられる。複数の第２スイッチＳＷ２（１，１）〜ＳＷ２（１，ｍ）は、複数の電荷記憶素子Ｈ（１，１）〜Ｈ（１，ｍ）の出力と第２配線群Ｌ２（１）〜Ｌ２（ｎ）のうちの自分が属するセンサブロックに対応する１つの配線Ｌ２（１）に接続される。

ここで、ｋを１以上ｎ以下の整数とすると次のように表される。センサブロックＢｋは、複数の受光素子ＰＤ（ｋ，１）〜ＰＤ（ｋ，ｍ）と、複数の電荷増幅回路Ａ（ｋ，１）〜Ａ（ｋ，ｍ）と、複数の電荷記憶素子Ｈ（ｋ，１）〜Ｈ（ｋ，ｍ）と、複数の第２スイッチＳＷ２（ｋ，１）〜ＳＷ２（ｋ，ｍ）とを含む。

複数の電荷増幅回路Ａ（ｋ，１）〜Ａ（ｋ，ｍ）は、複数の受光素子ＰＤ（ｋ，１）〜ＰＤ（ｋ，ｍ）の出力にそれぞれ接続される。複数の電荷記憶素子Ｈ（ｋ，１）〜Ｈ（ｋ，ｍ）は、複数の電荷増幅回路Ａ（ｋ，１）〜Ａ（ｋ，ｍ）の出力にそれぞれ接続される。複数の第２スイッチＳＷ２（ｋ，１）〜ＳＷ２（ｋ，ｍ）は、複数の電荷記憶素子Ｈ（ｋ，１）〜Ｈ（ｋ，ｍ）にそれぞれ対応して設けられ、複数の電荷記憶素子Ｈ（ｋ，１）〜Ｈ（ｋ，ｍ）の出力と第２配線群Ｌ２（１）〜Ｌ２（ｎ）のうちの自分が属するセンサブロックに対応する１つの配線Ｌ２（ｋ）に接続される。

シフトレジスタ７は、複数の第２スイッチＳＷ２（１，１）〜ＳＷ２（１，ｍ），第２スイッチＳＷ２（２，１）〜ＳＷ２（２，ｍ），…，第２スイッチＳＷ２（ｎ，１）〜ＳＷ２（ｎ，ｍ）を順に導通させる。

ｋを１以上の整数とすると、センサブロック群のうちの一つのセンサブロック中の複数の受光素子は、第ｋ番目の受光素子と第ｋ＋１番目の受光素子とが互いに隣接するように配置される。

スイッチング素子ＳＷ２（１，１）〜ＳＷ２（ｎ，ｍ）は、連続して順に並んで配置される任意の個数ｍ（ｍは２以上の整数）個ずつまとめてｎ（ｎは２以上の整数）個のブロックに分割され、ｎ個のスイッチング素子ＳＷ１（１）〜ＳＷ１（ｎ）と接続されている。スイッチング素子ＳＷ１（１）〜ＳＷ１（ｎ）は出力回路６に接続される。

受光素子ＰＤ（１，１）〜ＰＤ（１，ｍ），…，ＰＤ（ｎ，１）〜ＰＤ（ｎ，ｍ）は主走査方向である１直線上にｍ×ｎ個配置されている。受光素子ＰＤ（ｋ，１）〜ＰＤ（ｋ，ｍ）（ｋは１以上ｎ以下の整数）は、光が照射されると電流を流す機能を有しており、例えばフォトダイオードにより構成される光電変換素子を用いることができる。

電荷記憶素子Ｈ（ｋ，１）〜Ｈ（ｋ，ｍ）は、受光素子ＰＤ（ｋ，１）〜ＰＤ（ｋ，ｍ）で発生した電荷を記憶する素子であり、例えばサンプル・ホールド回路または、コンデンサ素子を用いることができる。

図２はスイッチング素子の端子を示した図である。スイッチング素子ＳＷ１（１）〜ＳＷ１（ｎ）およびスイッチング素子ＳＷ２（１，１）〜ＳＷ２（ｎ，ｍ）の各々としては、たとえばＮＭＯＳ型あるいはＰＭＯＳ型のトランジスタを使用することができる。スイッチング素子ＳＷ２（１，１）〜ＳＷ２（ｎ，ｍ）の各々は、図２に示すように、入力端子１０３と、出力端子１０４と、切替端子１０５を有している。

図１、図２を参照して、スイッチング素子ＳＷ２（１，１）〜ＳＷ２（１，ｍ）の各入力端子１０３は、それぞれ電荷記憶素子Ｈ（１，１）〜Ｈ（１，ｍ）と接続されている。スイッチング素子ＳＷ２（ｋ，１）〜ＳＷ２（ｋ，ｍ）の各入力端子１０３は、それぞれ電荷記憶素子Ｈ（ｋ，１）〜Ｈ（ｋ，ｍ）と接続されている。

スイッチング素子ＳＷ２（１，１）〜ＳＷ２（１，ｍ）の各出力端子１０４は、スイッチング素子ＳＷ１（１）の入力端子１０６に共通に接続されている。スイッチング素子ＳＷ２（ｋ，１）〜ＳＷ２（ｋ，ｍ）の各出力端子１０４は、スイッチング素子ＳＷ１（ｋ）の入力端子１０６に共通に接続されている。

スイッチング素子ＳＷ２（１，１）〜ＳＷ２（１，ｍ），…，ＳＷ２（ｋ，１）〜ＳＷ２（ｋ，ｍ），…，ＳＷ２（ｎ，１）〜ＳＷ２（ｎ，ｍ）の各切替端子１０５は、シフトレジスタ７に接続されている。

スイッチング素子ＳＷ２（１，１）〜ＳＷ２（１，ｍ），…，ＳＷ２（ｋ，１）〜ＳＷ２（ｋ，ｍ），…，ＳＷ２（ｎ，１）〜ＳＷ２（ｎ，ｍ）の各々は、切替端子１０５にオン信号が入力されると、入力端子１０３と出力端子１０４を導通させる機能を有している。

スイッチング素子ＳＷ１（１）〜ＳＷ１（ｎ）の各々は、図２に示すように入力端子１０６と、出力端子１０７と、切替端子１０８を有している。スイッチング素子ＳＷ１（１）の入力端子１０６は、スイッチング素子ＳＷ２（１，１）〜ＳＷ２（１，ｍ）に共通して接続されている。スイッチング素子ＳＷ１（ｋ）の入力端子１０６は、スイッチング素子ＳＷ２（ｋ，１）〜ＳＷ２（ｋ，ｍ）に共通して接続されている。

スイッチング素子ＳＷ１（１）〜ＳＷ１（ｎ）の各々の出力端子１０７は、出力回路６に共通に接続されており、切替端子１０８はブロック選択回路８に接続されている。スイッチング素子ＳＷ１（１）〜ＳＷ１（ｎ）の各々は、切替端子１０８にオン信号が入力されると、入力端子１０６と出力端子１０７を導通させる機能を有している。

なお、電荷記憶素子Ｈ（１，１）から出力回路６まで、スイッチング素子ＳＷ２（１，１）とスイッチング素子ＳＷ１（１）の２段スイッチとして説明しているが、２段である必要はない。３段以上の複数段のスイッチング素子を介在させて電荷記憶素子Ｈ（１，１）から出力回路６までを接続しても良い。

シフトレジスタ７は、スイッチング素子ＳＷ２（１，１）〜ＳＷ２（１，ｍ），…，ＳＷ２（ｋ，１）〜ＳＷ２（ｋ，ｍ），…，ＳＷ２（ｎ，１）〜ＳＷ２（ｎ，ｍ）の各切替端子１０５に接続されている。シフトレジスタ７は、１ビットのデータを一時的に記憶し、クロック信号の立上りまたは立下りに同期して、記憶しているデータをシフトさせる機能を有している。シフトレジスタ７として、例えば、Ｄフリップフロップを縦続接続したものを使用することができる。

ブロック選択回路８は、スイッチング素子ＳＷ１（１）〜ＳＷ１（ｎ）の切替端子１０８に接続されており、ｎ個に分割されたブロックの１つを選択する機能を有している。ブロック選択回路８として、シフトレジスタ７の選択信号からブロック選択信号を生成する論理回路、あるいはシフトレジスタ７のｍ倍の周期でデータをシフトさせるシフトレジスタが挙げられる。

図３は、電荷増幅回路の構成を示す回路図である。電荷増幅回路Ａ（１，１）〜Ａ（ｎ，ｍ）のうちの任意の１つを電荷増幅回路Ａと称する。電荷記憶素子Ｈ（１，１）〜Ｈ（ｎ，ｍ）のうちの対応する１つを電荷記憶素子Ｈと称する。受光素子ＰＤ（１，１）〜ＰＤ（ｎ，ｍ）のうちの対応する１つを受光素子ＰＤと称する。電荷増幅回路Ａは、定電流回路１１および、リセット用素子１２、増幅用素子１３および、出力用素子１４を有している。電荷増幅回路Ａは、受光素子ＰＤで発生した電荷を増幅し、電荷記憶素子Ｈに伝送するとともに、受光素子ＰＤで発生した電荷をリセットする機能を有している。

次に、ｍ×ｎが２８８である場合の動作について説明する。主走査方向に２８８個配列された受光素子ＰＤは、スキャナ読取原稿からの反射光量に応じて電荷を発生する。読取信号ＩＩが電荷増幅回路Ａに入力されると、出力用素子１４がオンとなり、２８８個の受光素子ＰＤで発生した電荷は、増幅用素子１３で増幅され、それぞれ２８８個の電荷記憶素子Ｈに蓄積される。

電荷記憶素子Ｈに電荷が蓄積されると、出力用素子１４はオフとなる。出力用素子１４がオフとなると信号ＲＥＳＥＴによりリセット用素子１２がオンされ、受光素子ＰＤにて発生した電荷は、副走査方向の次のラインの原稿の読み取りのため、一旦リセットされる。

２８８個の電荷記憶素子Ｈに蓄積された電荷は、イメージセンサ１にスタート信号が入力されると１画素目から順次出力される。ここで、２８８個のスイッチング素子ＳＷ２（１）〜ＳＷ２ｎ（ｍ）は例えば隣り合った２４個ずつ１２個に分割されているとする。この場合（ｍ＝２４，ｎ＝１２）の例を波形図で説明する。

図４は、イメージセンサの動作を説明するためのタイミングチャートである。図５は、本実施の形態における電荷記憶素子から出力回路までの構成例を示す回路図である。

図４では、ＳＲ（１）〜ＳＲ（２６）は、シフトレジスタ７の出力信号ＳＲ（１）〜ＳＲ（２８８）の一部を示しており、ＢＲ（１）、ＢＲ（２）は、ブロック選択回路８の選択信号ＢＲ（１）〜ＢＲ（１２）の一部を示している。

図５では、ＳＧ（１）、ＳＧ（２）…、ＳＧ（２８８）は２８８個の電荷記憶素子Ｈの出力端子を示しており、スイッチング素子ＳＷ２（１）、ＳＷ２（２）…、ＳＷ２（２８８）はｍ＝２４，ｎ＝１２の場合の２８８個のスイッチング素子ＳＷ２（１）〜ＳＷ２ｎ（ｍ）に相当する。また、スイッチング素子ＳＷ１（１）、ＳＷ１（２）…ＳＷ１（１２）は、ｎ＝１２の場合の１２個のスイッチング素子ＳＷ１（１）〜ＳＷ１（ｎ）に相当する。

イメージセンサ１にスタート信号ＳＩが入力されると、次のクロックの立ち上がり（または立ち下り）に同期し、シフトレジスタ７の１ビット目の出力信号であるＳＲ（１）に“１”が出力され、スイッチング素子ＳＷ２（１）がオンし、またブロック選択回路の１ビット目の出力信号であるＢＲ（１）に“１”が出力され、スイッチング素子ＳＷ１（１）がオンする。この動作により、電荷記憶素子Ｈの出力端子ＳＧ（１）は、出力回路６の入力端子に接続される。ここで、出力回路６の入力端子には、オンしているスイッチング素子ＳＷ２（１）とＳＷ１（１）の他に、オフしているＳＷ２（２）〜ＳＷ２（２４）およびＳＷ１（２）〜ＳＷ１（１２）の３４個のスイッチング素子が接続されている。図５に示すように、ＳＷ２（２）には、寄生容量Ｃｇｓ４（２）、Ｃｄｓ４（２）が存在しており、出力回路６の入力端子に接続されている。その他３３個のスイッチング素子の寄生容量も同様に接続されている。すなわち、寄生容量の合計は、３４×（Ｃｇｓ＋Ｃｄｓ）となる。

図６は、検討例における電荷記憶素子から出力回路までの構成例を示す回路図である。通常考えられる構成は、図６に示すように、２８８個のスイッチング素子が１本の出力配線Ｌ１Ａに接続される構成である。図６において、ＳＷＡ（１）がオンし、配線Ｌ１Ａに端子ＳＧＡ（１）が接続されている場合、配線Ｌ１Ａにはオンしているスイッチング素子ＳＷＡ（１）の他に、オフしているスイッチング素子ＳＷＡ（２）〜ＳＷＡ（２８８）の２８７個の素子が接続されている。このとき、寄生容量の合計は、２８７×（Ｃｇｓ＋Ｃｄｓ）であり、図５に示した構成の８倍以上となる。したがって、図５に示した本実施の形態のイメージセンサの方が、図６に示した検討例のイメージセンサよりも高速に動作することが可能である。

以上より、本実施の形態に係るイメージセンサは、スイッチング素子を複数段の階層構造とすることで、出力回路の入力段に接続されているオフされているスイッチング素子の寄生容量を大幅に削減できる。このため、多数の受光素子を搭載しているイメージセンサにおいても、クロック周波数を上げることができ、読取速度の高速化が可能となる。

図７は、ブロック数ｎ＝３の場合の配置例を示す図である。図７に示す例では、第２配線群Ｌ２（１）〜Ｌ２（３）は、第１配線Ｌ１と平行に配置された一本の配線が延伸方向に沿って複数に分割されたように配置されている。第１スイッチ群ＳＷ１（１）〜ＳＷ１（３）は、第２配線群Ｌ２（１）〜Ｌ２（３）にそれぞれ対応して設けられ、第２配線群Ｌ２（１）〜Ｌ２（３）と第１配線Ｌ１との間に接続されている。センサブロック群Ｂ１〜Ｂ３は、第２配線群Ｌ２（１）〜Ｌ２（３）にそれぞれ信号を出力する。

このように、各ブロックＢ１〜Ｂ３に対応する出力配線である第２配線Ｌ２（１）〜Ｌ２（３）を１本分の配線領域に配置することができるので、ブロック数が増えたとしても第１配線Ｌ１および第２配線Ｌ２の延伸方向に直交する方向の幅を増やさずに済む。

図８は、ブロック数ｎ＝４の場合の配置例を示す図である。図８に示す例では、図７に示す例に加えてブロックＢ４が追加されている。この場合であっても、出力配線は、Ｌ２（４）が増えるが、配線領域はＬ２（１）〜Ｌ２（４）で一本分の領域が分割して使用されるので、ブロック数が増えても第１配線Ｌ１および第２配線Ｌ２の延伸方向に直交する方向の幅を増やさずに済む。

［変形例１］
上記の実施の形態ではスイッチング素子ＳＷ１とスイッチング素子ＳＷ２の２段構成となる例を示したが、２段である必要はなく、３段、４段と複数段の階層構造にスイッチング素子を配置しても、上記の実施の形態と同様の効果を得ることができる。

図９は、３段の階層構造にスイッチング素子を配置した場合の構成例を示す図である。図９に示すリニアイメージセンサは、図７、図８に示したセンサブロックＢ１と同様な構成のセンサブロック群Ｂ１〜Ｂｎ、第１配線Ｌ１、第２配線群Ｌ２（１）〜Ｌ２（ｊｎ）、第１スイッチ群ＳＷ１（１）〜ＳＷ１（ｎ）を複数組備える。図示しないが、ブロック選択回路およびシフトレジスタについては、共通して１つ設けられる。ここで、ｊ，ｎは、２以上の整数を示す。

複数の第１配線Ｌ１（１）〜Ｌ１（ｊ）は、一本の配線が延伸方向に沿って複数に分割されたように配置されている。また、第２配線群Ｌ２（１）〜Ｌ２（ｊｎ）も、他の一本の配線が延伸方向に沿って複数に分割されたように配置されている。

図９のリニアイメージセンサは、複数の第１配線Ｌ１（１）〜Ｌ１（ｊ）に平行に配置された第３配線Ｌ３と、複数の第１配線Ｌ１（１）〜Ｌ１（ｊ）にそれぞれ対応して設けられ、複数の第１配線Ｌ１（１）〜Ｌ１（ｊ）と第３配線Ｌ３とに接続された第３スイッチ群ＳＷ３（１）〜ＳＷ３（ｊ）とをさらに備える。

第１スイッチ群ＳＷ１（１）〜ＳＷ１（ｎ）は、第２配線群Ｌ２（１）〜Ｌ２（ｎ）にそれぞれ対応して設けられ、第２配線群Ｌ２（１）〜Ｌ２（ｎ）と第１配線Ｌ１との間に接続されている。センサブロック群Ｂ１〜Ｂｎは、第２配線群Ｌ２（１）〜Ｌ２（ｎ）にそれぞれ信号を出力する。ここで、ｎ＝３とすれば図９のリニアイメージセンサは、図７に示した構成をｊ個含むこととなり、ｎ＝４とすれば図８に示した構成をｊ個含むこととなる。

このように、スイッチング素子の階層を３階層にすることによって、受光素子の数がｓらに増えた場合でも、アクティブな信号伝達経路の寄生容量を増加させないようにすることができる。

［変形例２］
上記の実施の形態では、スイッチング素子ＳＷ２を任意のｍ（ｍは２以上の整数）個ずつ（たとえば２４個ずつ）、ｎ（ｎは２以上の整数）個に分割したが、ｍは固定である必要はなく、イメージセンサ１内で１つのブロックごとに自由に設定することができる。

例えば３０４個のスイッチング素子ＳＷ２があった場合、２４個ずつ１２個のブロックにまとめ、１６個のスイッチング素子ＳＷ２を１個のブロックにまとめても良い。この場合も、上記の実施の形態と同様な効果を得ることができる。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ イメージセンサ、６ 出力回路、７ シフトレジスタ、８ ブロック選択回路、１１ 定電流回路、１２ リセット用素子、１３ 増幅用素子、１４ 出力用素子、１０３，１０６ 入力端子、１０４，１０７，ＳＧ 出力端子、１０５，１０８ 切替端子、Ａ 電荷増幅回路、Ｂ１〜Ｂｎ センサブロック、Ｃｇｓ４ 寄生容量、Ｈ 電荷記憶素子、Ｌ１，Ｌ１Ａ，Ｌ２ 配線、ＰＤ 受光素子、ＳＧＡ 端子、ＳＷ１，ＳＷ２，ＳＷＡ スイッチング素子。

Claims (3)

1. 第１配線と、
   前記第１配線と平行に配置された一本の配線が延伸方向に沿って複数に分割されたように配置される第２配線群と、
   前記第２配線群にそれぞれ対応して設けられ、前記第２配線群と前記第１配線との間に接続された第１スイッチ群と、
   前記第２配線群にそれぞれ信号を出力するセンサブロック群と、
   前記第１スイッチ群の導通を制御するブロック選択回路と、
   シフトレジスタとを備え、
   前記センサブロック群の各々は、
   複数の受光素子と、
   前記複数の受光素子の出力にそれぞれ接続された複数の電荷増幅回路と、
   前記複数の電荷増幅回路の出力にそれぞれ接続された複数の電荷記憶素子と、
   前記複数の電荷記憶素子にそれぞれ対応して設けられ、前記複数の電荷記憶素子の出力と前記第２配線群のうちの対応する１つの配線とに接続された複数の第２スイッチとを含み、
   前記シフトレジスタは、前記複数の第２スイッチを順に導通させ、
   ｋを１以上の整数とすると、前記センサブロック群のうちの一つのセンサブロック中の前記複数の受光素子は、第ｋ番目の受光素子と第ｋ＋１番目の受光素子とが互いに隣接するように配置される、イメージセンサ。
2. 前記センサブロック群のうちの１つのセンサブロック中に含まれる前記複数の受光素子は、他のセンサブロック中に含まれる前記複数の受光素子とともに、１列に並んで配置される、請求項１に記載のイメージセンサ。
3. 請求項１に記載の第１配線、第２配線群、第１スイッチ群、センサブロック群を複数組備え、
   複数の前記第１配線は、一本の配線が延伸方向に沿って複数に分割されたように配置され、
   複数の前記第１配線に平行に配置された第３配線と、
   複数の前記第１配線にそれぞれ対応して設けられ、複数の前記第１配線と前記第３配線とに接続された第３スイッチ群とをさらに備える、イメージセンサ。
   

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