JP2019083315A - セラミック電子部品およびその製造方法、ならびに電子装置 - Google Patents

セラミック電子部品およびその製造方法、ならびに電子装置 Download PDF

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Abstract

【課題】高い信頼性を有しながら小型化および高容量化を実現することができる、セラミック電子部品およびその製造方法、ならびに電子装置を提供する。【解決手段】本発明によるセラミック電子部品は、互いに対向する一対の電極と、前記一対の電極の間に位置し複数のセラミックナノシートを含む誘電体膜と、を含み、前記複数のセラミックナノシートは、互いに分離された少なくとも２つのピークで表される面方向大きさの多峰性分布を有する。【選択図】図１

Description

本発明は、セラミック電子部品およびその製造方法、ならびに電子装置に関する。
セラミックを使用する電子部品として、キャパシタ、インダクタ、圧電素子、バリスタまたはサーミスタなどがある。これらのうち、キャパシタは、静電容量を得るために使用される電子部品であって、電子回路を構成する重要な素子である。キャパシタの一例である積層セラミックキャパシタ（ｍｕｌｔｉ−ｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ、ＭＬＣＣ）は、複数のキャパシタを含み、例えばチップ形態に製造され、液晶表示装置などの映像機器、コンピュータおよびモバイルフォンなど多様な電子装置のプリント回路基板に装着される。ＭＬＣＣは、電気を充電または放電させる役割を果たすことができ、カップリング（ｃｏｕｐｌｉｎｇ）、デカップリング（ｄｅｃｏｕｐｌｉｎｇ）、インピーダンス整合（ｉｍｐｅｄａｎｃｅ ｍａｔｃｈｉｎｇ）用素子などに用いることができる。
最近、電子機器に高機能化、高効率化および小型化が要求され、電子装置内に装着される積層セラミックキャパシタのようなセラミック電子部品も高性能化および小型化が要求されており、さらに温度依存性および／または電圧依存性が低いという特性や、高い信頼性も要求されている。
そこで本発明は、高い信頼性を有しながら小型化および高容量化を実現することができるセラミック電子部品を提供することを目的とする。
また、本発明の他の目的は、前記セラミック電子部品の製造方法を提供することにある。
また、本発明のさらに他の目的は、前記セラミック電子部品を含む電子装置を提供することにある。
本発明の一実施形態によれば、互いに対向する一対の電極と、前記一対の電極の間に位置し複数のセラミックナノシートを含む誘電体膜とを含み、前記複数のセラミックナノシートは、互いに分離された少なくとも２つのピークで表される面方向大きさの多峰性分布を有するセラミック電子部品が提供される。
前記面方向大きさの多峰性分布は、１．５μｍ以上の面方向大きさで現れる第１ピークと、前記第１ピークと分離され、前記第１ピークの面方向大きさよりも小さい面方向大きさで現れる第２ピークと、を含んでもよい。
前記第１ピークの面方向大きさは、１．５μｍ〜１０μｍであってもよく、前記第２ピークの面方向大きさは、１．０μｍ以下であってもよい。
前記第１ピークの面方向大きさと前記第２ピークの面方向大きさとの比率は、２：１〜１０：１であってもよい。
前記第１ピークの面方向大きさは、２．０μｍ〜５．０μｍであってもよく、前記第２ピークの面方向大きさは、０．５μｍ〜１．０μｍであってもよく、前記第１ピークの面方向大きさと前記第２ピークの面方向大きさとの比率は、２．４：１〜６：１であってもよい。
前記複数のセラミックナノシートは、１μｍ〜１０μｍのうちの少なくとも一部の範囲で面方向大きさの分布を示し、前記第１ピークを有する第１セラミックナノシート群と、前記第１セラミックナノシート群の平均面方向大きさよりも平均面方向大きさが小さく、かつ前記第２ピークを有する第２セラミックナノシート群とを含んでもよい。
前記第１セラミックナノシート群と前記第２セラミックナノシート群とは、５：１〜１００：１の体積比で含まれてもよい。
前記複数のセラミックナノシートは、互いに分離された２つのピークで表される面方向大きさの２峰性分布を有してもよい。
前記誘電体膜は、９．０％以下の空隙率を有してもよく、前記空隙率は、前記誘電体膜の総面積に対する空隙の面積の比率であり得る。
前記セラミックナノシートは、５０以上の誘電率を有してもよい。
前記セラミックナノシートは、Ｃａ２Ｎｂ３Ｏ１０、Ｃａ２ＮａＮｂ４Ｏ１３、Ｃａ２Ｎａ２Ｎｂ５Ｏ１６、Ｓｒ２Ｎｂ３Ｏ１０、ＳｒＢｉ４Ｔｉ４Ｏ１５、Ｔｉ２ＮｂＯ７、ＬａＮｂ２Ｏ７またはこれらの組み合わせを含んでもよい。
前記セラミックナノシートは、セラミック粉末から剥離されたナノ構造体であってもよい。
前記誘電体膜は、前記複数のセラミックナノシートからなる二次元ナノシート単一層（２−ｄｉｍｅｎｓｉｏｎａｌ ｎａｎｏｓｈｅｅｔ ｍｏｎｏｌａｙｅｒ）を１以上含んでもよい。
前記誘電体膜の厚さは、０．５μｍ以下であってもよい。
前記誘電体膜は、前記複数のセラミックナノシートを含む第１誘電体膜と、前記第１誘電体膜の一方の面に位置し、バルク誘電体層を含む第２誘電体膜とを含んでもよい。
前記誘電体膜は、前記複数のセラミックナノシートを含む第１誘電体膜と、前記第１誘電体膜の一方の面に位置し、前記バルク誘電体層を含む第２誘電体膜と、前記第２誘電体膜の一方の面に位置し、前記複数のセラミックナノシートを含む第３誘電体膜と含んでもよい。
前記セラミック電子部品は、積層セラミックキャパシタ（ＭＬＣＣ）を含んでもよく、前記積層セラミックキャパシタ（ＭＬＣＣ）は、前記一対の電極および前記誘電体膜を含む単位キャパシタが複数積層された構造を有してもよい。
他の実施形態によれば、層状のセラミック粉末を合成する段階と、前記層状のセラミック粉末を剥離して面方向大きさの分布が異なる複数のセラミックナノシートを用意する段階と、第１電極の上に前記複数のセラミックナノシートを形成して誘電体膜を形成する段階と、前記誘電体膜の上に第２電極を形成する段階とを含み、前記複数のセラミックナノシートは、互いに分離された少なくとも２つのピークで表される面方向大きさの多峰性分布を有するセラミック電子部品の製造方法を提供する。
前記複数のセラミックナノシートを用意する段階は、１μｍ〜１０μｍのうちの少なくとも一部の範囲で面方向大きさの分布を有し、１．５μｍ以上の面方向大きさで第１ピークを示す第１セラミックナノシート群を用意する段階と、前記第１セラミックナノシート群の平均粒径よりも平均粒径が小さく、かつ前記第１ピークの面方向大きさよりも小さい面方向大きさで第２ピークを示す第２セラミックナノシート群を用意する段階と、前記第１セラミックナノシート群と前記第２セラミックナノシート群とを混合する段階と、を含んでもよい。
前記第１セラミックナノシート群を用意する段階および前記第２セラミックナノシート群を用意する段階は、それぞれ熱処理する段階および遠心分離する段階の少なくとも一方を含んでもよく、前記第１セラミックナノシート群を用意する段階は、前記第２セラミックナノシート群を用意する段階より高い温度で熱処理を行うこと、および前記第２セラミックナノシート群を用意する段階より遅い速度で遠心分離を行うことの少なくとも一方を含んでもよい。
前記第１セラミックナノシート群と前記第２セラミックナノシート群とを混合する段階においては、前記第１セラミックナノシート群と前記第２セラミックナノシート群とを５：１〜１００：１の体積比で混合してもよい。
前記誘電体膜を形成する段階は、前記複数のセラミックナノシートを含むセラミックナノシート溶液を用意する段階と、ＬＢ法、交互吸着法、スピンコーティング法、スリットコーティング法、バーコーティング法またはディップコーティング法を用いて、前記第１電極の上に前記セラミックナノシート溶液をコーティングして二次元ナノシート単一層を形成する段階と、を含んでもよい。
前記誘電体膜を形成する段階は、前記二次元ナノシート単一層を形成する段階を複数回行って、複数の二次元ナノシート単一層を形成する段階を含んでもよい。
また他の実施形態によれば、前記セラミック電子部品を含む電子装置を提供する。
本発明によれば、高い信頼性を有しながらも小型化および高容量化を実現することができるセラミック電子部品が提供されうる。
本発明に係るセラミック電子部品の一例であるキャパシタを示す断面図である。 本発明の一形態による誘電体膜に含まれるセラミックナノシートを概略的に示す平面図である。 図２に示す誘電体膜に含まれるセラミックナノシートの面方向大きさの分布の一例を示すグラフである。 本発明の他の実施形態によるセラミック電子部品を示す概略図である。 本発明の他の実施形態によるセラミック電子部品を示す概略図である。 本発明の他の実施形態によるセラミック電子部品を概略的に示す斜視図である。 図６に示すセラミック電子部品の誘電体膜の断面を概略的に示す図である。 図６に示すセラミック電子部品の誘電体膜の多様な構造の一例を、概略的に示す断面図である。 図６に示すセラミック電子部品の誘電体膜の多様な構造の他の一例を、概略的に示す断面図である。 本発明の他の実施形態によるセラミック電子部品を概略的に示す斜視図である。 図１０に示すセラミック電子部品をＡ−Ａ’方向に切断した断面概略図である。 合成例３で得られたナノシート溶液内に分散されたナノシートの面方向大きさの分布を示すグラフである。 合成例４で得られたナノシート溶液内に分散されたナノシートの面方向大きさの分布を示すグラフである。 実施例１−１によるキャパシタでの複数のセラミックナノシートの面方向大きさの分布を示すグラフである。
以下、本発明の実施形態について、本技術分野で通常の知識を有する者が容易に実施できるように詳しく説明する。しかし、権利範囲は様々な形態に実現され、ここで説明する実施形態に限定されない。
図面で様々な層および領域を明確に表現するために、厚さを拡大して示した。明細書全体にわたって、類似の部分については同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるというとき、これは他の部分の“直上”にある場合だけでなく、その中間に他の部分がある場合も含む。反対に、ある部分が他の部分の“直上”にあるというときは、中間に他の部分がないことを意味する。
以下、図面を参照して一実施形態のセラミック電子部品を説明する。
図１は、本発明の一形態に係るセラミック電子部品の一例であるキャパシタを示す概略図である。
図１を参照すれば、本発明の一実施形態に係るキャパシタ１０は、互いに対向する一対の電極１１、１２および誘電体膜１３を含む。
一対の電極１１、１２は、金属などの導電体を含み、例えばニッケル（Ｎｉ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａｇ）、錫（Ｓｎ）、これらの合金またはこれらの組み合わせを含むことができるが、これらに限定されるものではない。一対の電極１１、１２は、例えば金属板、基板（図示せず）の上に形成された導電層、基板（図示せず）の上にメッキされた金属メッキ板等の形態であり得る。ここで、基板は、例えばガラス基板、半導体基板、高分子基板またはこれらの組み合わせであり得る。
誘電体膜１３は一対の電極１１、１２の間に位置し、一対の電極１１、１２は誘電体膜１３によって電気的に絶縁され得る。
誘電体膜１３は、複数のセラミックナノシート（ｃｅｒａｍｉｃ ｎａｎｏｓｈｅｅｔｓ）が単一層で配列された二次元ナノシート単一層（２−ｄｉｍｅｎｓｉｏｎａｌ ｎａｎｏｓｈｅｅｔ ｍｏｎｏｌａｙｅｒ ｆｉｌｍ）を含むことができ、二次元ナノシート単一層を１層または２層以上含むことができる。
セラミックナノシート（以下、単に‘ナノシート’とも称する）は、例えば層状構造のバルクセラミック粉末から得られた剥離構造体（ｅｘｆｏｌｉａｔｅｄ ｎａｎｏｓｔｒｕｃｔｕｒｅ）であり得る。ナノシートは、例えば５０以上の誘電率を有するセラミック物質から形成でき、例えば金属酸化物ナノシートであり、例えばＣａ２Ｎｂ３Ｏ１０、Ｃａ２ＮａＮｂ４Ｏ１３、Ｃａ２Ｎａ２Ｎｂ５Ｏ１６、Ｓｒ２Ｎｂ３Ｏ１０、ＳｒＢｉ４Ｔｉ４Ｏ１５、Ｔｉ２ＮｂＯ７、ＬａＮｂ２Ｏ７またはこれらの組み合わせを含むナノシートであるが、これらに限定されるものではない。
各セラミックナノシートは、所定の面方向大きさ（ｌａｔｅｒａｌ ｓｉｚｅ）（以下、‘面方向大きさ’という）を有する薄い板状の形態を有し得る。セラミックナノシートの平均厚さは、例えば５ｎｍ以下、例えば３ｎｍ以下、例えば２ｎｍ以下、例えば１．５ｎｍ以下であり得る。ナノシートの面方向大きさは、例えば０．１μｍ〜３０μｍ、例えば０．２μｍ〜２０μｍ、例えば０．３μｍ〜１５μｍ、例えば０．５μｍ〜１０μｍであり得る。ナノシートの面方向大きさは、バルクセラミック粉末の合成および剥離段階における合成および剥離条件によって決定され得る。
誘電体膜１３は、互いに異なる面方向大きさの分布を有する複数のセラミックナノシートを含むことができる。セラミックナノシートの面方向大きさの分布は、例えば連続確率分布（ｃｏｎｔｉｎｕｏｕｓ ｐｒｏｂａｂｉｌｉｔｙ ｄｉｓｔｒｉｂｕｔｉｏｎ）で表される。本発明の一実施形態に係る複数のセラミックナノシートは、互いに分離された少なくとも２つのピークで表される面方向大きさの多峰性分布（ｍｕｌｔｉｍｏｄａｌ ｌａｔｅｒａｌ ｓｉｚｅ ｄｉｓｔｒｉｂｕｔｉｏｎ）を有し得る。
一例として、１．５μｍ以上の面方向大きさで現れる第１ピーク、および第１ピークと分離され、第１ピークでの面方向大きさよりも小さい面方向大きさで現れる第２ピークを含む面方向大きさの多峰性分布を有し得る。
セラミックナノシートの面方向大きさの多峰性分布は、例えば面方向大きさの２峰性分布または面方向大きさの３峰性分布であり得る。一例として、セラミックナノシートの面方向大きさの多峰性分布は、面方向大きさの２峰性分布であり得る。
図２は、本発明の一形態による誘電体膜に含まれるセラミックナノシートを概略的に示す平面図であり、図３は、図２に示す誘電体膜に含まれるセラミックナノシートの面方向大きさの分布の一例を示すグラフである。
図２を参照すれば、誘電体膜１３は、比較的大きな面方向大きさの分布を有する複数のセラミックナノシート１３ａからなる第１セラミックナノシート群と、比較的小さな面方向大きさの分布を有する複数のセラミックナノシート１３ｂからなる第２セラミックナノシート群と、を含む面方向大きさの２峰性分布を有し得る。第１セラミックナノシート群のナノシート１３ａおよび第２セラミックナノシート群のナノシート１３ｂは、ランダムに配列されていてもよく、例えば比較的大きな面方向大きさを有する第１セラミックナノシート群のナノシート１３ａの間に、比較的小さな面方向大きさを有する第２セラミックナノシート群のナノシート１３ｂが充填されるように配列されていてもよい。誘電体膜１３は、不可避的に発生する空隙１３ｃも含むことができる。ここで、空隙１３ｃは、ナノシート１３ａ、１３ｂによって覆われていない開放領域、またはナノシート１３ａと１３ｂとの間の隙間であり得る。
図３を参照すれば、誘電体膜１３のナノシートは、第１ピークＰ１で表される面方向大きさの単峰性分布（ｕｎｉｍｏｄａｌ ｌａｔｅｒａｌ ｓｉｚｅ ｄｉｓｔｒｉｂｕｔｉｏｎ）（ａ）を有する第１セラミックナノシート群と、第２ピークＰ２で表される面方向大きさの単峰性分布（ｂ）を有する第２セラミックナノシート群と、を混合して得ることができる。
一例として、第１セラミックナノシート群は、例えば１μｍ〜１０μｍのうちの少なくとも一部の範囲で面方向大きさの分布（ＬＳＲ１）を示し、例えば第１ピークＰ１の面方向大きさ（ＬＳＰ１）は１．５μｍ〜１０μｍであり得る。
一例として、第２セラミックナノシート群は、第１セラミックナノシート群のナノシートの面方向大きさよりも小さくてもよく、例えば０．０１μｍ〜５μｍのうちの少なくとも一部の範囲で面方向大きさの分布（ＬＳＲ２）を示すことができ、第２ピークＰ２の面方向大きさ（ＬＳＰ２）は、例えば２．０μｍ以下、例えば１．０μｍ以下であり得る。
一例として、第１ピークＰ１の面方向大きさ（ＬＳＰ１）は、第２ピークＰ２の面方向大きさ（ＬＳＰ２）よりも２倍以上大きくてもよく、例えば第１ピークＰ１の面方向大きさと第２ピークＰ２の面方向大きさとの比率（ＬＳＰ１：ＬＳＰ２）は、２：１〜１０：１であり得る。
一例として、第１ピークＰ１の面方向大きさ（ＬＳＰ１）は２．０μｍ〜５．０μｍであり得、第２ピークＰ２の面方向大きさ（ＬＳＰ２）は０．５μｍ〜１．０μｍであり得、第１ピークＰ１の面方向大きさと第２ピークＰ２の面方向大きさとの比率（ＬＳＰ１：ＬＳＰ２）は、２．４：１〜６：１であり得るが、これらに限定されるものではない。
第１セラミックナノシート群は、第２セラミックナノシート群よりも誘電体膜１３中に高い体積比率で含まれ得、例えば第１セラミックナノシート群は第２セラミックナノシート群よりも５倍以上高い体積比率で含まれ得、例えば第１セラミックナノシート群と第２セラミックナノシート群とは、例えば５：１〜１００：１の体積比、例えば５：１〜８０：１の体積比、例えば５：１〜７０：１の体積比、例えば５：１〜５０：１の体積比で含まれ得るが、これらに限定されるものではない。
このように誘電体膜１３は、互いに異なる面方向大きさの分布を有する複数のセラミックナノシートを含むことによって、比較的大きな面方向大きさを有する第１セラミックナノシート群のセラミックナノシート１３ａの間に、比較的小さな面方向大きさを有する第２セラミックナノシート群のセラミックナノシート１３ｂが効果的に充填され、これにより誘電体膜１３内に不可避的に発生する空隙を効果的に減らすことができる。これにより、誘電体膜１３の空隙率（ｐｏｒｏｓｉｔｙ）を効果的に下げることができる。ここで、空隙率は、誘電体膜１３の総面積に対してナノシート１３ａ、１３ｂによって覆われていない開放領域の面積の比率、すなわち、誘電体膜１３の総面積に対する空隙の面積の比率で定義され得る。
誘電体膜１３の空隙率は、例えば９．０％以下、例えば８．８％以下、例えば８．５％以下、例えば８．０％以下、例えば７．５％以下、例えば７．０％以下であり得る。
誘電体膜１３の空隙率は、例えば第１セラミックナノシート群のナノシート１３ａと第２ナノシート群のナノシート１３ｂのそれぞれの面方向大きさ、これらの面方向大きさの比率、およびこれらの混合比率（体積比率または面積比率）によって調節され得る。
誘電体膜１３の厚さは、例えば０．５μｍ以下、例えば０．３μｍ以下、例えば０．２μｍ以下、例えば０．１μｍ以下であり得る。
このように、誘電体膜１３にセラミックナノシートを含有させることによって、バルクセラミック粉末を使用するときと比較して、誘電体膜１３の厚さを大きく減らすことができ、キャパシタの容量（ｃａｐａｃｉｔａｎｃｅ）を高めることができる。特にバルクセラミック粉末は、結晶粒の大きさの減少による容量の急激な低下によって誘電体膜の厚さを減らすのに限界があるが、セラミックナノシートを含む誘電体膜１３は、このような厚さの限界はなく、さらに薄い厚さで高い容量を実現することができる。
また、前述のように誘電体膜１３は、互いに異なる面方向大きさの分布を有する複数のセラミックナノシートを含むことによって、誘電体膜１３の空隙率を効果的に下げて、キャパシタの容量を一層高めることができる。
以下、セラミック電子部品の製造方法の一例を、図１〜図３を参照して説明する。
本発明の一形態によるセラミック電子部品の製造方法は、層状のセラミック粉末を合成する段階、層状のセラミック粉末を剥離して面方向大きさの分布が異なる複数のセラミックナノシート１３ａ、１３ｂを用意する段階、電極１１の上に複数のセラミックナノシートを形成して誘電体膜１３を形成する段階、および誘電体膜１３の上に電極１２を形成する段階を含む。
層状のセラミック粉末は、層状のセラミック材料から得ることができ、層状のセラミック材料は、例えば遷移金属酸化物とアルカリ金属化合物および／またはアルカリ土類金属化合物とを含む混合物を熱処理して得ることができる。遷移金属酸化物は、例えばＮｂ、Ｓｒ、Ｂｉ、Ｔｉ、Ｒｅ、Ｖ、Ｏｓ、Ｒｕ、Ｔａ、Ｉｒ、Ｗ、Ｇａ、Ｍｏ、Ｉｎ、Ｃｒ、Ｒｈ、Ｍｎ、Ｃｏ、Ｆｅまたはこれらの組み合わせを含む金属の酸化物から選択でき、例えばＮｂ２Ｏ５などであり得るが、これらに限定されるものではない。アルカリ金属化合物および／またはアルカリ土類金属化合物は、例えばＣａ、Ｋまたはこれらの組み合わせを含む化合物から選択でき、例えばＣａＣＯ３、Ｋ２ＣＯ３などであり得るが、これらに限定されるものではない。遷移金属酸化物とアルカリ金属化合物および／またはアルカリ土類金属化合物との混合比率は、製造しようとするセラミック材料の組成を考慮して適切に選択でき、例えば、遷移金属酸化物１モル当り、アルカリ金属化合物および／またはアルカリ土類金属化合物０．１モル〜１モルを混合することができるが、これに限定されるものではない。熱処理は、例えば大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または真空雰囲気下で、７５０〜１５００℃で１０時間〜５０時間行うことができるが、これらに限定されるものではない。
層状のセラミック材料は、粉砕して層状のセラミック粉末として得ることができる。
層状のセラミック粉末は、多様な方法で剥離され、例えば浸透圧現象を用いたプロトン酸や、有機陽イオンの順次的なイオン交換と層間挿入反応とを行うことによって剥離され得る。
一例として、層状のセラミック粉末は、塩酸、硫酸などの酸性溶液で酸交換処理され、アルカリ金属の少なくとも一部がプロトン（Ｈ＋）に交換された層状プロトン交換セラミック粉末となる。酸性溶液の濃度、処理温度、処理時間などは、適切に選択でき、特に制限されない。
次いで、得られた層状プロトン交換セラミック粉末は、インターカレーション処理され、インターカレーションされた層状セラミック粉末を得ることができる。インターカレーションは、例えば炭素数１〜２０のアルキル基を有するアルキルアンモニウム塩化合物を、インターカラントとして用いて行われ得るが、これに限定されるものではない。アルキルアンモニウム塩化合物の例としては、例えばテトラメチルアンモニウムヒドロキシドなどのテトラメチルアンモニウム化合物、テトラエチルアンモニウムヒドロキシドなどのテトラエチルアンモニウム化合物、テトラプロピルアンモニウムヒドロキシドなどのテトラプロピルアンモニウム化合物、テトラブチルアンモニウムヒドロキシドなどのテトラブチルアンモニウム化合物、および／またはベンジルメチルアンモニウムヒドロキシドなどのベンジルアルキルアンモニウム化合物などが挙げられるが、これらに限定されるものではない。
アルキルアンモニウム塩化合物は、水溶液形態で提供され、アルキルアンモニウム塩化合物水溶液の濃度は、層状プロトン交換セラミック粉末のプロトンを基準に、０．０１〜２０ｍｏｌ％であることが好ましいが、これに限定されるものではない。インターカレーション処理の温度および時間は特に制限されず、例えば２５℃〜８０℃で１日〜５日間行われ得るが、これらに限定されるものではない。インターカラントは、層状プロトン交換セラミック粉末の層の間に挿入されて、セラミックナノシートに容易に分離されるようにする。効果的な剥離のために、遠心分離、超音波またはこれらの組み合わせを行うことができる。
層状のセラミック粉末から剥離されたセラミックナノシートは、単結晶のセラミックナノシートであり得、溶媒内で安定的に分散されコロイド形態に存在し得る。溶媒は、例えば高誘電率溶媒、例えば水または極性溶媒、例えば水、アルコール、アセトニトリル、ジメチルスルホキシド、ジメチルホルムアミド、プロピレンカーボネート、またはこれらの組み合わせであり得るが、これらに限定されるものではない。
セラミックナノシートを用意する段階は、面方向大きさの分布が異なる複数のセラミックナノシートをそれぞれ用意した後、これらを混合することにより行うことができる。例えばセラミックナノシートを用意する段階は、比較的大きな面方向大きさの分布を有する複数のセラミックナノシート１３ａからなる第１セラミックナノシート群を用意する段階、比較的小さな面方向大きさの分布を有する複数のナノシート１３ｂからなる第２セラミックナノシート群を用意する段階、および上記第１セラミックナノシート群と上記第２セラミックナノシート群とを混合する段階、を含むことができる。第１セラミックナノシート群をなすナノシート１３ａは、１μｍ〜１０μｍのうちの少なくとも一部の範囲で面方向大きさの分布を示し、１．５μｍ以上の面方向大きさ（ＬＳＰ１）で現れる第１ピークＰ１を有することができ、第２セラミックナノシート群をなすナノシート１３ｂは、第１セラミックナノシート群の平均面方向大きさよりも平均面方向大きさが小さく第１ピークＰ１よりも小さい面方向大きさ（ＬＳＰ２）で現れる第２ピークＰ２を有し得る。
セラミックナノシートの面方向大きさは、多様な方法によって調節され得る。例えばセラミックナノシートの面方向大きさは、層状のセラミック材料または層状のセラミック粉末を用意する段階における熱処理温度および／または熱処理時間によって調節される。例えば、高い温度で熱処理されるほど面方向大きさの大きいセラミックナノシートが得られる。例えば、セラミックナノシートの面方向大きさは、層状セラミック粉末の剥離段階で、遠心分離の条件によって調節され、例えば遅い速度で遠心分離するほど、面方向大きさの大きいセラミックナノシートが得られる。したがって、例えば複数のナノシート１３ａからなる第１セラミックナノシート群を用意する段階は、複数のナノシート１３ｂからなる第２セラミックナノシート群を用意する段階よりも、高い温度で熱処理を行うか遅い速度で遠心分離を行うことを含みうる。
第１セラミックナノシート群および第２セラミックナノシート群は、それぞれ溶媒に分散された形態で混合され得、第１セラミックナノシート群と第２セラミックナノシート群とは、例えば５：１〜１００：１の体積比例えば５：１〜８０：１の体積比、例えば５：１〜７０：１の体積比、例えば５：１〜５０：１の体積比で混合され得るが、これらに限定されるものではない。
複数のセラミックナノシートを含むセラミックナノシート溶液は、電極１１の上に溶液法でコーティングされ二次元ナノシート単一層に形成される。コーティング方法としては、例えばＬＢ法、交互吸着法、スピンコーティング法、スリットコーティング法、バーコーティングまたはディップコーティング等が挙げられる。コーティングは、１回または２回以上行うことができ、２回以上行って複数の二次元ナノシート単一層を得ることができる。
以下、本発明の他の実施形態によるセラミック電子部品を説明する。
図４は、本発明の他の実施形態によるセラミック電子部品を示す概略図である。
図４を参照すれば、他の実施形態によるセラミック電子部品は、前述の実施形態と同様に、互いに対向する一対の電極１１、１２、および一対の電極１１、１２の間に位置する誘電体膜１３を含む。
しかし、本実施形態によるセラミック電子部品は、前述の実施形態とは異なり、誘電体膜１３が、複数のセラミックナノシートを含む第１誘電体膜１４と、セラミックバルク（ｂｕｌｋ）誘電体層を含む第２誘電体膜１５と、を含む。
第１誘電体膜１４は、前述の複数のセラミックナノシートを含むことができ、前述のように層状構造のバルクセラミック粉末から得られた剥離構造体を含むことができ、複数のナノシートが単層で配列された二次元ナノシート単一層を含むことができる。具体的な説明は前述のとおりである。
第２誘電体膜１５は、剥離されないバルク誘電体層を含むことができる。バルク誘電体層は、例えば１００以上の誘電率を有する金属酸化物を含むことができ、例えばバリウム（Ｂａ）、ストロンチウム（Ｓｒ）および／またはチタン（Ｔｉ）を含む金属酸化物を含むことができ、例えばＢａＴｉＯ３、ＳｒＴｉＯ３またはＢａ０．５Ｓｒ０．５ＴｉＯ３を含むことができるが、これらに限定されるものではない。
第１誘電体膜１４は、第２誘電体膜１５の下部または上部に配置することができ、第２誘電体膜１５より薄くてもよい。一例として、第１誘電体膜１４の厚さは、例えば１０ｎｍ以下例えば８ｎｍ以下、例えば５ｎｍ以下、例えば３ｎｍ以下であり得る。一例として、第１誘電体膜１４の厚さは、例えば０．５ｎｍ〜１０ｎｍ、例えば０．５ｎｍ〜８ｎｍ、例えば１ｎｍ〜５ｎｍ、例えば１ｎｍ〜３ｎｍであり得る。一例として、第１誘電体膜１４は、１層の二次元ナノシート単一層であり得る。一例として、第２誘電体膜１５の厚さは、例えば１０μｍ以下、例えば５μｍ以下、例えば３μｍ以下、例えば２μｍ以下であり得る。一例として、第２誘電体膜１５の厚さは、例えば０．０１μｍ〜１０μｍ、例えば０．０１μｍ〜約５μｍ、例えば０．０１μｍ〜約３μｍ、例えば０．０１μｍ〜約２μｍであり得る。
このように、第２誘電体膜１５の下部または上部にセラミックナノシートを含む第１誘電体膜１４を形成することによって、高誘電率を有するバルク誘電体層を適用した第２誘電体膜１５と電極１１、１２との界面で発生することがある不均一性を減少させ、誘電率をさらに改善することができる。
図５は、本発明の他の実施形態によるセラミック電子部品を示す概略図である。
図５を参照すれば、他の実施形態によるセラミック電子部品は、前述の実施形態と同様に、互いに対向する一対の電極１１、１２、および一対の電極１１、１２の間に位置する誘電体膜１３を含む。
しかし、本実施形態によるセラミック電子部品は、前述の実施形態とは異なり、誘電体膜１３が、複数のセラミックナノシートを含む第１誘電体膜１４、バルク誘電体層を含む第２誘電体膜１５、および複数のセラミックナノシートを含む第３誘電体膜１６を含む。
第１誘電体膜１４および第３誘電体膜１６は、前述のような複数のセラミックナノシートを含むことができ、前述のように層状構造のバルクセラミック粉末から得られた剥離構造体であり得、複数のセラミックナノシートが単層で配列された二次元ナノシート単一層を含むことができる。具体的な説明は、前述のとおりである。
第２誘電体膜１５は、剥離されないセラミックバルク誘電体層を含むことができる。セラミックバルク誘電体層は、例えば１００以上の誘電率を有する金属酸化物を含むことができ、例えばバリウム（Ｂａ）、ストロンチウム（Ｓｒ）、および／またはチタン（Ｔｉ）を含む金属酸化物を含むことができ、例えばＢａＴｉＯ３、ＳｒＴｉＯ３またはＢａ０．５Ｓｒ０．５ＴｉＯ３を含むことができるが、これらに限定されるものではない。
第１誘電体膜１４は、第２誘電体膜１５の下部に配置され、第３誘電体膜１６は、第２誘電体膜１５の上部に配置される。第１誘電体膜１４および第３誘電体膜１６は、第２誘電体膜１５よりも薄くてもよい。一例として、第１誘電体膜１４および第３誘電体膜１６の厚さは、例えば１０ｎｍ以下、例えば８ｎｍ以下、例えば５ｎｍ以下、例えば３ｎｍ以下であり得る。一例として、第１誘電体膜１４および第３誘電体膜１６の厚さは、例えば０．５ｎｍ〜１０ｎｍ、例えば０．５ｎｍ〜８ｎｍ、例えば１ｎｍ〜５ｎｍ、例えば１ｎｍ〜３ｎｍであり得る。一例として、第１誘電体膜１４および第３誘電体膜１６は、それぞれ１層の二次元ナノシート単一層であり得る。一例として、第２誘電体膜１５の厚さは、例えば１０μｍ以下で、例えば５μｍ以下、例えば３μｍ以下、例えば２μｍ以下であり得る。一例として、第２誘電体膜１５の厚さは、例えば０．０１μｍ〜１０μｍ、例えば０．０１μｍ〜５μｍ、例えば０．０１μｍ〜３μｍ、例えば０．０１μｍ〜２μｍであり得る。
このように第２誘電体膜１５の下部および上部に、それぞれナノシートを含む第１誘電体膜１４および第３誘電体膜１６を形成することによって、高誘電率を有するセラミックバルク誘電体層を適用した第２誘電体膜１５と電極１１、１２との界面で発生することがある不均一性を減少させ、誘電率をさらに改善することができる。
図６は、本発明の他の実施形態によるセラミック電子部品の一部分を概略的に示す斜視図であり、図７は、図６に示すセラミック電子部品の誘電体膜の断面を概略的に示す図である。
本実施形態によるセラミック電子部品は、前述の実施形態と同様に、互いに対向する一対の電極１１、１２、および一対の電極１１、１２の間に位置する誘電体膜１３を含む。
しかし、本実施形態によるセラミック電子部品の誘電体膜１３は、図６および図７に示すように、複数の結晶粒（ｇｒａｉｎｓ）１３ａと、結晶粒１３ａとの境界を囲んでいる結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）１３ｂを含むことができる。図面では誘電体膜１３の一部が模式的に示されているが、結晶粒界１３ｂに囲まれた複数の結晶粒１３ａが複数の横方向および／または縦方向に沿って規則的に配置されていてもよく、結晶粒界１３ｂによって囲まれた複数の結晶粒１３ａが、無秩序に配置されていてもよい。
結晶粒１３ａは、剥離されない３次元バルク誘電体物質を含むことができ、例えば１００以上の誘電率を有する金属酸化物を含むことができ、例えばバリウム（Ｂａ）、ストロンチウム（Ｓｒ）および／またはチタニウム（Ｔｉ）を含む金属酸化物を含むことができ、例えばチタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸鉛、ジルコン酸鉛、チタン酸ジルコン酸鉛またはこれらの組み合わせを含むことができるが、これらに限定されるものではない。
結晶粒１３ａは、バルク誘電体物質に対して、ドナー元素および／またはアクセプター元素をさらに含有させることができる。ドナー元素および／またはアクセプター元素は例えば金属元素または半金属元素であり得、ドナー元素は、例えばＬａ、Ｓｍ、Ｄｙ、Ｈｏ、Ｙ、Ｎｄ、Ｃｅ、Ｎｂ、Ｔａ、Ｗまたはこれらの組み合わせを含むことが好ましく、アクセプター元素は、例えばＭｎ、Ｃｏ、Ｎｉ、Ｃｒまたはこれらの組み合わせを含むことが好ましいが、これらに限定されるものではない。バルク誘電体物質は、酸素空隙を有することができ、ドナー元素および／またはアクセプター元素は、バルク誘電体物質中に固溶されていてもよい。このようにバルク誘電体物質にドナー元素および／またはアクセプター元素をさらに含有させることによって、バルク誘電体物質の電気的特性を変化させ、半導体性、導電性または絶縁性を効果的に得ることができる。
結晶粒１３ａの平均粒径は、キャパシタの見かけ比誘電率を考慮して多様に設定することができ、例えば１．５μｍ以下、例えば１．４μｍ以下、例えば１．３μｍ以下、例えば１．２μｍ以下、例えば１．１μｍ以下、例えば１．０μｍ以下、例えば９００ｎｍ以下、例えば８００ｎｍ以下、例えば７００ｎｍ以下、例えば６００ｎｍ以下、例えば５００ｎｍ以下、例えば３００ｎｍ以下であり得る。また、例えば５０ｎｍ以上、例えば６０ｎｍ以上、例えば７０ｎｍ以上、例えば８０ｎｍ以上、例えば９０ｎｍ以上、例えば１００ｎｍ以上であり得るが、これらに限定されるものではない。
結晶粒界１３ｂは、複数のセラミックナノシートが１層または２層以上に配列された二次元ナノシート単一層を含むことができる。セラミックナノシートは前述のようにバルクセラミック粉末から得られた剥離構造体であり得、前述のように互いに分離された少なくとも二つのピークで表される多重面方向大きさ分布を有し得る。セラミックナノシートおよび二次元ナノシート単一層の具体的な説明は、前述のとおりである。
一例として、結晶粒界１３ｂは、結晶粒１３ａに直接接触しているか、結晶粒界１３ｂの少なくとも一部が結晶粒１３ａと離隔して配置され得る。一例として、結晶粒界１３ｂは結晶粒１３ａの全体を囲んでいるか、または結晶粒１３ａの一部を囲んでいてもよい。
結晶粒界１３ｂの厚さは、結晶粒１３ａの厚さよりも小さくてもよく、例えば１００ｎｍ以下、例えば８０ｎｍ以下、例えば７０ｎｍ以下、例えば５０ｎｍ以下、例えば３０ｎｍ以下、例えば２０ｎｍ以下、例えば１０ｎｍ以下、例えば５ｎｍ以下であり得るが、これらに限定されるものではない。
本実施形態によるセラミック電子部品は、隣接した結晶粒１３ａに所定の電圧が印加される場合、隣接した結晶粒１３ａの間に位置する結晶粒界１３ｂに静電容量が形成されるので、キャパシタの機能を効果的に果たすことができる。また、結晶粒界１３ｂに囲まれた複数の結晶粒１３ａが、縦横に沿って配置されるか無秩序に配置されて直列および／または並列に連結されているので、全体的に高い静電容量を有するキャパシタの機能を効果的に果たすことができる。
図８および図９は、図６に示すセラミック電子部品の誘電体膜の多様な構造を、概略的に示す断面図である。
図８および図９を参照すれば、誘電体膜１３は、結晶粒界１３ｂに囲まれた複数の結晶粒１３ａを含み、結晶粒界１３ｂは、前述の複数のセラミックナノシート以外にバルク誘電体物質をさらに含むことができる。
一例として、結晶粒界１３ｂは、セラミックナノシートを含む領域１３ｂａとバルク誘電体物質を含む領域１３ｂｂとを含むことができる。例えば、図８のように、セラミックナノシートを含む領域１３ｂａとバルク誘電体物質を含む領域１３ｂｂとが断続的に繰り返されて配置されてもよく、例えば、図９のように、セラミックナノシートを含む領域１３ｂａとバルク誘電体物質を含む領域１３ｂｂとが連続的な帯状に配置されてもよい。このように、セラミックナノシートを含む領域１３ｂａとバルク誘電体物質を含む領域１３ｂｂとは、多様な形態に配置され得るが、これらに限定されるものではない。
図１０は、本発明の他の実施形態によるセラミック電子部品を概略的に示す斜視図であり、図１１は、図１０に示すセラミック電子部品をＡ−Ａ’方向に切断した断面概略図である。
本実施形態によるセラミック電子部品は、図１のキャパシタを単位キャパシタにして複数個積層された構造を有する積層セラミックキャパシタ（ｍｕｌｔｉｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ、ＭＬＣＣ）２０である。
図１０および図１１を参照すれば、積層セラミックキャパシタ２０は、キャパシタ本体２１と外部電極３１、３２とを含む。キャパシタ本体２１は、図１、図３または図４に示されたキャパシタ１０が複数個積層された構造を有し、各キャパシタは前述のように電極（内部電極）１１、１２と誘電体膜１３とを含む。具体的な説明は前述のとおりである。
上記ではセラミック電子部品の一例としてキャパシタおよび積層セラミックキャパシタを説明したが、これらに限定されず、セラミックを使用する全ての電子部品に適用され得る。
上述のキャパシタ、積層セラミックキャパシタなどのセラミック電子部品は、多様な電子装置に含まれ、例えば液晶表示装置などの映像機器、コンピュータおよびモバイルフォンなどに含まれ得る。
以下、実施例を通じて前述の実施形態をより詳細に説明する。但し、下記の実施例は単に説明の目的のためのものであり、権利範囲を制限するものではない。
［合成例Ｉ：ＫＣａ２Ｎｂ３Ｏ３セラミック粉末（母相）の合成］
（合成例１）
Ｋ２ＣＯ３：ＣａＣＯ３：Ｎｂ２Ｏ５粉末を１．１：２：３の組成で用意した。次いで、前記粉末を、エタノールに入れてボールミル（Ｂａｌｌ Ｍｉｌｌ）を用いて２４時間攪拌して均一に混合した。次いで、混合した粉末を、ビーカー中で磁気攪拌機とホットプレートとを用いて混合しながら乾燥した。充分な乾燥のために、追加的に１００℃オーブンで１日間乾燥した。次いで、空気雰囲気下で、１２００℃で１０時間、か焼を行って、ＫＣａ２Ｎｂ３Ｏ１０母相を用意した。
（合成例２）
１３００℃で１０時間、か焼を行ったことを除いては、合成例１と同様の方法で合成して、ＫＣａ２Ｎｂ３Ｏ１０母相を用意した。
［ナノシート溶液の用意］
（合成例３）
合成例１で得られたＫＣａ２Ｎｂ３Ｏ１０母相５ｇをＨＮＯ３ ５Ｍ濃度の水溶液２００ｃｍ３に入れ、７２時間カリウムイオン（Ｋ＋）を水素（Ｈ＋）で置換した。次いで、蒸留水を使用して中性化し、大気中で充分に乾燥し、さらにオーブンで１日以上充分に乾燥した。次いで、水素置換されたＨＣａ２Ｎｂ３Ｏ１０・１．５Ｈ２Ｏ ０．４ｇをテトラブチルアンモニウム水溶液（ｔｅｔｒａｂｕｔｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ ｓｏｌｕｔｉｏｎ、ＴＢＡＯＨ）中で混合しながらＨ＋をＴＢＡ（テトラブチルアンモニウム）で置換し、層上で、ＴＢＡで置換されながらナノシートへの剥離が起こった。この時、ＨＣａ２Ｎｂ３Ｏ１０・１．５Ｈ２ＯとＴＢＡＯＨとは、１：１の比率で混合した。剥離は、常温で７日間、１５０ｒｐｍで機械的に振盪させながら行った。次いで、ビーカーの底の沈殿物を除去した後、遠心分離機を用いて２，０００ｒｐｍの条件で３０分間遠心分離し、上澄み液（２／３）のみ使用し、沈んだ残留物は廃棄した。次いで、遠心分離された上澄み液を、メンブレンを用いてろ過してテトラブチルアンモニウム水溶液を除去し、面方向大きさ（ｌａｔｅｒａｌ ｓｉｚｅ）が３．２μｍであるナノシートを含むナノシート溶液を製造した。
（合成例４）
６，０００ｒｐｍの条件で３０分間遠心分離したことを除いては、合成例３と同様の方法で合成して、ナノシート溶液を製造した。
（合成例５）
１１，０００ｒｐｍの条件で３０分間遠心分離したことを除いては、合成例３と同様の方法で合成して、ナノシート溶液を製造した。
（合成例６）
剥離を１００ｒｐｍ（ｍｉｌｄ ｓｈａｋｉｎｇ）で行ったことを除いては、合成例３と同様の方法で合成して、ナノシート溶液を製造した。
（合成例７）
合成例１で得られたＫＣａ２Ｎｂ３Ｏ１０母相の代わりに、合成例２で得られたＫＣａ２Ｎｂ３Ｏ１０母相を使用したことを除いては、合成例３と同様の方法で合成して、ナノシート溶液を製造した。
［評価Ｉ］
合成例３〜７によるナノシート溶液に含まれている複数のナノシートの面方向大きさの分布を確認した。
ナノシート溶液に含まれている複数のナノシートの面方向大きさの分布は、走査型電子顕微鏡（ＳＥＭ、日立）を用いて画像を得た後、イメージアナライザー（ｓｏｆｔｗａｒｅ：Ｉｍａｇｅ Ｐｒｏ、製造会社：Ｍｅｄｉａ Ｃｙｂｅｒｎｅｔｉｃｓ）を用いて確認した。
結果を、表１、図１２および図１３に示す。
図１２および図１３は、合成例３および４で得られたナノシート溶液内に分散された複数のナノシートの面方向大きさの分布を示すグラフである。
図１２を参照すれば、合成例３で得られたナノシート溶液、は１．０μｍ〜５．０μｍの範囲内で、３．２μｍの面方向大きさを有するナノシートが最も多く含まれている分布を確認することができる。
図１３を参照すれば、合成例４で得られたナノシート溶液は、０．３μｍ〜１．６μｍの範囲内で、０．９μｍの面方向大きさを有するナノシートが最も多く含まれている分布を確認することができる。
［実施例Ｉ］
（実施例１−１）
ＳｉＯ２とＴｉＯ２とが積層されたＳｉ基板の上に、Ｐｔ電極をスパッタリング法で２００ｎｍ厚さで形成して下部電極を形成した。次いで、合成例３によるナノシート溶液と合成例４によるナノシート溶液とを、５：１の体積比で混合した混合ナノシート溶液を用意し、下部電極の上にＬＢ法（装置：ＫＳＶ ＮＩＭＡ）で基板の上昇を０．５ｍｍ／ｍｉｎの速度で行ってコーティングし、二次元ナノシート単一層を形成した。次いで、紫外線を照射して、残っているポリマーを除去した後、オーブンで乾燥した。次いで、上記コーティングおよび乾燥を９回さらに繰り返して、合計１０層の二次元ナノシート単一層を含む誘電体膜（０．４×０．２ｍｍ２）を形成した。次いで、誘電体膜の上にＰｔ電極を形成してキャパシタを製造した。
図１４は、実施例１−１によるキャパシタでの複数のセラミックナノシートの面方向大きさの分布を示すグラフである。
（実施例１−２）
合成例３によるナノシート溶液と合成例４によるナノシート溶液とを、１５：１の体積比で混合した混合溶液を使用して二次元ナノシート単一層を形成したことを除いては、実施例１−１と同様の方法でキャパシタを製造した。
（実施例１−３）
合成例３によるナノシート溶液と合成例４によるナノシート溶液とを、３０：１の体積比で混合した混合溶液を使用して二次元ナノシート単一層を形成したことを除いては、実施例１−１と同様の方法でキャパシタを製造した。
（実施例１−４）
合成例３によるナノシート溶液と合成例４によるナノシート溶液とを、５０：１の体積比で混合した混合溶液を使用して二次元ナノシート単一層を形成したことを除いては、実施例１−１と同様の方法でキャパシタを製造した。
（比較例１）
合成例３によるナノシート溶液のみを使用して二次元ナノシート単一層を形成したことを除いては、実施例１−１と同様の方法で、キャパシタを製造した。
（実施例２−１）
ＳｉＯ２とＴｉＯ２とが積層されたＳｉ基板の上に、Ｐｔ電極をスパッタリング法で２００ｎｍ厚さで形成して下部電極を形成した。次いで、合成例６によるナノシート溶液と合成例４によるナノシート溶液とを１０：１の体積比で混合した混合ナノシート溶液を用意し、下部電極の上にＬＢ法（装置：ＫＳＶ ＮＩＭＡ）で基板上昇速度０．５ｍｍ／ｍｉｎの速度でコーティングして二次元ナノシート単一層（２−ｄｉｍｅｎｓｉｏｎａｌ ｎａｎｏｓｈｅｅｔ ｍｏｎｏｌａｙｅｒ）を形成した。次いで、紫外線を照射して、残っているポリマーを除去した後、オーブンで乾燥した。次いで、上記コーティングおよび乾燥を９回さらに繰り返して、合計１０層の二次元ナノシート単一層を含む誘電体膜を形成した。次いで、誘電体膜の上にＰｔ電極を形成してキャパシタを製造した。
（実施例２−２）
合成例６によるナノシート溶液と合成例４によるナノシート溶液とを、２０：１の体積比で混合した混合溶液を使用して二次元ナノシート単一層を形成したことを除いては、実施例２−１と同様の方法で、キャパシタを製造した。
（実施例２−３）
合成例６によるナノシート溶液と合成例４によるナノシート溶液とを、４０：１の体積比で混合した混合溶液を使用して二次元ナノシート単一層を形成したことを除いては、実施例２−１と同様の方法で、キャパシタを製造した。
（比較例２）
合成例６によるナノシート溶液のみを使用して二次元ナノシート単一層を形成したことを除いては、実施例１−１と同様の方法で、キャパシタを製造した。
（実施例３−１）
ＳｉＯ２とＴｉＯ２とが積層されたＳｉ基板の上に、Ｐｔ電極をスパッタリング法で２００ｎｍ厚さで形成して下部電極を形成した。次いで、合成例７によるナノシート溶液と合成例５によるナノシート溶液とを、２０：１の体積比で混合した混合ナノシート溶液を用意し、下部電極の上にＬＢ法（装置：ＫＳＶ ＮＩＭＡ）で基板上昇速度０．５ｍｍ／ｍｉｎの速度でコーティングして二次元ナノシート単一層を形成した。次いで、紫外線を照射して、残っているポリマーを除去した後、オーブンで乾燥した。次いで、上記コーティングおよび乾燥を９回さらに繰り返して、全部で１０層の二次元ナノシート単一層を含む誘電体膜を形成した。次いで、誘電体膜の上にＰｔ電極を形成して、キャパシタを製造した。
（実施例３−２）
合成例７によるナノシート溶液と合成例５によるナノシート溶液とを、４０：１の体積比で混合した混合溶液を使用して二次元ナノシート単一層を形成したことを除いては、実施例３−１と同様の方法で、キャパシタを製造した。
（実施例３−３）
合成例７によるナノシート溶液と合成例５によるナノシート溶液とを、６０：１の体積比で混合した混合溶液を使用して二次元ナノシート単一層を形成したことを除いては、実施例３−１と同様の方法で、キャパシタを製造した。
（比較例３）
合成例７によるナノシート溶液のみを使用して二次元ナノシート単一層を形成したことを除いては、実施例３−１と同様の方法で、キャパシタを製造した。
［評価ＩＩＩ］
実施例１−１〜実施例３−３と比較例１〜３によるキャパシタの空隙率および静電容量を評価した。
空隙率は、走査電子顕微鏡（ＳＥＭ、日立）を用いて画像を得た後、イメージアナライザー（ｓｏｆｔｗａｒｅ：Ｉｍａｇｅ Ｐｒｏ、製造会社：Ｍｅｄｉａ Ｃｙｂｅｒｎｅｔｉｃｓ）を用いて評価し、静電容量は、ＬＣＲメータ（ＬＣＲ ｍｅｔｅｒ、Ａｇｉｌｅｎｔ社製）を用いて評価した。
結果を、下記表２〜４に示す。
上記表２〜４から明らかなように、実施例１−１〜３−３によるキャパシタは、比較例１〜３によるキャパシタに比べて空隙率が低く、それによって静電容量が高くなることが確認することができた。
［実施例ＩＩ］
（実施例４）
ＳｉＯ２とＴｉＯ２とが積層されたＳｉ基板の上に、Ｐｔ電極をスパッタリング法で２００ｎｍの厚さで形成して下部電極を形成した。次いで、合成例３によるナノシート溶液と合成例４によるナノシート溶液とを、５：１の体積比で混合した混合ナノシート溶液を用意し、下部電極の上にＬＢ法（装置：ＫＳＶ ＮＩＭＡ）で、基板上昇速度０．５ｍｍ／ｍｉｎでコーティングして二次元ナノシート単一層を形成した。次いで、紫外線を照射して、残っているポリマーを除去した後、オーブンで乾燥した。次いで、二次元ナノシート単一層の上に、Ｂａ０．５Ｓｒ０．５ＴｉＯ３セラミックバルク誘電体をマグネトロンＲＦスパッタリング（ＲＦ ｐｏｗｅｒ ｄｅｎｓｉｔｙ：１Ｗ／ｃｍ２、蒸着圧力２Ｐａ、供給ガス：アルゴン（２０ｓｃｃｍ）、基板温度：常温（２５℃））で蒸着した。次いで、基板をＯ２雰囲気下で、５００℃で１時間アニーリングして、２００ｎｍ厚さのＢａ０．５Ｓｒ０．５ＴｉＯ３バルク誘電体層を形成した。次いで、Ｂａ０．５Ｓｒ０．５ＴｉＯ３バルク誘電体層の上にＰｔ電極を形成して、キャパシタを製造した。
（実施例５）
ＳｉＯ２とＴｉＯ２とが積層されたＳｉ基板の上に、Ｐｔ電極をスパッタリング法で２００ｎｍ厚さで形成して下部電極を形成した。次いで、合成例３によるナノシート溶液と合成例４によるナノシート溶液とを、５：１の体積比で混合した混合ナノシート溶液を、下部電極の上にＬＢ法（装置：ＫＳＶ ＮＩＭＡ）で基板の上昇を０．５ｍｍ／ｍｉｎの速度で行ってコーティングし、下部の二次元ナノシート単一層を形成した。次いで、紫外線を照射して、残っているポリマーを除去した後、オーブンで乾燥した。次いで、下部の二次元ナノシート単一層の上に、Ｂａ０．５Ｓｒ０．５ＴｉＯ３セラミックバルク誘電体を、マグネトロンＲＦスパッタリング（ＲＦ ｐｏｗｅｒ ｄｅｎｓｉｔｙ：１Ｗ／ｃｍ２、蒸着圧力 ２Ｐａ、供給ガス：アルゴン（２０ｓｃｃｍ）、基板温度：常温（２５℃））で蒸着した。次いで、基板をＯ２雰囲気下で、５００℃で１時間アニーリングして、２００ｎｍ厚さのＢａ０．５Ｓｒ０．５ＴｉＯ３セラミック誘電体層を形成した。次いで、Ｂａ０．５Ｓｒ０．５ＴｉＯ３セラミック誘電体層の上に、合成例３によるナノシート溶液と合成例４によるナノシート溶液とを、５：１の体積比で混合した混合ナノシート溶液を、Ｂａ０．５Ｓｒ０．５ＴｉＯ３セラミック誘電体層の上にＬＢ法（装置：ＫＳＶ ＮＩＭＡ）で、基板上昇温度０．５ｍｍ／ｍｉｎの速度でコーティングして上部の二次元ナノシート単一層を形成した。次いで、紫外線を照射して、残っているポリマーを除去した後、オーブンで乾燥した。次いで、上部の二次元ナノシート単一層の上にＰｔ電極を形成して、キャパシタを製造した。
（比較例４）
二次元ナノシート単一層を形成しないことを除いては、実施例５と同様の方法で、キャパシタを製造した。
［評価ＩＶ］
実施例４、５および比較例４によるキャパシタの見かけ誘電率を評価した。見かけ誘電率（εｒ）は、下記関係式から算出される：
Ｃ＝ε０εｒ×（Ａ／ｄ）
ここで、Ｃは静電容量、ε０は真空の誘電率、Ａは上部電極（Ｐｔ電極）の面積、ｄは誘電体（二次元ナノシート単一層とバルク誘電体層との合計）の厚さ
その結果を、下記表５に示す。
上記表５を参照すれば、実施例４および５によるキャパシタは、比較例４によるキャパシタと比較して、高い見かけ誘電率を示すのを確認することができた。
以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれら実施例に限定されるものではなく、特許請求の範囲で定義している本発明の技術的思想を利用した当業者の様々な変形および改良形態も、本発明の権利範囲に属するのである。
１０ キャパシタ、
１１、１２ 電極、
１３ 誘電体膜、
１３ａ、１３ｂ セラミックナノシート、
１３ｃ 空隙、
１４ 第１誘電体膜、
１５ 第２誘電体膜、
１６ 第３誘電体膜、
２１ キャパシタ本体、
３１、３２ 外部電極。

Claims (25)

  1. 互いに対向する一対の電極と、
    前記一対の電極の間に位置し複数のセラミックナノシートを含む誘電体膜と、
    を含み、
    前記複数のセラミックナノシートは、互いに分離された少なくとも２つのピークで表される面方向大きさの多峰性分布を有する、セラミック電子部品。
  2. 前記面方向大きさの多峰性分布は、１．５μｍ以上の面方向大きさで現れる第１ピークと、前記第１ピークと分離され前記第１ピークの面方向大きさよりも小さい面方向大きさで現れる第２ピークと、を含む、請求項１に記載のセラミック電子部品。
  3. 前記第１ピークの面方向大きさは、１．５μｍ〜１０μｍであり、
    前記第２ピークの面方向大きさは、１．０μｍ以下である、請求項２に記載のセラミック電子部品。
  4. 前記第１ピークの面方向大きさと前記第２ピークの面方向大きさとの比率は２：１〜１０：１である、請求項２または３に記載のセラミック電子部品。
  5. 前記第１ピークの面方向大きさは、２．０μｍ〜５．０μｍであり、
    前記第２ピークの面方向大きさは、０．５μｍ〜１．０μｍであり、
    前記第１ピークの面方向大きさと前記第２ピークの面方向大きさとの比率は２．４：１〜６：１である、請求項２〜４のいずれか１項に記載のセラミック電子部品。
  6. 前記複数のセラミックナノシートは、
    １μｍ〜１０μｍのうちの少なくとも一部の範囲で面方向大きさの分布を示し、かつ前記第１ピークを有する第１セラミックナノシート群と、
    前記第１セラミックナノシート群の平均面方向大きさよりも小さい平均面方向大きさを有し、かつ前記第２ピークを有する第２セラミックナノシート群と、
    を含む、請求項２〜５のいずれか１項に記載のセラミック電子部品。
  7. 前記第１セラミックナノシート群と前記第２セラミックナノシート群とは、５：１〜１００：１の体積比で含まれる、請求項６に記載のセラミック電子部品。
  8. 前記複数のセラミックナノシートは、互いに分離された２つのピークで表される面方向大きさの２峰性分布を有する、請求項１〜７のいずれか１項に記載のセラミック電子部品。
  9. 前記誘電体膜は、９．０％以下の空隙率を有し、
    前記空隙率は、前記誘電体膜の総面積に対する空隙の面積の比率である、請求項１〜８のいずれか１項に記載のセラミック電子部品。
  10. 前記セラミックナノシートは、５０以上の誘電率を有する、請求項１〜９のいずれか１項に記載のセラミック電子部品。
  11. 前記セラミックナノシートは、Ｃａ２Ｎｂ３Ｏ１０、Ｃａ２ＮａＮｂ４Ｏ１３、Ｃａ２Ｎａ２Ｎｂ５Ｏ１６、Ｓｒ２Ｎｂ３Ｏ１０、ＳｒＢｉ４Ｔｉ４Ｏ１５、Ｔｉ２ＮｂＯ７、ＬａＮｂ２Ｏ７またはこれらの組み合わせを含む、請求項１〜１０のいずれか１項に記載のセラミック電子部品。
  12. 前記セラミックナノシートは、セラミック粉末から剥離された構造体である、請求項１〜１１のいずれか１項に記載のセラミック電子部品。
  13. 前記誘電体膜は、前記複数のセラミックナノシートからなる二次元ナノシート単一層を１以上含む、請求項１〜１２のいずれか１項に記載のセラミック電子部品。
  14. 前記誘電体膜の厚さは、０．５μｍ以下である、請求項１〜１３のいずれか１項に記載のセラミック電子部品。
  15. 前記誘電体膜は、
    前記複数のセラミックナノシートを含む第１誘電体膜と、
    前記第１誘電体膜の一方の面に位置し、バルクセラミック誘電体を含む第２誘電体膜と、
    を含む、請求項１〜１４のいずれか１項に記載のセラミック電子部品。
  16. 前記誘電体膜は、
    前記複数のセラミックナノシートを含む第１誘電体膜と、
    前記第１誘電体膜の一方の面に位置し、バルクセラミック誘電体を含む第２誘電体膜と、
    前記第２誘電体膜の一方の面に位置し、前記複数のセラミックナノシートを含む第３誘電体膜と、
    を含む、請求項１〜１５のいずれか１項に記載のセラミック電子部品。
  17. 前記誘電体膜は、
    バルクセラミック誘電体を含む複数の結晶粒と、
    前記複数のセラミックナノシートを含む結晶粒界と、
    を含む、請求項１〜１６のいずれか１項に記載のセラミック電子部品。
  18. 前記セラミック電子部品は、積層セラミックキャパシタ（ＭＬＣＣ）を含み、
    前記積層セラミックキャパシタ（ＭＬＣＣ）は、前記一対の電極および前記誘電体膜を含む単位キャパシタが複数積層された構造を有する、請求項１〜１７のいずれか１項に記載のセラミック電子部品。
  19. 層状のセラミック粉末を合成する段階と、
    前記層状のセラミック粉末を剥離して面方向大きさの分布が異なる複数のセラミックナノシートを用意する段階と、
    第１電極の上に前記複数のセラミックナノシートを形成して誘電体膜を形成する段階と、
    前記誘電体膜の上に第２電極を形成する段階と、
    を含み、
    前記複数のセラミックナノシートは、互いに分離された少なくとも２つのピークで表される面方向大きさの多峰性分布を有する、セラミック電子部品の製造方法。
  20. 前記複数のセラミックナノシートを用意する段階は、
    １μｍ〜１０μｍのうちの少なくとも一部の範囲で面方向大きさの分布を有し、１．５μｍ以上の面方向大きさで第１ピークを示す第１セラミックナノシート群を用意する段階と、
    前記第１セラミックナノシート群の平均粒径よりも平均粒径が小さく、かつ前記第１ピークの面方向大きさよりも小さい面方向大きさで第２ピークを示す第２セラミックナノシート群を用意する段階と、
    前記第１セラミックナノシート群と前記第２セラミックナノシート群とを混合する段階と、
    を含む、請求項１９に記載のセラミック電子部品の製造方法。
  21. 前記第１セラミックナノシート群を用意する段階および前記第２セラミックナノシート群を用意する段階は、それぞれ熱処理する段階および遠心分離する段階の少なくとも一方を含み、
    前記第１セラミックナノシート群を用意する段階は、前記第２セラミックナノシート群を用意する段階よりも高い温度で熱処理を行うこと、および
    前記第２セラミックナノシート群を用意する段階よりも遅い速度で遠心分離を行うことの少なくとも一方を含む、請求項２０に記載のセラミック電子部品の製造方法。
  22. 前記第１セラミックナノシート群と前記第２セラミックナノシート群とを混合する段階における前記第１セラミックナノシート群と前記第２セラミックナノシート群との混合体積比は、５：１〜１００：１である、請求項２０または２１に記載のセラミック電子部品の製造方法。
  23. 前記誘電体膜を形成する段階は、
    前記複数のセラミックナノシートを含むセラミックナノシート溶液を用意する段階と、
    ＬＢ法、交互吸着法、スピンコーティング法、スリットコーティング法、バーコーティング法、またはディップコーティング法を用いて、前記第１電極の上に前記セラミックナノシート溶液をコーティングして二次元ナノシート単一層を形成する段階と、
    を含む、請求項１９〜２２のいずれか１項に記載のセラミック電子部品の製造方法。
  24. 前記誘電体膜を形成する段階は、前記二次元ナノシート単一層を形成する段階を複数回行って複数の二次元ナノシート単一層を形成する段階を含む、請求項２３に記載のセラミック電子部品の製造方法。
  25. 請求項１〜１８のいずれか１項に記載のセラミック電子部品を含む電子装置。
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