JP2019080179A - Integration circuit - Google Patents
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Abstract
Description
本明細書中に開示されている発明は、積分回路に関する。 The invention disclosed herein relates to an integrating circuit.
図7は、積分回路の一従来例を示す回路図である。本従来例の積分回路20は、オペアンプ21と、抵抗22(抵抗値:R)と、キャパシタ23(容量値:C)と、を含む。抵抗22の第1端は、入力電圧Vinの入力端に接続されている。抵抗22の第2端とキャパシタ23の第1端は、いずれもオペアンプ21の反転入力端(−)に接続されている。オペアンプ21の非反転入力端(+)は、バイアス電圧の印加端(本図の例では接地端)に接続されている。オペアンプ21の出力端とキャパシタ23の第2端は、いずれも出力電圧Voutの出力端に接続されている。本従来例の積分回路20によれば、入力電圧Vinの積分値に比例した出力電圧Voutを得ることができる。
FIG. 7 is a circuit diagram showing an example of a conventional integration circuit. The
図8は、積分回路20による積分動作の一例を示すタイミングチャートであり、上から順番に、入力電圧Vinと出力電圧Voutが描写されている。なお、本図では、入力電圧Vinが方形波(周期:T(=ハイレベル期間T1+ローレベル期間T2)、ハイレベル:+V、ローレベル:−V)である場合を例に挙げて説明を行う。
FIG. 8 is a timing chart showing an example of the integration operation by the
出力電圧Voutは、入力電圧Vinのハイレベル期間T1において直線的に低下し、入力電圧Vinのローレベル期間T2において直線的に上昇する。このとき、出力電圧Voutのハイレベルは、+(1/RC)×V×T2となる。一方、出力電圧Voutのローレベルは、−(1/RC)×V×T1となる。このように、積分回路20は、方形波状の入力電圧Vinを三角波状の出力電圧Voutに変換することができる。
The output voltage Vout linearly decreases in the high level period T1 of the input voltage Vin, and linearly increases in the low level period T2 of the input voltage Vin. At this time, the high level of the output voltage Vout is + (1 / RC) × V × T2. On the other hand, the low level of the output voltage Vout is − (1 / RC) × V × T1. Thus, the
なお、上記に関連する従来技術の一例としては、特許文献1、特許文献2、ないしは、特許文献3を挙げることができる。 In addition, as an example of the prior art relevant to the above, patent document 1, patent document 2, thru | or patent document 3 can be mentioned.
しかしながら、上記従来の積分回路20において、オペアンプ21の反転入力端(−)に現れるノード電圧Vaが出力電圧Voutよりも低い状態で動作が停止され、出力電圧Voutが0Vまで放電されると、キャパシタ23の電荷保存則により、ノード電圧Vaが負電位まで低下してしまう。そのため、積分回路20を集積化した半導体装置では、積分回路20の動作停止時(負電位の発生時)に、装置内の寄生素子がアクティブとなり、誤動作、ラッチアップ、ないしは、素子破壊などを生じるおそれがあった。
However, in the
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、出力電圧の放電時に回路内部のノード電圧が大きく負に振れることのない積分回路を提供することを目的とする。 In view of the above problems found by the inventors of the present invention, the invention disclosed in the present specification provides an integrating circuit in which the node voltage inside the circuit does not swing largely negatively when the output voltage is discharged. The purpose is to
本明細書中に開示されている積分回路は、非反転入力端と反転入力端がイマジナリショートするように出力端から出力電圧を出力するオペアンプと、入力電圧の入力端と前記オペアンプの反転入力端との間に接続された抵抗と、前記オペアンプの出力端と反転入力端との間に接続されたキャパシタと、放電制御信号に応じて前記オペアンプの出力端と接地端との間を導通/遮断する放電スイッチと、前記放電制御信号に応じて前記オペアンプの出力端と反転入力端との間を導通/遮断する短絡スイッチと、前記短絡スイッチを介する電流経路上に設けられた逆流防止ダイオードを有する構成(第1の構成)とされている。 The integrating circuit disclosed in the present specification includes an operational amplifier that outputs an output voltage from an output terminal so that a non-inverting input terminal and an inverting input terminal are virtually shorted, an input terminal of an input voltage and an inverting input terminal of the operational amplifier. And a capacitor connected between the output terminal and the inverting input terminal of the operational amplifier, and the conduction / cutoff between the output terminal of the operational amplifier and the ground terminal according to the discharge control signal. And a short-circuit switch which conducts / cuts off between the output end and the inverting input end of the operational amplifier in accordance with the discharge control signal, and a backflow preventing diode provided on a current path through the short-circuit switch. It is set as a configuration (first configuration).
上記第1の構成から成る積分回路において、前記短絡スイッチは、CMOSアナログスイッチである構成(第2の構成)にするとよい。 In the integrating circuit having the first configuration, the short circuit switch may be a CMOS analog switch (second configuration).
上記第1または第2の構成から成る積分回路は、前記入力電圧の入力端と前記抵抗との間に接続されたシュミットトリガをさらに有する構成(第3の構成)にするとよい。 The integrating circuit having the first or second configuration may be configured (third configuration) to further include a Schmitt trigger connected between the input end of the input voltage and the resistor.
また、本明細書中に開示されている半導体装置は、上記第1〜第3いずれかの構成から成る積分回路を集積化して成る構成(第4の構成)とされている。 Further, the semiconductor device disclosed in the present specification has a configuration (fourth configuration) formed by integrating the integration circuit having any one of the first to third configurations.
上記第4の構成から成る半導体装置は、前記キャパシタを外付けするための外部端子を有する構成(第5の構成)にするとよい。 The semiconductor device having the fourth configuration may have a configuration (fifth configuration) including an external terminal for externally attaching the capacitor.
また、本明細書中に開示されている電子機器は、上記第4または第5の構成から成る半導体装置を有する構成(第6の構成)とされている。 In addition, the electronic device disclosed in the present specification has a configuration (sixth configuration) including the semiconductor device having the fourth or fifth configuration.
上記第6の構成から成る電子機器において、前記半導体装置は、前記入力電圧としてパルス幅変調信号の供給を受け付ける構成(第7の構成)にするとよい。 In the electronic device having the sixth configuration, the semiconductor device may be configured (seventh configuration) to receive supply of a pulse width modulation signal as the input voltage.
また、本明細書中に開示されている車両は、上記第6又は第7の構成から成る電子機器と、前記電子機器に電力を供給するバッテリを有する構成(第8の構成)とされている。 Further, a vehicle disclosed in the present specification is configured to have an electronic device having the sixth or seventh configuration and a battery for supplying power to the electronic device (eighth configuration). .
本明細書中に開示されている発明によれば、出力電圧の放電時に回路内部のノード電圧が大きく負に振れることのない積分回路を提供することが可能となる。 According to the invention disclosed in the present specification, it is possible to provide an integration circuit in which the node voltage inside the circuit does not swing largely negatively when the output voltage is discharged.
<半導体装置>
図1は、半導体装置の一実施形態を示す回路図である。本実施形態の半導体装置1は、積分回路10を集積化して成る。積分回路10は、入力電圧Viに相当する方形波状のパルス幅変調信号PWMを三角波状の出力電圧Voに変換して出力する。なお、積分回路10は、放電制御信号DCHGに応じた出力放電機能を備えている。
<Semiconductor device>
FIG. 1 is a circuit diagram showing an embodiment of a semiconductor device. The semiconductor device 1 of the present embodiment is formed by integrating the
<積分回路>
引き続き、図1を参照しながら、積分回路10の内部構成や動作について詳述する。本実施形態の積分回路10は、オペアンプ11と、抵抗12と、キャパシタ13と、シュミットトリガ14と、放電スイッチ15と、短絡スイッチ16と、逆流防止ダイオード17と、インバータ18及び19と、を含む。
<Integral circuit>
Subsequently, the internal configuration and operation of the
オペアンプ11は、非反転入力端(+)の接地電圧GNDと反転入力端(−)のノード電圧VAがイマジナリショートするように、出力端から出力電圧Voを出力する。 The operational amplifier 11 outputs the output voltage Vo from the output terminal such that the ground voltage GND at the non-inverting input terminal (+) and the node voltage VA at the inverting input terminal (-) virtually short.
抵抗12の第1端は、シュミットトリガ14の出力端に接続されている。抵抗12の第2端は、オペアンプ11の反転入力端(−)に接続されている。
The first end of the
キャパシタ13の第1端は、オペアンプ11の出力端(=出力電圧Voの印加端)に接続されている。キャパシタ13の第2端は、オペアンプ11の反転入力端(−)(=ノード電圧VAの印加端)に接続されている。なお、本図で示したように、半導体装置1は、キャパシタ13を外付けするための外部端子を有しており、キャパシタ13は、ディスクリート部品として実装されている。ただし、キャパシタ13の容量値がそれほど大きくなければ、キャパシタ13を半導体装置1に集積化することも可能である。
The first end of the
シュミットトリガ14の第1端は、入力電圧Vi(=パルス幅変調信号PWM)の入力端に接続されている。シュミットトリガ14の第2端は、抵抗12の第1端に接続されている。このような構成とすることにより、パルス幅変調信号PWMに重畳するノイズの影響を抑制することができる。
The first end of the
放電スイッチ15は、放電制御信号DCHGに応じてオペアンプ11の出力端と接地端との間を導通/遮断する。本図の例では、放電スイッチ15としてNチャネル型MOS電界効果トランジスタが用いられている。放電スイッチ15のドレインは、オペアンプ11の出力端(=出力電圧Voの印加端)に接続されている。放電スイッチ51のソースとバックゲートは、いずれも接地端に接続されている。放電スイッチ15のゲートは、インバータ18及び19を介して、放電制御信号DCHGの入力端に接続されている。放電スイッチ15は、制御信号DCHGがローレベル(=非放電時の論理レベル)であるときにオフし、制御信号DCHGがハイレベル(=放電時の論理レベル)であるときにオンする。
The discharge switch 15 conducts / blocks between the output terminal of the operational amplifier 11 and the ground terminal according to the discharge control signal DCHG. In the example of this figure, an N-channel type MOS field effect transistor is used as the discharge switch 15. The drain of the discharge switch 15 is connected to the output end of the operational amplifier 11 (= the application end of the output voltage Vo). The source and back gate of the discharge switch 51 are both connected to the ground terminal. The gate of the discharge switch 15 is connected to the input end of the discharge control signal DCHG via the
短絡スイッチ16は、放電制御信号DCHGに応じてオペアンプ11の出力端と反転入力端(−)との間を導通/遮断する。短絡スイッチ16は、放電制御信号DCHGがハイレベルであるときにオンし、放電制御信号DCHGがローレベルであるときにオフする。
The
短絡スイッチ16としては、CMOSアナログスイッチを用いることができる。より具体的に述べると、短絡スイッチ16は、Nチャネル型MOS電界効果トランジスタM1とPチャネル型MOS電界効果トランジスタM2を含む。トランジスタM1のドレインとトランジスタM2のソース及びバックゲートは、いずれも逆流防止ダイオード17を介してオペアンプ11の出力端(=出力電圧Voの印加端)に接続されている。トランジスタM1のソース及びバックゲートとトランジスタM2のドレインは、いずれもオペアンプ11の反転入力端(−)(=ノード電圧VAの印加端)に接続されている。トランジスタM1のゲートは、放電制御信号DCHGの印加端に接続されている。トランジスタM2のゲートは、インバータ18の出力端(=反転放電制御信号DCHGBの印加端)に接続されている。なお、トランジスタM1及びM2には、それぞれ、図示の極性でボディダイオードD1及びD2が付随している。
As the
逆流防止ダイオード17のアノードは、オペアンプ11の出力端に接続されている。逆流防止ダイオード17のカソードは、短絡スイッチ16に接続されている。このように、逆流防止ダイオード17は、短絡スイッチ16を介する電流経路上に設けられている。なお、逆流防止ダイオード17は、ノード電圧VAが出力電圧Voよりも低いときに順バイアスとなり、ノード電圧VAが出力電圧Voよりも高いときに逆バイアスとなる。
The anode of the reverse current prevention diode 17 is connected to the output end of the operational amplifier 11. The cathode of the backflow prevention diode 17 is connected to the
なお、本図の例では、オペアンプ11の出力端と短絡スイッチ16との間に逆流防止ダイオード17が設けられているが、逆流防止ダイオード17の挿入位置はこれに限定されるものではなく、短絡スイッチ16とオペアンプ11の反転入力端(−)との間に逆流防止ダイオード17を設けても構わない。
Although the backflow prevention diode 17 is provided between the output terminal of the operational amplifier 11 and the
インバータ18は、放電制御信号DCHGを論理反転させることにより、反転放電制御信号DCHGBを生成する。すなわち、反転放電制御信号DCHGBは、放電制御信号DCHGがハイレベルであるときにローレベルとなり、放電制御信号DCHGがローレベルであるときにハイレベルとなる。
インバータ19は、反転放電制御信号DCHGBを再度論理反転させることにより、放電制御信号DCHGに戻して放電スイッチ15のゲートに供給する。
The
特に、本実施形態の積分回路10は、出力電圧Voutの放電機構として、放電トランジスタ15のほかに、短絡スイッチ16、逆流防止ダイオード17、並びに、インバータ18及び19を備えている。以下では、これらの構成要素16〜19をまとめて「新規放電機構」と呼び、その導入意義について詳細に説明する。
In particular, the
図2は、出力電圧Vo(横軸)とノード電圧VA(縦軸)との相関図である。本図中の実線で示したように、出力電圧Voとノード電圧VAとの関係は、積分回路10の動作状態に応じて、VA>Vo、VA=Vo、VA<Voのいずれにもなり得る。
FIG. 2 is a correlation diagram between the output voltage Vo (horizontal axis) and the node voltage VA (vertical axis). As indicated by the solid line in the figure, the relationship between the output voltage Vo and the node voltage VA can be any of VA> Vo, VA = Vo, and VA <Vo, depending on the operating state of the
図3は、本実施形態における出力電圧Voとノード電圧VAの放電挙動(VA>Voである場合)を示すタイムチャートであり、上から順に、放電制御信号DCHGと、出力電圧Vo(実線)及びノード電圧VA(破線)が描写されている。 FIG. 3 is a time chart showing the discharge behavior (when VA> Vo) of the output voltage Vo and the node voltage VA in the present embodiment, and from the top, the discharge control signal DCHG, the output voltage Vo (solid line) and The node voltage VA (dashed line) is depicted.
放電制御信号DCHGがハイレベルに立ち上げられると、出力電圧Voの印加端が接地端にショートされるので、出力電圧Voが0Vまで低下していく。このとき、ノード電圧VAは、キャパシタ13の電荷保存則により、0Vまで低下せずに正電位に落ち着く。
When the discharge control signal DCHG is raised to the high level, the application terminal of the output voltage Vo is shorted to the ground terminal, so the output voltage Vo decreases to 0V. At this time, the node voltage VA does not drop to 0 V but settles to a positive potential according to the charge conservation law of the
このように、ノード電圧VAが出力電圧Voよりも高い状態で、積分回路10の動作が停止され、出力電圧Voが0Vまで放電された場合には、ノード電圧VAが負電位に振れない。従って、新規放電機構の導入有無を問わず、半導体装置1内部の寄生素子がアクティブとなることはない。
As described above, when the operation of the
図4は、本実施形態で新規放電機構が導入されていないと仮定した場合における出力電圧Voとノード電圧VAの放電挙動(VA<Voである場合)を示すタイムチャートであり、図3と同様、上から順に、放電制御信号DCHGと、出力電圧Vo(実線)及びノード電圧VA(破線)が描写されている。 FIG. 4 is a time chart showing the discharge behavior (when VA <Vo) of the output voltage Vo and the node voltage VA when it is assumed that the new discharge mechanism is not introduced in this embodiment, and is similar to FIG. The discharge control signal DCHG, the output voltage Vo (solid line), and the node voltage VA (broken line) are drawn in order from the top.
放電制御信号DCHGがハイレベルに立ち上げられると、出力電圧Voの印加端が接地端にショートされるので、出力電圧Voが0Vまで低下していく。このとき、ノード電圧VAは、キャパシタ13の電荷保存則により、0Vよりも低い負電位まで低下する。
When the discharge control signal DCHG is raised to the high level, the application terminal of the output voltage Vo is shorted to the ground terminal, so the output voltage Vo decreases to 0V. At this time, the node voltage VA decreases to a negative potential lower than 0 V according to the charge conservation law of the
このように、ノード電圧VAが出力電圧Voよりも低い状態で、積分回路10の動作が停止され、出力電圧Voが0Vまで放電された場合には、新規放電機構が導入されていないと、ノード電圧VAが大きく負電位に振れてしまう。従って、半導体装置1内部の寄生素子がアクティブとなり、誤動作、ラッチアップ、ないしは、素子破壊などを生じるおそれがある。
Thus, when the operation of
図5は、本実施形態における出力電圧Voとノード電圧VAの放電挙動(VA<Voである場合)を示すタイムチャートであり、図3や図4と同様、上から順に、放電制御信号DCHGと、出力電圧Vo(実線)及びノード電圧VA(破線)が描写されている。 FIG. 5 is a time chart showing the discharge behavior (in the case of VA <Vo) of the output voltage Vo and the node voltage VA in this embodiment, similarly to FIG. 3 and FIG. , The output voltage Vo (solid line) and the node voltage VA (broken line) are depicted.
放電制御信号DCHGがハイレベルに立ち上げられると、出力電圧Voの印加端が接地端にショートされるので、出力電圧Voが0Vまで低下していく。このとき、ノード電圧VAは、キャパシタ13の電荷保存則により、0Vよりも低い負電位まで低下しようとする。ただし、放電制御信号DCHGがハイレベルであるときには、短絡スイッチ16がオンとなる。また、ノード電圧VAが出力電圧Voよりも低いときには、逆流防止ダイオード17が順バイアスとなる。従って、キャパシタ13の両端間がショートされた状態となるので、ノード電圧VAは、出力電圧Vo(=0V)から逆流防止ダイオード17の順方向降下電圧Vfを差し引いた電圧(=−Vf)までしか低下しなくなる。
When the discharge control signal DCHG is raised to the high level, the application terminal of the output voltage Vo is shorted to the ground terminal, so the output voltage Vo decreases to 0V. At this time, the node voltage VA tends to decrease to a negative potential lower than 0 V according to the charge conservation law of the
このように、本実施形態の積分回路10であれば、ノード電圧VAが出力電圧Voよりも低い状態で積分回路10の動作が停止され、出力電圧Voが0Vまで放電された場合であっても、ノード電圧VAが大きく負電位に振れることがなくなる。従って、半導体装置1内部の寄生素子がアクティブとなりにくいので、半導体装置1の動作信頼性を高めることが可能となる。
As described above, in the
なお、ノード電圧VAが出力電圧Voよりも高い状態で放電制御信号DCHGがハイレベルに立ち上げられた場合、短絡スイッチ16はオンするものの、逆流防止ダイオード17が逆バイアスとなる。従って、キャパシタ13の両端間はショートされず、放電スイッチ15による放電動作のみが行われる。すなわち、出力電圧Voとノード電圧VAの放電挙動は、先述の通り、図3で示した挙動となる。従って、ノード電圧VAが負電位に振れないので、半導体装置1内部の寄生素子がアクティブとなることはない。
When the discharge control signal DCHG is raised to a high level in a state where the node voltage VA is higher than the output voltage Vo, the
また、出力電圧Voの非放電時(DCHG=L)には、放電スイッチ15と短絡スイッチ16がいずれもオフされるので、積分回路10の通常動作に支障を生じることはない。なお、ノード電圧VAが出力電圧Voよりも高いときには、短絡スイッチ16をオフしていても、寄生ダイオードD1及びD2が順バイアスとなり得る。ただし、そのときには逆流防止ダイオード17が逆バイアスとなるので、短絡スイッチ16を介する電流経路に意図しない逆流電流が流れることはなく、積分回路10の通常動作には支障を来たさない。
Further, when the output voltage Vo is not discharged (DCHG = L), both the discharge switch 15 and the
<車両への適用>
図6は、車両Xの一構成例を示す外観図である。本構成例の車両Xは、バッテリ(不図示)から電力の供給を受けて動作する種々の電子機器X11〜X18を搭載している。なお、図6における電子機器X11〜X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
<Application to vehicles>
FIG. 6 is an external view showing a configuration example of the vehicle X. As shown in FIG. The vehicle X of this configuration example is mounted with various electronic devices X11 to X18 that operate by receiving power supply from a battery (not shown). The mounting positions of the electronic devices X11 to X18 in FIG. 6 may be different from actual ones for convenience of illustration.
電子機器X11は、エンジンに関連する制御(インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など)を行うエンジンコントロールユニットである。 The electronic device X11 is an engine control unit that performs control related to the engine (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto cruise control, etc.).
電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。 The electronic device X12 is a lamp control unit that performs on / off control such as HID [high intensity discharged lamp] or DRL [daytime running lamp].
電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。 The electronic device X13 is a transmission control unit that performs control related to the transmission.
電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行うボディコントロールユニットである。 The electronic device X14 is a body control unit that performs control related to the motion of the vehicle X (ABS (anti-lock brake system) control, EPS (electric power steering) control, electronic suspension control, and the like).
電子機器X15は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。 The electronic device X15 is a security control unit that performs drive control of a door lock, a security alarm, and the like.
電子機器X16は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー(ショックアブソーバー)、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。 The electronic device X16 is an electronic device incorporated in the vehicle X at the factory shipment stage as a standard accessory or a manufacturer option such as a wiper, an electric door mirror, a power window, a damper (shock absorber), an electric sunroof, and an electric seat. It is.
電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、及び、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。 The electronic device X17 is an electronic device optionally mounted on the vehicle X as a user option item such as an on-board A / V [audio / visual] apparatus, a car navigation system, and an ETC [electronic toll collection system].
電子機器X18は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。 The electronic device X18 is an electronic device equipped with a high voltage system motor such as a vehicle blower, an oil pump, a water pump, and a battery cooling fan.
なお、先に説明した半導体装置1(ないし積分回路10)は、電子機器X11〜X18のいずれにも組み込むことが可能である。 The semiconductor device 1 (or the integration circuit 10) described above can be incorporated into any of the electronic devices X11 to X18.
<その他の変形例>
上記では、車両に搭載される電子器機器向けの積分回路を例示したが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供される積分回路にも広く適用することが可能である。
<Other Modifications>
Although the integration circuit for electronic devices mounted on a vehicle is illustrated above, the application of the present invention is not limited to this, and the present invention is widely applied to integration circuits used for other applications. Is possible.
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 Further, various technical features disclosed in the present specification can be modified in various ways without departing from the gist of the technical creation other than the above embodiment. That is, the above embodiment should be considered as illustrative in all points and not restrictive, and the technical scope of the present invention is shown by the claims rather than the description of the above embodiment. It is to be understood that the present invention includes all modifications that fall within the meaning and scope equivalent to the claims.
本明細書中に開示されている発明は、種々の用途に供される積分回路全般に利用することが可能である。 The invention disclosed in the present specification can be applied to general integration circuits provided for various applications.
1 半導体装置
10 積分回路
11 オペアンプ
12 抵抗
13 キャパシタ
14 シュミットトリガ
15 放電スイッチ(Nチャネル型MOS電界効果トランジスタ)
16 短絡スイッチ(CMOSアナログスイッチ)
17 逆流防止ダイオード
18、19 インバータ
M1 Nチャネル型MOS電界効果トランジスタ
M2 Pチャネル型MOS電界効果トランジスタ
D1、D2 ボディダイオード
X 車両
X11〜X18 電子機器
Reference Signs List 1
16 short circuit switch (CMOS analog switch)
17
Claims (8)
入力電圧の入力端と前記オペアンプの反転入力端との間に接続された抵抗と、
前記オペアンプの出力端と反転入力端との間に接続されたキャパシタと、
放電制御信号に応じて前記オペアンプの出力端と接地端との間を導通/遮断する放電スイッチと、
前記放電制御信号に応じて前記オペアンプの出力端と反転入力端との間を導通/遮断する短絡スイッチと、
前記短絡スイッチを介する電流経路上に設けられた逆流防止ダイオードと、
を有することを特徴とする積分回路。 An operational amplifier that outputs an output voltage from the output terminal so that the non-inverting input terminal and the inverting input terminal are virtually shorted,
A resistor connected between the input end of the input voltage and the inverting input end of the op amp,
A capacitor connected between the output end of the operational amplifier and the inverting input end;
A discharge switch which conducts / cuts between the output terminal of the operational amplifier and the ground terminal in accordance with a discharge control signal;
A shorting switch which conducts / cuts between an output terminal of the operational amplifier and an inverting input terminal according to the discharge control signal;
A backflow prevention diode provided on a current path via the shorting switch;
An integrating circuit characterized by having:
前記電子機器に電力を供給するバッテリと、
を有することを特徴とする車両。 An electronic device according to claim 6 or 7;
A battery for supplying power to the electronic device;
A vehicle characterized by having:
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