JP2019062028A

JP2019062028A - Semiconductor device and manufacturing method of the same

Info

Publication number: JP2019062028A
Application number: JP2017184102A
Authority: JP
Inventors: 猛英白土; Takehide Shirato
Original assignee: Individual
Current assignee: Individual
Priority date: 2017-09-25
Filing date: 2017-09-25
Publication date: 2019-04-18

Abstract

To provide a stacked CMOS where an upper-layer surrounding gate electrode acts as a lower-layer gate electrode.SOLUTION: A CMOS composed of stacked P-channel and N-channel MIS field effect transistors comprises: lower semiconductor layers (2, 12) provided on a semiconductor substrate 1; upper semiconductor layers (9, 11, 13) provided on the lower semiconductor layers via an interlayer insulation film 7; a surrounding gate electrode 16 including a lower-layer gate electrode, which has a structure of surrounding all round a part 13 of the upper semiconductor layers via an upper-layer gate insulation film 15 and provided directly on a part 12 of the lower semiconductor layers via a lower-layer gate insulation film 14; and one conductivity type source-drain regions (5, 6) provided in a part 2 of the lower semiconductor layers and the opposite conductivity type source-drain regions (17-20) provided parts (9, 11) of the upper semiconductor layers, which have a structure with opposite ends forming perpendicular planes with respect to a principal surface of the semiconductor substrate in a self-aligned fashion with the surrounding gate electrode 16.SELECTED DRAWING: Figure 1

Description

本発明はＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）及び半導体基板上に絶縁膜を介して形成した単結晶半導体層からなるＳＯＩ基板において、高集積、高速、低電力、高性能且つ高信頼な、上下に積層したＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit having an SOI (Silicon On Insulator) structure, and in particular, an SOI substrate comprising a semiconductor substrate (bulk wafer) and a single crystal semiconductor layer formed on a semiconductor substrate through an insulating film. The present invention relates to forming a CMOS type semiconductor integrated circuit including low power, high performance and high reliability P channel and N channel MIS field effect transistors stacked one on top of the other.

図６２は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法を使用して形成した歪みＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、６１はp型のＳｉ基板、６２はｐ型のＳｉＧｅ層、６３はｎ型のＳｉＧｅ層、６４は埋め込みシリコン酸化膜（ＳｉＯ_２）、６５は素子分離領域（ＳｉＯ_２）、６６はｐ型の歪みＳｉ層、６７はｎ型の歪みＳｉ層、６８はｎ^＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ^＋型ドレイン領域、７２はｐ^＋型ドレイン領域、７３はｐ^＋型ソース領域、７４はゲート酸化膜、７５はゲート電極、７６はサイドウォール、７７はＰＳＧ膜、７８は絶縁膜、７９はバリアメタル、８０は導電プラグ、８１は層間絶縁膜、８２はバリアメタル、８３はＣｕ配線、８４はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に積層されたｐ型のＳｉＧｅ層６２中に酸素イオンを注入して高温の熱処理により形成された埋め込み酸化膜６４（ＳＩＭＯＸ法）を介して、素子分離領域（ＳｉＯ_２）６５により島状に絶縁分離されたｐ型のＳｉＧｅ層６２上のｐ型の歪みＳｉ層６６からなるｐ型の歪みＳＯＩ基板及びｎ型化されたＳｉＧｅ層６３上のｎ型の歪みＳｉ層６７からなるｎ型の歪みＳＯＩ基板が形成され、ｐ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたｎ型ソースドレイン領域（６９、７０）、サイドウォール７６にセルフアライン形成されたｎ^＋型ソースドレイン領域（６８、７１）からなるＮチャネルのＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造のＭＩＳ電界効果トランジスタが形成され、ｎ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたサイドウォール７６にセルフアライン形成されたｐ^＋型ソースドレイン領域（７２、７３）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ^＋型ソースドレイン領域（６８、７１）及びｐ^＋型ソースドレイン領域（７２、７３）には、それぞれバリアメタル７９及び導電ブラグ８０を介して、バリアメタル８２を有するＣｕ配線８３が接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、薄膜の歪みＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
またＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、格子定数の大きなＳｉＧｅ層による引っ張り応力によりＳｉ層に歪みを形成でき、格子間隔を広げられるため、移動度を増すことができ、高速化が可能となる。
しかしＳＯＩ構造をつくる手段として、ＳＩＭＯＸ法を使用し、単結晶のＳＯＩ基板を形成し、このＳＯＩ基板に特性の安定したＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成することは可能であるが、半導体基板には素子を形成することができないため、素子を積層する３次元化が不可能であり、高集積化に難があった。
またＳＯＩ構造をつくる別の手段として、半導体基板上に絶縁膜を介して別の半導体基板（半導体層）を貼り合わせる、いわゆる貼り合わせ法によっても、高温の熱処理により半導体基板（半導体層）を貼り合わせることによる半導体基板への素子形成の困難さ及び素子が形成された半導体基板に位置合わせして貼り合わせる半導体基板（半導体層）に素子を形成することの困難さのため、半導体基板には素子を形成することができないため、素子を積層する３次元化が不可能であり、高集積化に難があった。
またオン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳの場合は、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤作動を引き起こす原因となるため、低電力を目標とするＣＭＯＳ型半導体集積回路を製造することが難しかった。
また半導体層（ＳＯＩ基板）にソースドレイン領域を形成する場合、半導体層（ＳＯＩ基板）上にゲート絶縁膜を介して設けたゲート電極（あるいはゲート電極の側壁に設けたサイドウォール）に自己整合して不純物を導入し、熱処理により拡散してソースドレイン領域を形成するため、上部に比べ下部にいくほどチャネル長が長くなり（曲率を有するソースドレイン領域を形成し、下部にいくほど不純物の横方向への拡散距離が短くなるため）、ショートチャネルになるほど、ＭＩＳ電界効果トランジスタの駆動電流値が安定しなかったこと及びソースドレイン領域間の耐圧が劣化すること等の問題があった。
またＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタともＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板に形成しているため、電子及び正孔の移動度の向上が達成でき、高速にはなるが、元来、電子及び正孔の移動度には４倍程度の差があるため、スイッチングスピードのオン／オフ特注のバランスが悪いという欠点があり、改善策として、ＰチャネルのＭＩＳ電界効果トランジスタのチャネル幅を広げなければならず高集積化に難があった。
またＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタとも歪みＳｉ層を形成しているが、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうという欠点もあった。 Figure 62 is a schematic side sectional view of a conventional semiconductor device, SIMOX (S eparation by Im planted Ox ygen) Method semiconductor CMOS type consisting of N-channel and P-channel MIS field effect transistor of the strained SOI structure formed using A part of the integrated circuit is shown, 61 is a p-type Si substrate, 62 is a p-type SiGe layer, 63 is an n-type SiGe layer, 64 is a buried silicon oxide film (SiO ₂ ), 65 is an element isolation region (SiO ₂ ), 66: p-type strained Si layer, 67: n-type strained Si layer, 68: n ⁺ type source region, 69: n type source region, 70: n type drain region, 71: n ⁺ type Drain region 72, p ⁺ drain region 73, p ⁺ source region 74, gate oxide film 74, gate electrode 75, sidewall 76, 77 PS A G film, 78 is an insulating film, 79 is a barrier metal, 80 is a conductive plug, 81 is an interlayer insulating film, 82 is a barrier metal, 83 is a Cu wiring, and 84 is a barrier insulating film.
In the figure, the element is formed via a buried oxide film 64 (SIMOX method) formed by implanting oxygen ions into the p-type SiGe layer 62 stacked on the p-type silicon substrate 61 and performing high-temperature heat treatment. A p-type strained SOI substrate consisting of a p-type strained Si layer 66 on a p-type SiGe layer 62 insulated and isolated like islands by isolation regions (SiO ₂ ) 65 and n on the n-typed SiGe layer 63 N-type strained SOI substrate made of n-type strained Si layer 67 is formed, and n-type source / drain regions (69, 70) self-aligned to the gate electrode 75 are formed on the p-type strained SOI substrate. MIS field effect tiger LDD (L ightly D oped D rain ) structure of the n-channel consisting of self-aligned formed ^{n +} -type source and drain regions (68, 71) Register is formed, consisting of the p ⁺ -type source and drain regions are self-aligned formed in the side wall 76 which is self-aligned formed on the gate electrode 75 (72, 73) in the n-type strained SOI substrate of P-channel MIS field effect of A transistor is formed. Further, a Cu wire 83 having a barrier metal 82 is connected to the n ⁺ -type source / drain region (68, 71) and the p ⁺ -type source / drain region (72, 73) via a barrier metal 79 and a conductive brac 80 respectively. The desired voltage is being applied.
Therefore, the junction capacitance can be reduced by forming the source / drain region surrounded by the insulating film, the depletion layer capacitance can be reduced by fully depleting the thin film strained SOI substrate, the withstand voltage improvement of the source / drain region and subthreshold characteristics Compared to a CMOS composed of MIS field effect transistors formed on a normal bulk wafer, it is possible to achieve higher speed, lower power, and higher integration by reduction of threshold voltage and the like due to improvement.
Further, since the MIS field effect transistor can be formed on the strained SOI substrate in which the strained Si layer is stacked on the SiGe layer, the strain can be formed in the Si layer by the tensile stress due to the SiGe layer having a large lattice constant, and the lattice spacing can be expanded. The degree can be increased, and the speed can be increased.
However, it is possible to form a single crystal SOI substrate using SIMOX method as a means to form an SOI structure, and to form N channel and P channel MIS field effect transistors with stable characteristics in this SOI substrate. Since elements can not be formed on a semiconductor substrate, three-dimensionalization in which elements are stacked can not be performed, and high integration has been difficult.
Further, as another means of forming an SOI structure, the semiconductor substrate (semiconductor layer) is bonded by high-temperature heat treatment also by a so-called bonding method in which another semiconductor substrate (semiconductor layer) is bonded to a semiconductor substrate via an insulating film. It is difficult to form an element on a semiconductor substrate due to the difficulty of forming an element on a semiconductor substrate by combining and the difficulty of forming an element on a semiconductor substrate (semiconductor layer) to be aligned and bonded to the semiconductor substrate on which the element is formed. Can not be formed, so three-dimensionalization in which elements are stacked can not be realized, and high integration has been difficult.
In the case of a CMOS in which N-channel and P-channel MIS field effect transistors having opposite on / off states coexist, the MIS field effect transistor of one channel is used regardless of whether the semiconductor substrate is a ground voltage or a power supply voltage. The back channel is always turned off, but the back channel of the MIS field-effect transistor of the other channel is always turned on, causing excessive current flow and causing malfunction, so target low power. It has been difficult to manufacture a CMOS type semiconductor integrated circuit.
When a source / drain region is formed in a semiconductor layer (SOI substrate), it is self-aligned to a gate electrode (or a sidewall provided on a sidewall of the gate electrode) provided on the semiconductor layer (SOI substrate) via a gate insulating film. Since the impurity is introduced and the heat treatment is diffused to form the source / drain region, the channel length becomes longer toward the lower portion than the upper portion (the source / drain region having a curvature is formed, and the lateral direction of the impurity toward the lower portion As the diffusion distance becomes shorter), there are problems such as the drive current value of the MIS field effect transistor becomes more unstable and the breakdown voltage between the source and drain regions is degraded as the short channel.
Further, since both the N channel MIS field effect transistor and the P channel MIS field effect transistor are formed on the strained SOI substrate in which the strained Si layer is stacked on the SiGe layer, the mobility of electrons and holes can be improved. Although the speed is higher, the mobility of electrons and holes originally has a difference of about 4 times, so there is a disadvantage that the on / off switching speed of switching speed is not well-balanced. It is necessary to widen the channel width of the MIS field effect transistor and there is a problem in high integration.
In addition, although both the N channel MIS field effect transistor and the P channel MIS field effect transistor form a strained Si layer, the N channel is in the plane orientation of the Si layer which increases the mobility of holes in the P channel MIS field effect transistor. In addition, the electron mobility of the MIS field effect transistor is lowered.

応用物理第７２巻第９号（２００３）１１３０〜１１３５Applied Physics Vol. 72, No. 9 (2003) 1130-1135

本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＩＭＯＸ法あるいは貼り合わせ法によりＳＯＩ基板を形成するため、単結晶のＳＯＩ基板には特性の良好なＭＩＳ電界効果トランジスタを形成できるが、半導体基板にはＭＩＳ電界効果トランジスタを形成できなかったため、半導体基板及びＳＯＩ基板に積層した高集積な３次元ＣＭＯＳを形成できず、コストパフォーマンスが悪かったこと。
（２）半導体層（ＳＯＩ基板）上にゲート絶縁膜を介して設けたゲート電極（あるいはゲート電極の側壁に設けたサイドウォール）に自己整合してソースドレイン領域を形成するため、曲率を有するソースドレイン領域を形成することになり、深さ方向にチャネル長が異なるため、駆動電流値が安定しなかったこと及びソースドレイン領域間の耐圧が劣化したこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）オン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳにおいては、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤作動を引き起こす原因となるため、高信頼なＣＭＯＳ型半導体集積回路を製造することが難しかったこと。
（５）歪みＳｉ層においては電子と正孔の移動度を増す面方位が異なり、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増す面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまい、さらなる移動度の向上に難があったこと。
等の問題が顕著になりつつあり、現状技術により微細な歪みＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、高信頼性及び高集積化が困難になってきたことである。 The problems to be solved by the present invention are as shown in the prior art:
(1) Since the SOI substrate is formed by the SIMOX method or the bonding method, the MIS field effect transistor having good characteristics can be formed on the single crystal SOI substrate, but the MIS field effect transistor can not be formed on the semiconductor substrate. Inability to form a highly integrated three-dimensional CMOS stacked on a semiconductor substrate and an SOI substrate, resulting in poor cost performance.
(2) A source having a curvature to form a source / drain region in self-alignment with the gate electrode (or the sidewall provided on the side wall of the gate electrode) provided on the semiconductor layer (SOI substrate) via the gate insulating film Since the drain region is formed and the channel length is different in the depth direction, the driving current value is not stable and the breakdown voltage between the source and drain regions is deteriorated.
(3) When a conductor (semiconductor substrate or lower wiring) exists under the SOI substrate of the MIS field effect transistor formed in the SOI structure, a voltage different from the voltage applied to the gate electrode is applied (especially, the on voltage) When it is applied), it is not possible to prevent a minute back channel leak occurring at the bottom of the SOI substrate.
(4) In a CMOS where N-channel and P-channel MIS field effect transistors having opposite on / off states coexist, the MIS field effect of one channel is used regardless of whether the semiconductor substrate is a ground voltage or a power supply voltage. Although the back channel of the transistor is always off, the back channel of the MIS field effect transistor of the other channel is always on, and not only extra current flows, but it also causes malfunction, so a highly reliable CMOS type It was difficult to manufacture semiconductor integrated circuits.
(5) In the strained Si layer, the plane orientation that increases the mobility of electrons and holes is different, and in the plane orientation that increases the mobility of holes in the P channel MIS field effect transistor, the electron density of the N channel MIS field effect transistor Mobility was reduced, and it was difficult to further improve mobility.
Problems are becoming noticeable, and it is difficult to achieve higher speed, higher performance, higher reliability, and higher integration simply by forming a MIS field effect transistor with a fine strained SOI structure according to the current technology. It is a new thing.

上記課題は、半導体基板と、前記半導体基板直上に選択的に設けられた下層半導体層と、前記下層半導体層に設けられた一導電型のＭＩＳ電界効果トランジスタと、前記下層半導体層上に層間絶縁膜を介して選択的に設けられた上層半導体層と、前記上層半導体層に設けられた反対導電型のＭＩＳ電界効果トランジスタとを備え、前記反対導電型のＭＩＳ電界効果トランジスタに設けられたゲート電極が、前記上層半導体層の一部の全周囲を包囲する、全周囲等しいゲート長を有する包囲型ゲート電極であり、且つ前記一導電型のＭＩＳ電界効果トランジスタのゲート電極を内蔵していることを特徴とする本発明の半導体装置によって解決される。
ここで反対導電型のＭＩＳ電界効果トランジスタの包囲型ゲート電極が、一導電型のＭＩＳ電界効果トランジスタのゲート電極を内蔵するとは、包囲型ゲート電極の一部の下面ゲート電極部が、設けられていない下層のゲート電極を代行することである。 The above problems are solved by a semiconductor substrate, a lower semiconductor layer selectively provided directly on the semiconductor substrate, a MIS field effect transistor of one conductivity type provided in the lower semiconductor layer, and interlayer insulation on the lower semiconductor layer. An upper semiconductor layer selectively provided via a film, and a MIS field effect transistor of the opposite conductivity type provided in the upper semiconductor layer, and a gate electrode provided in the MIS field effect transistor of the opposite conductivity type And an encircling gate electrode having an equal gate length all around the entire periphery of a part of the upper semiconductor layer, and including the gate electrode of the MIS field effect transistor of one conductivity type. The problem is solved by the semiconductor device of the present invention which is characterized.
Here, when the surrounding gate electrode of the opposite conductivity type MIS field effect transistor incorporates the gate electrode of the one conductivity type MIS field effect transistor, the lower surface gate electrode portion of a part of the surrounding gate electrode is provided. There is no substitute for the lower gate electrode.

以上説明のように本発明によれば、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板（厳密には半導体基板に接し直上に設けた下層半導体層）にＰチャネルＭＩＳ電界効果トランジスタを形成し、絶縁膜を介して直上に設けたＳＯＩ基板（上層半導体層）に包囲型ゲート電極（包囲型ゲート電極の一部の下面ゲート電極部で下層のゲート電極を代行する）を有するＮチャネルＭＩＳ電界効果トランジスタを形成した等チャネル長を持つ積層ＣＭＯＳを構成できるため、極めて高速、高集積及び低電力を達成した３次元ＣＭＯＳを得ることが可能である。
またＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタ共、ソースドレイン領域（ｐ^＋型ソースドレイン領域あるいはｎ型及びｎ^＋型ソースドレイン領域）の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できる（直方体構造のソース領域と直方体構造のドレイン領域が等距離はなれて対向している構造）ため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲あるいは垂直方向に等しいチャネル長を得ることができることにより、閾値電圧の高制御による駆動電流値の安定性等が可能である。
また横方向の不純物拡散を抑えたソースドレイン領域（ｐ^＋型ソースドレイン領域あるいはｎ型及びｎ^＋型ソースドレイン領域）を形成できるため、包囲型ゲート電極（包囲型ゲート電極の一部の下面ゲート電極部で下層のゲート電極を代行する）とソースドレイン領域（ｐ^＋型ソースドレイン領域あるいはｎ型ソースドレイン領域）との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また包囲型ゲート電極にサイドウォールを形成せず、且つ下層のＰチャネルＭＩＳ電界効果トランジスタのゲート電極を代行するＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を形成し、包囲型ゲート電極に自己整合したソースドレイン領域（ｐ^＋型ソースドレイン領域あるいはｎ型及びｎ^＋型ソースドレイン領域）を形成できることによる製造プロセスの簡略化が可能である。
また上層ゲート絶縁膜を介して設けられた包囲型ゲート電極により、上層の第３の半導体層（ＮチャネルＭＩＳ電界効果トランジスタのチャネル領域）を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な下層の第２の半導体層及び上層の第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な上層の第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＮチャネルＭＩＳ電界効果トランジスタを形成することが可能である。
また半導体基板（厳密には半導体基板に接し直上に設けた下層半導体層）にＰチャネルＭＩＳ電界効果トランジスタのみを形成し、ＳＯＩ基板（上層半導体層）にはＮチャネルＭＩＳ電界効果トランジスタのみを形成することにより、ＣＭＯＳに特有であるラッチアップ現象を完全に防止することも可能である。
またＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ共に格子定数の小さな歪みＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）から歪みＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）の格子定数を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
また階段状の接合を形成する高濃度の砒素の替りに、緩やかな傾斜接合が可能な高濃度の燐によりソースドレイン領域を形成し、若干チャネル長は短くなりがちであるが、第２の半導体層及び低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを形成することも可能である。
また下層半導体層と上層半導体層のチャネル幅方向の長さを一致させ、ＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を垂直方向に延在させることにより、ＰチャネルＭＩＳ電界効果トランジスタの両側面にチャネルを形成し、チャネル幅を広げることも可能で、さらなる高速化が可能である。
また半導体基板（Ｓｉ）に形成する下層半導体層をＧｅ層で形成することも可能で、正孔の移動度をさらに増すことができるため、ＰチャネルＭＩＳ電界効果トランジスタのさらなる高速化を達成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、各種電子機械機器、車載用機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該発明を、等チャネル長及び下層ゲート電極内蔵上層包囲型ゲート電極を有する半導体基板及びＳＯＩ基板混成型積層ＣＭＯＳと命名し、本技術をＵＳＧＩＬＧ（ユーエスジーアイエルジー、ＵｐｐｅｒＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＩｎｃｌｕｄｉｎｇＬｏｗｅｒＧａｔｅ）構造と略称する。 As described above, according to the present invention, a conventional inexpensive semiconductor substrate is used, and a semiconductor substrate (strictly speaking, a lower semiconductor layer provided directly in contact with the semiconductor substrate) using selective epitaxial growth of semiconductor layers. The P-channel MIS field effect transistor is formed on the SOI substrate (upper semiconductor layer) provided immediately above via the insulating film, and the lower gate electrode is formed at the lower surface gate electrode portion of the lower gate electrode portion It is possible to construct a stacked CMOS with equal channel length in which an N-channel MIS field effect transistor is formed, thereby achieving a three-dimensional CMOS achieving extremely high speed, high integration, and low power.
Further, the end portions of the source / drain region (p ⁺ -type source / drain region or n-type / n ⁺ -type source / drain region) of the P-channel and N-channel MIS field effect transistors are respectively perpendicular to the main surface of the semiconductor substrate. (A structure in which the source region of the rectangular parallelepiped structure and the drain region of the rectangular parallelepiped structure are equidistantly opposed to each other), the concentration of the electric field can be prevented, and the breakdown voltage between the source and drain regions is improved. By being able to obtain equal channel lengths, stability of the drive current value by high control of the threshold voltage can be achieved.
In addition, a source / drain region (p ⁺ -type source / drain region or n-type and n ⁺ -type source / drain region) in which lateral impurity diffusion is suppressed can be formed. The electrode portion can be formed (nearly zero) while suppressing the overlap between the lower layer gate electrode and the source / drain region (p ⁺ -type source / drain region or n-type source / drain region), thereby reducing stray capacitance It is possible to achieve miniaturization and the like by being able to reduce the channel length and channel length.
Also, an enclosed gate electrode of an N channel MIS field effect transistor that forms no side wall on the enclosed gate electrode and substitutes for the gate electrode of the underlying P channel MIS field effect transistor is formed and self-aligned to the enclosed gate electrode It is possible to simplify the manufacturing process by forming the source / drain region (p ⁺ -type source / drain region or n-type and n ⁺ -type source / drain region).
Further, since the third semiconductor layer (channel region of the N channel MIS field effect transistor) of the upper layer can be surrounded by the surrounding gate electrode provided via the upper layer gate insulating film, the current path other than the channel is interrupted. Not only can the back channel leak be prevented (problems that must be overcome absolutely to realize CMOS SOI), and complete channel control is possible, but also four sides (upper and lower surface and channel width direction Since the channel can be formed on the two side surfaces of (1), the channel width can be increased without increasing the area occupied by the surface (upper surface), so that the drive current can be increased and the speed can be further increased.
In addition, the components of the MIS field effect transistor are formed in a self-aligned manner with the fine lower second semiconductor layer and the upper third semiconductor layer (low concentration and high concentration source / drain region, gate insulating film, surrounding gate electrode) Can be finely formed.
Further, since the channel region can be formed only in the upper third semiconductor layer which has good crystallinity without the influence of the underlying insulating film, it is possible to form an N channel MIS field effect transistor having stable characteristics.
Further, only the P-channel MIS field effect transistor is formed on the semiconductor substrate (strictly, the lower semiconductor layer provided in contact with the semiconductor substrate), and only the N-channel MIS field effect transistor is formed on the SOI substrate (upper semiconductor layer). It is also possible to completely prevent the latch-up phenomenon which is peculiar to CMOS.
In both P-channel MIS field-effect transistor and N-channel MIS field-effect transistor, strained Si layer (second semiconductor layer in lower layer or third semiconductor layer in upper layer) with small lattice constant, SiGe layer with large lattice constant (left and right) It is possible to form a single crystal semiconductor layer having a structure sandwiched by the lower first semiconductor layer or the upper first and second semiconductor layers), and it is possible to form left and right SiGe layers (lower first semiconductor layer or upper layer) The lattice constant of the strained Si layer (the lower second semiconductor layer or the upper third semiconductor layer) can be expanded from the first and second semiconductor layers of By doing this, further speeding up is possible.
Also, the source / drain region is formed by high concentration of phosphorus capable of a gentle slope junction instead of high concentration of arsenic forming a step-like junction, and the channel length tends to be slightly shortened. It is also possible to form a short channel N channel MIS field effect transistor with improved hot electron effect without providing a layer and a low concentration source / drain region.
Further, by making the lengths in the channel width direction of the lower semiconductor layer and the upper semiconductor layer coincide with each other and extending the surrounding gate electrodes of the N channel MIS field effect transistor in the vertical direction, both side surfaces of the P channel MIS field effect transistor are obtained. It is also possible to form a channel and widen the channel width, which enables further speeding up.
In addition, the lower semiconductor layer formed on the semiconductor substrate (Si) can be formed of a Ge layer, and the mobility of holes can be further increased, so that the P-channel MIS field effect transistor can be further speeded up. Is also possible.
That is, high-speed, high-reliability, high-performance and high-performance enabling manufacture of large-scale semiconductor integrated circuits compatible with high-speed and large-capacity communication devices, portable information terminals, various electronic mechanical devices, in-vehicle devices, space-related devices, etc. It is possible to obtain an extremely low power CMOS type semiconductor device having integration.
The present inventor has the invention, designated semiconductor substrate and the SOI substrate hybrid laminated CMOS having equal channel length and lower gate electrodes built layer surrounding gate electrode, the present technology USGILG (Yu ISG Aieru Gee, U pper S urrounding It is abbreviated as “ G ate I n ching L o w er G ate” structure.

本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）A schematic side sectional view (channel length direction) of a first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）A schematic side sectional view of the first embodiment of the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ドレイン領域部）A schematic side sectional view of the first embodiment of the semiconductor device of the present invention (channel width direction, drain region portion) 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the first embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）A schematic side sectional view (channel length direction) of a second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の模式側断面図（チャネル幅方向、チャネル領域部）A schematic side sectional view of a second embodiment of the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional view of manufacturing method of the second embodiment of the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional view of manufacturing method of the second embodiment of the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional view of manufacturing method of the second embodiment of the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of the second embodiment of the semiconductor device of the present invention 本発明の半導体装置における第２の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）Process sectional view of manufacturing method of the second embodiment of the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）A schematic side sectional view (channel length direction) of a third embodiment of the semiconductor device of the present invention 本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）A schematic side sectional view (channel length direction) of a fourth embodiment of the semiconductor device of the present invention 本発明の半導体装置における第４の実施例の模式側断面図（チャネル幅方向、チャネル領域部）A schematic side sectional view of the fourth embodiment of the semiconductor device of the present invention (channel width direction, channel region portion) 本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of fourth embodiment of semiconductor device of the present invention 本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of fourth embodiment of semiconductor device of the present invention 本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of fourth embodiment of semiconductor device of the present invention 本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of fourth embodiment of semiconductor device of the present invention 本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of fourth embodiment of semiconductor device of the present invention 本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of fourth embodiment of semiconductor device of the present invention 本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of fourth embodiment of semiconductor device of the present invention 本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向）Process sectional view (channel length direction) of manufacturing method of fourth embodiment of semiconductor device of the present invention 本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）A schematic side sectional view (channel length direction) of a fifth example of the semiconductor device of the present invention 従来の半導体装置の模式側断面図（チャネル長方向）Schematic side sectional view of a conventional semiconductor device (channel length direction)

本願発明は、特に、
（１）完全単結晶からなる半導体基板（Ｓｉ）上に縦（垂直）方向にエピタキシャル成長させることによる下層半導体層の第１の半導体層（ＳｉＧｅ層）の全面形成。
（２）下層半導体層の第１の半導体層をパターニングし、開孔部に絶縁膜を平坦に埋め込むことによる素子分離領域の形成。
（３）下層半導体層の第１の半導体層への活性化した一導電型高濃度不純物領域の形成。
（４）下層半導体層の第１の半導体層上に層間絶縁膜の形成。
（５）層間絶縁膜を選択的に開孔し、露出した下層半導体層の第１の半導体層の一部を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長により、層間絶縁膜上への上層半導体層の第１の半導体層（ＳＯＩ基板の一部）の形成。
（６）上層半導体層の第１の半導体層の一部及び縦（垂直）方向エピタキシャル半導体層を除去し、絶縁膜を埋め込むことにより素子分離領域の一部に変換。
（７）上層半導体層の第１の半導体層を充満する活性化した反対導電型高濃度不純物領域の形成。
（８）上層半導体層の第１の半導体層上にマスク材を形成。
（９）マスク材及び反対導電型高濃度不純物領域が形成された上層半導体層の第１の半導体層を包囲型ゲート電極形成用の開孔（異方性エッチング）により分離することによる反対導電型の高濃度ソース領域及び高濃度ドレイン領域の形成。
（１０）開孔部を介した、上層半導体層の第１の半導体層の側面極小等方性エッチングによる一対の間隙部の形成。
（１１）残された上層半導体層の第１の半導体層間の横方向エピタキシャル成長による反対導電型の低濃度不純物領域で充満された上層半導体層の第２の半導体層の形成。
（１２）開孔部に露出した上層半導体層の第２の半導体層、層間絶縁膜及び下層半導体層の第１の半導体層の異方性エッチングによる間隙部に埋め込まれた上層半導体層の第２の半導体層を充満した反対導電型の低濃度ソース領域及び低濃度ドレイン領域あるいは下層半導体層の第１の半導体層に一導電型の高濃度ソース領域及び高濃度ドレイン領域の形成。
（１３）残された上層半導体層の第２の半導体層間あるいは下層の第１の半導体層間の横方向エピタキシャル成長による上層半導体層の第３の半導体層あるいは下層半導体層の第２の半導体層の形成。（除去部の半導体層の復元）
（１４）上層半導体層の第３の半導体層の全周囲及び下層半導体層の第２の半導体層の上面へのゲート絶縁膜の成長。
（１５）上層半導体層の第３の半導体層あるいは下層半導体層の第２の半導体層の閾値電圧の制御。
（１６）開孔部の平坦埋め込みによる上層半導体層の第３の半導体層の全周囲に包囲型ゲート電極（下層半導体層に形成するＭＩＳ電界効果トランジスタのゲート電極を内蔵する）の形成。
等の技術を使用し、
半導体基板上に第１及び第２の半導体層からなる下層半導体層が設けられ、下層半導体層上に層間絶縁膜を介して第１、第２及び第３の半導体層からなる上層半導体層が設けられ、上層半導体層の第３の半導体層の全周囲に上層ゲート絶縁膜を介して包囲する構造の、下層ゲート電極を内蔵する包囲型ゲート電極が、下層半導体層の第２の半導体層直上に下層ゲート絶縁膜を介して設けられ、包囲型ゲート電極に自己整合して、下層半導体層の第１の半導体層に、対向する端部が半導体基板の主面に対し垂直平面をなす構造の一導電型ソースドレイン領域が設けられ、上層半導体層の第１及び第２の半導体層に対向する端部が半導体基板の主面に対し垂直平面をなす構造の反対導電型ソースドレイン領域が設けられた、変形半導体基板（下層半導体層）及びＳＯＩ基板（上層半導体層）混成型積層構造のＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳを形成したものである。 The present invention, in particular,
(1) The entire surface of the first semiconductor layer (SiGe layer) of the lower semiconductor layer is epitaxially grown in the vertical (vertical) direction on a semiconductor substrate (Si) made of completely single crystal.
(2) Forming a device isolation region by patterning the first semiconductor layer of the lower semiconductor layer and filling the insulating film flat in the opening.
(3) Formation of an activated one conductivity type high concentration impurity region in the first semiconductor layer of the lower semiconductor layer.
(4) Formation of an interlayer insulating film on the first semiconductor layer of the lower semiconductor layer.
(5) Selective growth of the vertical (vertical) direction or horizontal (horizontal) direction epitaxial semiconductor layer by selectively opening the interlayer insulating film and using a portion of the first semiconductor layer of the lower layer semiconductor layer exposed as a nucleus And forming a first semiconductor layer (a part of the SOI substrate) of the upper semiconductor layer on the interlayer insulating film.
(6) A part of the first semiconductor layer of the upper semiconductor layer and the epitaxial semiconductor layer in the vertical (vertical) direction are removed, and the insulating film is embedded to convert it into a part of the element isolation region.
(7) Formation of an activated opposite conductivity type high concentration impurity region filling the first semiconductor layer of the upper semiconductor layer.
(8) A mask material is formed on the first semiconductor layer of the upper semiconductor layer.
(9) An opposite conductivity type by separating the first semiconductor layer of the upper semiconductor layer in which the mask material and the opposite conductivity type high concentration impurity region are formed by the opening (anisotropic etching) for forming the surrounding gate electrode Formation of a high concentration source region and a high concentration drain region.
(10) Formation of a pair of gap portions by side surface minimal isotropic etching of the first semiconductor layer of the upper semiconductor layer through the opening portion.
(11) Formation of a second semiconductor layer of the upper semiconductor layer filled with a low concentration impurity region of the opposite conductivity type by lateral epitaxial growth between the remaining first semiconductor layers of the upper semiconductor layer.
(12) A second semiconductor layer of the upper semiconductor layer exposed in the opening, an interlayer insulating film, and a second upper semiconductor layer embedded in the gap by anisotropic etching of the first semiconductor layer of the lower semiconductor layer Forming a high concentration source region and a high concentration drain region of one conductivity type in the first semiconductor layer of the opposite conductivity type low concentration source region and the low concentration drain region filling the semiconductor layer or the lower semiconductor layer;
(13) Formation of a third semiconductor layer of the upper semiconductor layer or a second semiconductor layer of the lower semiconductor layer by lateral epitaxial growth between the second semiconductor layer of the upper semiconductor layer or the first semiconductor layer of the lower layer remaining. (Recovery of semiconductor layer in removal section)
(14) Growth of a gate insulating film all around the third semiconductor layer of the upper semiconductor layer and on the upper surface of the second semiconductor layer of the lower semiconductor layer.
(15) Control of the threshold voltage of the third semiconductor layer of the upper semiconductor layer or the second semiconductor layer of the lower semiconductor layer.
(16) Formation of a surrounding gate electrode (containing the gate electrode of the MIS field effect transistor formed in the lower semiconductor layer) all around the third semiconductor layer of the upper semiconductor layer by flat filling of the opening.
Use technologies such as
A lower semiconductor layer consisting of first and second semiconductor layers is provided on a semiconductor substrate, and an upper semiconductor layer consisting of first, second and third semiconductor layers is provided on the lower semiconductor layer via an interlayer insulating film. A surrounding gate electrode having a lower gate electrode and having a structure surrounding the entire upper surface of the third semiconductor layer via the upper gate insulating film directly above the second semiconductor layer of the lower semiconductor layer. One of the structures provided via a lower gate insulating film and self-aligned to the surrounding gate electrode, and the end opposite to the first semiconductor layer of the lower semiconductor layer has a plane perpendicular to the main surface of the semiconductor substrate. A conductivity type source / drain region is provided, and an opposite conductivity type source / drain region having a structure in which an end portion of the upper semiconductor layer opposite to the first and second semiconductor layers is perpendicular to the main surface of the semiconductor substrate is provided. , Deformation semiconductor substrate (lower layer Conductor layer) and SOI substrate (upper semiconductor layer) is obtained by forming a CMOS consisting of P-channel and N-channel MIS field effect transistor of the hybrid laminate structure.

以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２６は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向で、チャネル領域部の模式側断面図、図３はチャネル幅方向で、ドレイン領域部の模式側断面図、図４〜図２６は製造方法の工程断面図である。 Hereinafter, the present invention will be specifically described by way of illustrated examples.
The same objects are denoted by the same reference numerals throughout the drawings. However, the hatching in the side sectional view is described only on the main insulating film, the wiring is drawn including a slight back and forth deviation, and the horizontal and vertical sizes are accurate to show the main part of the invention. Not shown.
1 to 26 show a first embodiment of a semiconductor device according to the present invention. FIG. 1 is a schematic side sectional view in the channel length direction, FIG. 2 is a schematic side sectional view of a channel region in the channel width direction, 4 is a schematic side sectional view of the drain region in the channel width direction, and FIG. 4 to FIG. 26 are process sectional views of the manufacturing method.

図１〜図３はシリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体集積回路の一部を示しており、１は１０^１５ｃｍ^−３程度のｎ型のシリコン（Ｓｉ）基板、２は濃度１０^１７ｃｍ^−３程度、膜厚１００ｎｍ程度のｎ型のエピタキシャルＳｉＧｅ層（下層（半導体基板）の第１の半導体層、ソースドレイン領域形成部）、３は１０^１８ｃｍ^−３程度のｎ^＋型チャネルストッパー領域、４は深さ１００ｎｍ程度のトレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ_２）、５は、１０^２０ｃｍ^−３程度のｐ^＋型ソース領域、６は１０^２０ｃｍ^−３程度のｐ^＋型ドレイン領域、７は１００ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）、８は５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ_２）、９は１０^１７ｃｍ^−３程度のｐ型のエピタキシャルＳｉＧｅ層（上層（ＳＯＩ基板）の第１の半導体層、高濃度ソースドレイン領域形成部）、１０は埋め込みシリコン酸化膜（ＳｉＯ_２）、１１は５×１０^１７ｃｍ^−３程度のｎ型のエピタキシャルＳｉＧｅ層（上層（ＳＯＩ基板）の第２の半導体層、低濃度ソースドレイン領域形成部）、１２は１０^１７ｃｍ^−３程度のｎ型のエピタキシャル歪みＳｉ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）、１３は１０^１７ｃｍ^−３程度のｐ型のエピタキシャル歪みＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）、１４は５ｎｍ程度の下層（半導体基板）のゲート絶縁膜（ＳｉＯ_２）、１５は５ｎｍ程度の上層（ＳＯＩ基板）のゲート絶縁膜（ＳｉＯ_２）、１６は上層（ＳＯＩ基板）の包囲型ゲート電極（ＷＳｉ）（下層（半導体基板）のゲート電極を含む）、１７は１０^２０ｃｍ^−３程度のｎ^＋型ソース領域、１８は５×１０^１７ｃｍ^−３程度のｎ型ソース領域、１９は５×１０^１７ｃｍ^−３程度のｎ型ドレイン領域、２０は１０^２０ｃｍ^−３程度のｎ^＋ドレイン型領域、２１は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２２は２０ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）、２３は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２４は導電プラグ（Ｗ）、２５は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、２６は１０ｎｍ程度のバリアメタル（ＴａＮ）、２７は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２８は２０ｎｍ程度のバリア絶縁膜（Ｓｉ_３Ｎ_４）を示している。 FIGS. 1 to 3 show a part of a CMOS type semiconductor integrated circuit using short channel N channel and P channel MIS field effect transistors formed in a USGILG structure using a silicon (Si) substrate, where 1 is 10 N-type silicon (Si) substrate of about ¹⁵ cm ⁻³ , 2 is a first semiconductor layer of n-type epitaxial SiGe layer (lower layer (semiconductor substrate) of about 10 ¹⁷ cm ⁻³ concentration and about 100 nm film thickness, source Drain region forming portion), 3 is an n ⁺ type channel stopper region of about 10 ¹⁸ cm ⁻³ , 4 is a buried silicon oxide film (SiO ₂ ) of a trench isolation region of about 100 nm in depth, 5 is 10 ²⁰ cm ^{− 3} about the ^{p +} -type source region, is ¹⁰ 20 ^{cm -3} of about ^{p +} -type drain region 6, 7 100nm approximately silicon nitride film Si ₃ N _4), a first semiconductor layer of a silicon oxide film of the isolation region of about 50nm is 8 _(SiO 2), p-type epitaxial SiGe layer of about ¹⁰ 17 ^{cm -3} 9 (upper (SOI substrate) (High-concentration source / drain region forming portion), 10 is a buried silicon oxide film (SiO ₂ ), 11 is a second semiconductor layer of an n-type epitaxial SiGe layer (upper layer (SOI substrate) about 5 × 10 ¹⁷ cm ⁻³ ). Low-concentration source / drain region forming portion), 12: n-type epitaxial strained Si layer (second semiconductor layer of lower layer (semiconductor substrate), channel region forming portion) of about 10 ¹⁷ cm ⁻³ , 13: 10 ¹⁷ cm p-type epitaxial strained Si layer of about ^-3 (upper layer (third semiconductor layer of the SOI substrate), the channel region forming portion), 14 5nm approximately underlayer (semiconductor substrate) Over gate insulating film _(SiO 2), 15 the upper layer of about 5nm gate insulating film (SOI substrate) _(SiO 2), the 16 upper layer of the surrounding gate electrode (SOI substrate) (WSi) (lower layer (semiconductor substrate) 17 includes an n ⁺ -type source region of about 10 ²⁰ cm ^-3 , 18 an n-type source region of about 5 × 10 ¹⁷ cm ^-3 , and 19 an n-type region of about 5 × 10 ¹⁷ cm ^-3. A drain region, 20 is an n ⁺ drain type region of about 10 ²⁰ cm ⁻³ , 21 is a phosphosilicate glass (PSG) film of about 400 nm, 22 is a silicon nitride film (Si ₃ N ₄ ) of about 20 nm, and 23 is about 10 nm Barrier metal (TiN), 24 is a conductive plug (W), 25 is an insulating film (SiOC) of about 500 nm, 26 is a barrier metal (TaN) of about 10 nm, 27 is Cu of about 500 nm Line (including Cu seed layer), 28 denotes a 20nm approximately barrier insulating film _(Si 3 _{N 4).}

図１（チャネル長方向）においては、ｎ型のシリコン基板１の一部直上に一対のｎ型のＳｉＧｅ層２が選択的に設けられ、一対のＳｉＧｅ層２間には対向する側面をそれぞれ接してｎ型の歪みＳｉ層１２が挟まれて設けられ、一対のＳｉＧｅ層２及び歪みＳｉ層１２からなる下層半導体層（２、１２）がトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ_２）４により島状に絶縁分離されている。一対のＳｉＧｅ層２には上面、下面及び４側面がすべて平面からなり、１側面が完全に対向しているｐ^＋型ソース領域５あるいはｐ^＋型ドレイン領域６が設けられ、歪みＳｉ層１２には深さ方向にチャネル長が等しいチャネル領域が設けられ、歪みＳｉ層１２直上に設けられた下層ゲート絶縁膜（ＳｉＯ_２）１４を介してゲート電極（包囲型ゲート電極（ＷＳｉ）１６の一部の下面ゲート電極部）が設けられ、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ_２）４直下にはｎ^＋型チャネルストッパー領域３が設けられている。ｐ^＋型ソース領域５及びｐ^＋型ドレイン領域６には、それぞれバリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されているＰチャネルのＭＩＳ電界効果トランジスタが下層半導体層（２、１２）に形成されている。一対のＳｉＧｅ層２上には、シリコン窒化膜（Ｓｉ_３Ｎ_４）７が設けられ、シリコン窒化膜（Ｓｉ_３Ｎ_４）７上には、ｐ型の一対のＳｉＧｅ層９が選択的に設けられ、一対のＳｉＧｅ層９の対向する側面間に１側面をそれぞれ接してｐ型の一対のＳｉＧｅ層１１が設けられ、一対のＳｉＧｅ層１１の対向する側面間にｐ型の歪みＳｉ層１３が挟まれて設けられている構造からなる上層半導体層（９、１１、１３）が、素子分離領域のシリコン酸化膜（ＳｉＯ_２）８及び埋め込みシリコン酸化膜（ＳｉＯ_２）１０により島状に絶縁分離されて設けられている。歪みＳｉ層１３の周囲には、上層ゲート絶縁膜（ＳｉＯ_２）１５を介して包囲型ゲート電極（ＷＳｉ）１６が下層ゲート絶縁膜（ＳｉＯ_２）１４直上に設けられている。一対のＳｉＧｅ層９には、ＳｉＧｅ層９を充満し、上面、下面及び４側面がすべて平面からなり、１側面が完全に対向しているｎ^＋型ソース領域１７あるいはｎ^＋型ドレイン領域２０が設けられ、一対のＳｉＧｅ層１１には、ＳｉＧｅ層１１を充満し、上面、下面及び４側面がすべて平面からなり、１側面が完全に対向しているｎ型ソース領域１８あるいはｎ型ドレイン領域１９が設けられ、歪みＳｉ層１３には全周囲等しいチャネル長を有するチャネル領域が設けられ、ｎ^＋型ソース領域１７及びｎ^＋型ドレイン領域２０の上面には、それぞれバリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが上層半導体層（９、１１、１３）に形成されている。
即ち、半導体基板にはＰチャネルのＭＩＳ電界効果トランジスタが形成され、その直上に積層されたＳＯＩ基板にはＮチャネルのＭＩＳ電界効果トランジスタが形成され、ＮチャネルのＭＩＳ電界効果トランジスタの包囲型ゲート電極の一部の下面ゲート電極部により、ＰチャネルのＭＩＳ電界効果トランジスタのゲート電極を代行し、且つ等チャネル長を有する混成型積層ＣＭＯＳのチャネル長方向の側断面図が示されている。（ソースドレイン領域の構造に関する詳細は製造方法で記載する。） In FIG. 1 (channel length direction), a pair of n-type SiGe layers 2 are selectively provided directly on a part of the n-type silicon substrate 1, and opposing side surfaces are in contact with each other between the pair of SiGe layers 2. Lower semiconductor layers (2, 12) formed of a pair of SiGe layers 2 and a strained Si layer 12 are formed by the silicon oxide film (SiO ₂ ) 4 in the trench isolation region. It is isolated in the form of islands. The strained Si layer 12 is provided with the p ⁺ -type source region 5 or the p ⁺ -type drain region 6 in which the upper surface, the lower surface, and the four side surfaces are all flat and one side surface is completely opposed. Is provided with a channel region having the same channel length in the depth direction, and a gate electrode (a part of a surrounding gate electrode (WSi) 16 via a lower gate insulating film (SiO ₂ ) 14 provided directly on the strained Si layer 12 The lower surface gate electrode portion is provided, and the n ⁺ -type channel stopper region 3 is provided immediately below the silicon oxide film (SiO ₂ ) 4 in the trench isolation region. A Cu wire 27 having a barrier metal (TaN) 26 is connected to the p ⁺ -type source region 5 and the p ⁺ -type drain region 6 via a conductive plug (W) 24 having a barrier metal (TiN) 23 respectively. A P-channel MIS field effect transistor is formed in the lower semiconductor layer (2, 12). A silicon nitride film (Si ₃ N ₄ ) 7 is provided on the pair of SiGe layers 2, and a pair of p-type SiGe layers 9 are selectively provided on the silicon nitride film (Si ₃ N ₄ ) 7. A pair of p-type SiGe layers 11 are provided in contact with one side surface between the opposite side surfaces of the pair of SiGe layers 9, and a p-type strained Si layer 13 is provided between the opposite side surfaces of the pair of SiGe layers 11. The upper semiconductor layers (9, 11, 13) having a structure provided in a sandwiching manner are separated into islands by the silicon oxide film (SiO ₂ ) 8 and the embedded silicon oxide film (SiO ₂ ) 10 in the element isolation region. Are provided. Around the strained Si layer 13, a surrounding gate electrode (WSi) 16 is provided directly on the lower gate insulating film (SiO ₂ ) 14 via an upper gate insulating film (SiO ₂ ) 15. The pair of SiGe layers 9 is filled with the SiGe layer 9, and the upper surface, the lower surface, and the four side surfaces are all flat, and one side is completely opposite to the n ⁺ type source region 17 or the n ⁺ type drain region 20. An n-type source region 18 or an n-type drain region 19 in which the pair of SiGe layers 11 is filled with the SiGe layer 11 and the upper surface, the lower surface, and the four side surfaces are all flat and one side is completely opposed. Is provided, the strained Si layer 13 is provided with a channel region having an equal channel length all around, and the upper surface of the n ⁺ -type source region 17 and the n ⁺ -type drain region 20 has a barrier metal (TiN) 23 respectively. N channel MIS field effect transistor having an LDD structure in which a Cu wire 27 having a barrier metal (TaN) 26 is connected via a conductive plug (W) 24 A mirror is formed in the upper semiconductor layers (9, 11, 13).
That is, a P-channel MIS field effect transistor is formed on the semiconductor substrate, and an N-channel MIS field effect transistor is formed on the SOI substrate stacked directly thereover. A surrounding gate electrode of the N-channel MIS field effect transistor is formed. A side sectional view in the channel length direction of a hybrid stacked CMOS having an equal channel length and substituting the gate electrode of a P-channel MIS field effect transistor by a part of the lower surface gate electrode portion of FIG. (Details on the structure of the source / drain region will be described in the manufacturing method.)

図２（チャネル幅方向、チャネル領域部）においては、ｎ型のシリコン基板１の一部直上にｎ型の歪みＳｉ層１２が選択的に設けられ、歪みＳｉ層１２（下層半導体層の一部）は、直下にｎ^＋型チャネルストッパー領域３が設けられているトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ_２）４により島状に絶縁分離されている。歪みＳｉ層１２直上には下層ゲート絶縁膜（ＳｉＯ_２）１４が設けられ、下層ゲート絶縁膜（ＳｉＯ_２）１４及びその近傍上には、歪みＳｉ層１３の全周囲を上層ゲート絶縁膜（ＳｉＯ_２）１５を介して包囲している包囲型ゲート電極（ＷＳｉ）１６が設けられ、包囲型ゲート電極（ＷＳｉ）１６の上面には、バリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されているＰチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなる半導体基板及びＳＯＩ基板混成型積層ＣＭＯＳの一部で、チャネル領域部のチャネル幅方向の側断面図が示されている。 In FIG. 2 (channel width direction, channel region portion), the n-type strained Si layer 12 is selectively provided directly on a part of the n-type silicon substrate 1, and the strained Si layer 12 (a portion of the lower semiconductor layer) ) Is isolated and isolated in an island shape by the silicon oxide film (SiO ₂ ) 4 in the trench isolation region where the n ⁺ -type channel stopper region 3 is provided immediately below. The lower gate insulating film (SiO ₂ ) 14 is provided directly on the strained Si layer 12, and the entire periphery of the strained Si layer 13 is formed on the lower gate insulating film (SiO ₂ ) 14 and the vicinity thereof. ₂ ) A surrounding gate electrode (WSi) 16 which is surrounded by 15 is provided, and a conductive plug (W) 24 having a barrier metal (TiN) 23 is provided on the top surface of the surrounding gate electrode (WSi) 16. Channel width of the channel region in a part of the semiconductor substrate and SOI substrate hybrid type stacked CMOS formed of P-channel and N-channel MIS field effect transistors to which the Cu wiring 27 having the barrier metal (TaN) 26 is connected A side sectional view of the direction is shown.

図３（チャネル幅方向、ドレイン領域部）においては、ｎ型のシリコン基板１の一部直上にｎ型のＳｉＧｅ層２が選択的に設けられ、ＳｉＧｅ層２（下層半導体層の一部）は、直下にｎ^＋型チャネルストッパー領域３が設けられているトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ_２）４により島状に絶縁分離されている。ＳｉＧｅ層２には上面、下面及び４側面がすべて平面からなるｐ^＋型ドレイン領域６が設けられ、ＳｉＧｅ層２上にはシリコン窒化膜（Ｓｉ_３Ｎ_４）７が設けられ、シリコン窒化膜（Ｓｉ_３Ｎ_４）７上には、やや幅が狭いＳｉＧｅ層９（上層半導体層の一部）が選択的に設けられ、ＳｉＧｅ層９（上層半導体層の一部）には、ＳｉＧｅ層９を充満し、上面、下面及び４側面がすべて平面からなるｎ^＋型ドレイン領域２０が設けられ、ｎ^＋型ドレイン領域２０の上面には、バリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を介してバリアメタル（ＴａＮ）２６を有するＣｕ配線２７が接続されているＰチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなる半導体基板及びＳＯＩ基板混成型積層ＣＭＯＳの一部で、ドレイン領域部のチャネル幅方向の側断面図が示されている。 In FIG. 3 (channel width direction, drain region portion), the n-type SiGe layer 2 is selectively provided directly on a part of the n-type silicon substrate 1, and the SiGe layer 2 (a part of the lower semiconductor layer) is The n ⁺ type channel stopper region 3 is provided immediately below and is isolated and island-shaped by a silicon oxide film (SiO ₂ ) 4 in a trench element isolation region. The SiGe layer 2 is provided with the p ⁺ -type drain region 6 in which the upper surface, the lower surface and the four side surfaces are all flat, and the silicon nitride film (Si ₃ N ₄ ) 7 is provided on the SiGe layer 2 A slightly narrow SiGe layer 9 (a part of the upper semiconductor layer) is selectively provided on Si ₃ N ₄ ) 7, and the SiGe layer 9 (a part of the upper semiconductor layer) is a SiGe layer 9 An n ⁺ -type drain region 20 is formed which is filled and whose upper surface, lower surface and four side surfaces are all flat, and on the upper surface of the n ⁺ -type drain region 20 a conductive plug (W) 24 having a barrier metal (TiN) 23 A part of a semiconductor substrate formed of P-channel and N-channel MIS field effect transistors to which a Cu wire 27 having a barrier metal (TaN) 26 is connected and a part of an SOI substrate hybrid stacked CMOS, Side cross-sectional view in the channel width direction of the rain region portion is shown.

したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板（厳密には半導体基板に接し直上に設けた下層半導体層）にＰチャネルＭＩＳ電界効果トランジスタを形成し、絶縁膜を介して直上に設けたＳＯＩ基板（上層半導体層）に包囲型ゲート電極（包囲型ゲート電極の一部の下面ゲート電極部で下層のゲート電極を代行する）を有するＮチャネルＭＩＳ電界効果トランジスタを形成した等チャネル長を持つ積層ＣＭＯＳを構成できるため、極めて高速、高集積及び低電力を達成した３次元ＣＭＯＳを得ることが可能である。
またＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタ共、ソースドレイン領域（ｐ^＋型ソースドレイン領域あるいはｎ型及びｎ^＋型ソースドレイン領域）の端部をそれぞれ半導体基板の主面に対し垂直平面をなして形成できる（直方体構造のソース領域と直方体構造のドレイン領域が等距離はなれて対向している構造）ため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び全周囲あるいは垂直方向に等しいチャネル長を得ることができることにより、閾値電圧の高制御による駆動電流値の安定性等が可能である。
また横方向の不純物拡散を抑えたソースドレイン領域（ｐ^＋型ソースドレイン領域あるいはｎ型及びｎ^＋型ソースドレイン領域）を形成できるため、包囲型ゲート電極（包囲型ゲート電極の一部の下面ゲート電極部で下層のゲート電極を代行する）とソースドレイン領域（ｐ^＋型ソースドレイン領域あるいはｎ型ソースドレイン領域）との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長を減縮できることによる微細化等が可能である。
また包囲型ゲート電極にサイドウォールを形成せず、且つ下層のＰチャネルＭＩＳ電界効果トランジスタのゲート電極を代行するＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を形成し、包囲型ゲート電極に自己整合したソースドレイン領域（ｐ^＋型ソースドレイン領域あるいはｎ型及びｎ^＋型ソースドレイン領域）を形成できることによる製造プロセスの簡略化が可能である。
また上層ゲート絶縁膜を介して設けられた包囲型ゲート電極により、上層の第３の半導体層（ＮチャネルＭＩＳ電界効果トランジスタのチャネル領域）を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な下層の第２の半導体層及び上層の第３の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、包囲型ゲート電極）を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な上層の第３の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＮチャネルＭＩＳ電界効果トランジスタを形成することが可能である。
また半導体基板（厳密には半導体基板に接し直上に設けた下層半導体層）にＰチャネルＭＩＳ電界効果トランジスタのみを形成し、ＳＯＩ基板（上層半導体層）にはＮチャネルＭＩＳ電界効果トランジスタのみを形成することにより、ＣＭＯＳに特有であるラッチアップ現象を完全に防止することも可能である。
またＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ共に格子定数の小さな歪みＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層（下層の第１の半導体層あるいは上層の第1及び第２の半導体層）から歪みＳｉ層（下層の第２の半導体層あるいは上層の第３の半導体層）の格子定数を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
即ち、高速大容量通信装置、携帯情報端末、各種電子機械機器、車載用機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。 Therefore, the P channel MIS field effect transistor is formed on the semiconductor substrate (strictly speaking, the lower semiconductor layer directly in contact with the semiconductor substrate) by using the ordinary inexpensive semiconductor substrate and utilizing the selective epitaxial growth method of the semiconductor layer. N-channel MIS having a surrounding gate electrode (a lower gate electrode is substituted by a part of the lower gate electrode portion of the surrounding gate electrode) on an SOI substrate (upper semiconductor layer) provided immediately above via an insulating film Since it is possible to construct a stacked CMOS having an equal channel length in which field effect transistors are formed, it is possible to obtain a three-dimensional CMOS achieving extremely high speed, high integration, and low power.
Further, the end portions of the source / drain region (p ⁺ -type source / drain region or n-type / n ⁺ -type source / drain region) of the P-channel and N-channel MIS field effect transistors are respectively perpendicular to the main surface of the semiconductor substrate. (A structure in which the source region of the rectangular parallelepiped structure and the drain region of the rectangular parallelepiped structure are equidistantly opposed to each other), the concentration of the electric field can be prevented, and the breakdown voltage between the source and drain regions is improved. By being able to obtain equal channel lengths, stability of the drive current value by high control of the threshold voltage can be achieved.
In addition, since a source / drain region (p ⁺ -type source / drain region or n-type and n ⁺ -type source / drain region) in which lateral impurity diffusion is suppressed can be formed, the surrounding gate electrode (a lower surface gate of a part of the surrounding gate electrode) The electrode portion can be formed (nearly zero) while suppressing the overlap between the lower layer gate electrode and the source / drain region (p ⁺ -type source / drain region or n-type source / drain region), thereby reducing stray capacitance It is possible to realize miniaturization and the like by being able to reduce the channel length and the channel length.
Also, an enclosed gate electrode of an N channel MIS field effect transistor that forms no side wall on the enclosed gate electrode and substitutes for the gate electrode of the underlying P channel MIS field effect transistor is formed and self-aligned to the enclosed gate electrode It is possible to simplify the manufacturing process by forming the source / drain region (p ⁺ -type source / drain region or n-type and n ⁺ -type source / drain region).
Further, since the third semiconductor layer (channel region of the N channel MIS field effect transistor) of the upper layer can be surrounded by the surrounding gate electrode provided via the upper layer gate insulating film, the current path other than the channel is interrupted. Not only can the back channel leak be prevented (problems that must be overcome absolutely to realize CMOS SOI), and complete channel control is possible, but also four sides (upper and lower surface and channel width direction Since the channel can be formed on the two side surfaces of (1), the channel width can be increased without increasing the area occupied by the surface (upper surface), so that the drive current can be increased and the speed can be further increased.
In addition, the components of the MIS field effect transistor are formed in a self-aligned manner with the fine lower second semiconductor layer and the upper third semiconductor layer (low concentration and high concentration source / drain region, gate insulating film, surrounding gate electrode) Can be finely formed.
Further, since the channel region can be formed only in the upper third semiconductor layer which has good crystallinity without the influence of the underlying insulating film, it is possible to form an N channel MIS field effect transistor having stable characteristics.
Further, only the P-channel MIS field effect transistor is formed on the semiconductor substrate (strictly, the lower semiconductor layer provided in contact with the semiconductor substrate), and only the N-channel MIS field effect transistor is formed on the SOI substrate (upper semiconductor layer). It is also possible to completely prevent the latch-up phenomenon which is peculiar to CMOS.
In both P-channel MIS field-effect transistor and N-channel MIS field-effect transistor, strained Si layer (second semiconductor layer in lower layer or third semiconductor layer in upper layer) with small lattice constant, SiGe layer with large lattice constant (left and right) It is possible to form a single crystal semiconductor layer having a structure sandwiched by the lower first semiconductor layer or the upper first and second semiconductor layers), and it is possible to form left and right SiGe layers (lower first semiconductor layer or upper layer) The lattice constant of the strained Si layer (the lower second semiconductor layer or the upper third semiconductor layer) can be expanded from the first and second semiconductor layers of By doing this, further speeding up is possible.
That is, high-speed, high-reliability, high-performance and high-performance enabling manufacture of large-scale semiconductor integrated circuits compatible with high-speed and large-capacity communication devices, portable information terminals, various electronic mechanical devices, in-vehicle devices, space-related devices, etc. It is possible to obtain an extremely low power CMOS type semiconductor device having integration.

次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図２６を参照し、主にチャネル長方向を示す模式側断面図を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。 Next, a method of manufacturing the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 26 and using a schematic side sectional view mainly showing the channel length direction. However, only the manufacturing method relating to the formation of the semiconductor device of the present invention will be described here, and the description of the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit will be omitted. Do.

図４（チャネル長方向）
ｎ型のシリコン基板１上に１００ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２（下層（半導体基板）の第１の半導体層、Ｇｅ濃度２０％程度）を成長する。 Figure 4 (channel length direction)
An n-type vertical (vertical) direction epitaxial SiGe layer 2 (a first semiconductor layer of a lower layer (semiconductor substrate), Ge concentration of about 20%) of about 100 nm is grown on an n-type silicon substrate 1.

図５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＧｅ層２を異方性エッチングし、シリコン基板１の一部を露出する浅いトレンチを形成する。次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域３形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ｎ^＋型チャネルストッパー領域３を最終形として図示しておく。） Figure 5 (channel length direction)
Then, using a normal lithography technique with an exposure / writing apparatus, the SiGe layer 2 is anisotropically etched using a resist (not shown) as a mask layer to form a shallow trench which exposes a part of the silicon substrate 1. Then, using the resist (not shown) as a mask layer, phosphorus ion implantation for forming the channel stopper region 3 is performed on the exposed silicon substrate 1. The resist (not shown) is then removed. (The activation of the ion-implanted impurities and the annealing for depth control are not performed here, but the n ⁺ -type channel stopper region 3 is illustrated as a final form.)

図６（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）を成長する。次いで化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ以後ＣＭＰと略称）し、ＳｉＧｅ層２の平坦面上のシリコン酸化膜（ＳｉＯ_２）を除去し、トレンチにシリコン酸化膜（ＳｉＯ_２）４を平坦に埋め込む。 Figure 6 (channel length direction)
Next, a silicon oxide film (SiO ₂ ) of about 100 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (hereinafter abbreviated as CMP) is performed to remove the silicon oxide film (SiO ₂ ) on the flat surface of the SiGe layer 2 and to flatly embed the silicon oxide film (SiO ₂ ) 4 in the trench.

図７（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）を成長する。次いでｐ^＋型不純物領域形成用の硼素のイオン注入をおこなう。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ＳｉＧｅ層２にｐ^＋型不純物領域２９を図示しておく。この領域は最終的にはｐ^＋型ソースドレイン領域となる。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）をエッチング除去する。 Figure 7 (channel length direction)
Next, a silicon oxide film (SiO ₂ , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, boron ion implantation for forming p ⁺ -type impurity regions is performed. (There is no annealing for activation and depth control of ion-implanted impurities here, but a p ⁺ -type impurity region 29 is shown in the SiGe layer 2. This region is ultimately a p ⁺ -type source. Then, the silicon oxide film (SiO ₂ , not shown) for ion implantation is removed by etching.

図８（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）７を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）８を成長する。 Figure 8 (channel length direction)
Next, a silicon nitride film (Si ₃ N ₄ ) 7 of about 100 nm is grown by chemical vapor deposition. Next, a silicon oxide film (SiO ₂ ) 8 of about 50 nm is grown by chemical vapor deposition.

図９（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ_２）８及びシリコン窒化膜（Ｓｉ_３Ｎ_４）７を順次異方性エッチングし、ＳｉＧｅ層２の表面の一部を露出する開孔部（最短の開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。 Figure 9 (channel length direction)
Then, using normal lithography technology with an exposure drawing apparatus, silicon oxide film (SiO ₂ ) 8 and silicon nitride film (Si ₃ N ₄ ) 7 are sequentially anisotropically etched using a resist (not shown) as a mask layer. An opening (the shortest opening width is about 100 nm) that exposes part of the surface of the SiGe layer 2 is formed. The resist (not shown) is then removed.

図１０（チャネル長方向）
次いで露出したｎ型のＳｉＧｅ層２上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３０を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ_２）８の平坦面より突出した縦（垂直）方向エピタキシャルＳｉＧｅ層３０を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜（Ｗ）３１を成長する。 Figure 10 (channel length direction)
Then, a p-type vertical (vertical) direction epitaxial SiGe layer 30 is grown on the exposed n-type SiGe layer 2. Then, chemical mechanical polishing (CMP) is performed to planarize the vertical (vertical) direction epitaxial SiGe layer 30 protruding from the flat surface of the silicon oxide film (SiO ₂ ) 8. Next, a tungsten film (W) 31 of about 50 nm is grown by selective chemical vapor deposition.

図１１（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びタングステン膜（Ｗ）３１をマスク層として、シリコン酸化膜（ＳｉＯ_２）８を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。 Figure 11 (channel length direction)
Next, the silicon oxide film (SiO ₂ ) 8 is anisotropically dry etched using the resist (not shown) and the tungsten film (W) 31 as a mask layer using ordinary lithography technology by an exposure drawing apparatus, Form The resist (not shown) is then removed.

図１２（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３０の側面からｐ型の横（水平）方向エピタキシャルＳｉＧｅ層９を成長し、シリコン酸化膜（ＳｉＯ_２）８の開孔部を埋め込む。 Figure 12 (channel length direction)
Next, a p-type lateral (horizontal) direction epitaxial SiGe layer 9 is grown from the side surface of the exposed vertical (vertical) direction epitaxial Si layer 30, and the opening of the silicon oxide film (SiO ₂ ) 8 is embedded.

図１３（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びシリコン酸化膜（ＳｉＯ_２）８をマスク層として、タングステン膜（Ｗ）３１、ＳｉＧｅ層９及びＳｉＧｅ層３０を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。 Figure 13 (channel length direction)
Then, using a normal lithography technique with an exposure drawing apparatus, the resist (not shown) and the silicon oxide film (SiO ₂ ) 8 are used as masks, and the tungsten film (W) 31, the SiGe layer 9 and the SiGe layer 30 are sequentially changed Dry dry etch to form an opening. The resist (not shown) is then removed.

図１４（チャネル長方向）
次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）１０を成長する。次いでＳｉＧｅ層９及びシリコン酸化膜（ＳｉＯ_２）８上に成長したシリコン酸化膜（ＳｉＯ_２）１０を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ_２）１０を開孔部に平坦に埋め込み、素子分離領域（８，１０）を形成する。 Figure 14 (channel length direction)
Next, a silicon oxide film (SiO ₂ ) 10 of about 50 nm is grown by chemical vapor deposition. Then a silicon oxide film _(SiO 2) grown on the SiGe layer 9 and the silicon oxide film _(SiO 2) 8 to 10 chemical mechanical polishing (CMP), a silicon oxide film _(SiO 2) 10 flat in the opening The embedding is performed to form an element isolation region (8, 10).

図１５（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）を成長する。次いでＳｉＧｅ層９に砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）をエッチング除去する。次いで１０００℃程度でアニールをおこない、活性化及び深さを制御し、ＳｉＧｅ層２に深さが５０ｎｍ程度のｐ^＋型不純物領域２９及びＳｉＧｅ層９を充満したｎ^＋型不純物領域３２を形成する。 Figure 15 (channel length direction)
Next, a silicon oxide film (SiO ₂ , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ion implantation is performed on the SiGe layer 9. Then, the silicon oxide film (SiO ₂ , not shown) for ion implantation is removed by etching. Next, annealing is performed at about 1000 ° C. to control activation and depth, thereby forming the n ⁺ -type impurity region 32 filled with the p ⁺ -type impurity region 29 and the SiGe layer 9 having a depth of about 50 nm in the SiGe layer 2 .

図１６（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）３３を成長する。次いで化学気相成長により、５０ｎｍ程度のタングステン膜（Ｗ）３４を成長する。 Figure 16 (channel length direction)
Next, a silicon nitride film (Si ₃ N ₄ ) 33 of about 100 nm is grown by chemical vapor deposition. Next, a tungsten film (W) 34 of about 50 nm is grown by chemical vapor deposition.

図１７（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）３４、シリコン窒化膜（Ｓｉ_３Ｎ_４）３３及びＳｉＧｅ層９を順次異方性ドライエッチングする。連続してＳｉＧｅ層９を２０ｎｍ程度横方向に等方性ドライエッチングする。この際ｎ^＋型不純物領域３２は左右に分割されて、ｎ^＋型ソース領域１７及びｎ^＋型ドレイン領域２０となる。次いでレジスト（図示せず）を除去する。 Figure 17 (channel length direction)
Then, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, the tungsten film (W) 34, the silicon nitride film (Si ₃ N ₄ ) 33 and the SiGe layer 9 are sequentially anisotropic Dry etch. The SiGe layer 9 is continuously isotropically dry etched by about 20 nm in the lateral direction. At this time, the n ⁺ -type impurity region 32 is divided into right and left to become an n ⁺ -type source region 17 and an n ⁺ -type drain region 20. The resist (not shown) is then removed.

図１８（チャネル長方向）
次いで露出したＳｉＧｅ層９の側面間に５×１０^１７ｃｍ^−３程度のｎ型の横（水平）方向エピタキシャルＳｉＧｅ層１１を成長する。 Figure 18 (channel length direction)
Subsequently, an n-type lateral (horizontal) directional epitaxial SiGe layer 11 of about 5 × 10 ¹⁷ cm ⁻³ is grown between the exposed side surfaces of the SiGe layer 9.

図１９（チャネル長方向）
次いでタングステン膜（Ｗ）３４をマスク層として、ＳｉＧｅ層１１、シリコン酸化膜（ＳｉＯ_２）８（ＳｉＧｅ層１１の両側面に存在）、シリコン窒化膜（Ｓｉ_３Ｎ_４）７およびＳｉＧｅ層２を順次異方性ドライエッチングする。この際５×１０^１７ｃｍ^−３程度の燐が充満されたｎ型のエピタキシャルＳｉＧｅ層１１は左右に分割されて、ｎ型ソース領域１８及びｎ型ドレイン領域１９となり、ｐ^＋型不純物領域２９は左右に分割されて、ｐ^＋型ソース領域５及びｐ^＋型ドレイン領域６となる。 Figure 19 (channel length direction)
Then, using tungsten film (W) 34 as a mask layer, SiGe layer 11, silicon oxide film (SiO ₂ ) 8 (present on both side surfaces of SiGe layer 11), silicon nitride film (Si ₃ N ₄ ) 7 and SiGe layer 2 Anisotropic dry etching is sequentially performed. At this time, the n-type epitaxial SiGe layer 11 filled with about 5 × 10 ¹⁷ cm ⁻³ of phosphorus is divided left and right to form the n-type source region 18 and the n-type drain region 19, and the p ⁺ -type impurity region 29 It is divided into right and left to form the p ⁺ -type source region 5 and the p ⁺ -type drain region 6.

図２０（チャネル長方向）
次いでタングステン膜（Ｗ）３４を異方性ドライエッチングする。次いで露出したＳｉＧｅ層２あるいはＳｉＧｅ層１１の側面間にそれぞれｎ型の横（水平）方向エピタキシャル歪みＳｉ層１２あるいはｎ型の横（水平）方向エピタキシャル歪みＳｉ層１３を同時成長する。 Figure 20 (channel length direction)
Then, the tungsten film (W) 34 is anisotropically dry etched. Next, an n-type lateral (horizontal) direction epitaxial strained Si layer 12 or an n-type lateral (horizontal) direction epitaxial strained Si layer 13 is co-grown between the exposed side surfaces of the SiGe layer 2 or the SiGe layer 11 respectively.

図２１（チャネル長方向）
次いで露出している歪みＳｉ層１２の上面及び歪みＳｉ層１３の全周囲を酸化し、それぞれ５ｎｍ程度のゲート絶縁膜（ＳｉＯ_２）（１４、１５）を成長する。次いで歪みＳｉ層１３を貫通する、２５ｋｅｖ程度の加速電圧で歪みＳｉ層１２に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型歪みＳｉ層１２の濃度を下げる。）次いで１０ｋｅｖ程度の加速電圧でＳｉ層１３に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型歪みＳｉ層１３をｐ型に反転させる。） Figure 21 (channel length direction)
Next, the exposed upper surface of the strained Si layer 12 and the entire periphery of the strained Si layer 13 are oxidized to grow a gate insulating film (SiO ₂ ) (14, 15) of about 5 nm. Then, boron ions for threshold voltage control are implanted into the strained Si layer 12 at an acceleration voltage of about 25 kev, which penetrates the strained Si layer 13. (The concentration of the n-type strained Si layer 12 is lowered.) Then, boron ions for threshold voltage control are implanted into the Si layer 13 at an acceleration voltage of about 10 kev. (The n-type strained Si layer 13 is inverted to p-type.)

図２２（チャネル長方向）
次いで化学気相成長により、上層のゲート絶縁膜（ＳｉＯ_２）１５の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ_３Ｎ_４）３３上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれたＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１６が形成される。この際包囲型ゲート電極（ＷＳｉ）１６の下面部は下層（半導体基板）に形成されるＰチャネルＭＩＳ電界効果トランジスタのゲート電極を兼ねている。次いで８００℃程度でアニールし、チャネル領域を活性化する。 Figure 22 (channel length direction)
Next, a tungsten silicide film (WSi) with a thickness of about 100 nm is grown by chemical vapor deposition so as to completely fill the remaining opening on the entire surface including the entire periphery of the upper gate insulating film (SiO ₂ ) 15. Next, chemical mechanical polishing (CMP) is carried out to remove and planarize the tungsten silicide film (WSi) grown on the silicon nitride film (Si ₃ N ₄ ) 33. In this way, the surrounding gate electrode (WSi) 16 of the N-channel MIS field effect transistor embedded flatly in the opening is formed. At this time, the lower surface portion of the surrounding gate electrode (WSi) 16 doubles as the gate electrode of the P channel MIS field effect transistor formed in the lower layer (semiconductor substrate). Next, annealing is performed at about 800 ° C. to activate the channel region.

図２３（チャネル長方向）
次いでシリコン窒化膜（Ｓｉ_３Ｎ_４）３３をエッチング除去する。 Figure 23 (channel length direction)
Then, the silicon nitride film (Si ₃ N ₄ ) 33 is etched away.

図２４（チャネル長方向）
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜２１を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）２２を成長する。 Figure 24 (channel length direction)
Next, a PSG film 21 of about 400 nm is grown by chemical vapor deposition. Then chemical mechanical polishing (CMP) and planarization. Next, a silicon nitride film (Si ₃ N ₄ ) 22 of about 20 nm is grown by chemical vapor deposition.

図２５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ_３Ｎ_４）２２、ＰＳＧ膜２１、シリコン酸化膜（ＳｉＯ_２）８及びシリコン窒化膜（Ｓｉ_３Ｎ_４）７を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。 Figure 25 (channel length direction)
Then, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, silicon nitride film (Si ₃ N ₄ ) 22, PSG film 21, silicon oxide film (SiO ₂ ) 8 and silicon nitride The film (Si ₃ N ₄ ) 7 is sequentially anisotropically dry etched to form a via. The resist (not shown) is then removed.

図２６（チャネル長方向）
次いで化学気相成長により、１０ｎｍ程度のバリアメタルとなるＴｉＮ膜２３を成長する。次いで化学気相成長により、タングステン膜（Ｗ）２４を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアを平坦に埋め込み、バリアメタル（ＴｉＮ）２３を有する導電プラグ（Ｗ）２４を形成する。 Figure 26 (channel length direction)
Next, a TiN film 23 to be a barrier metal of about 10 nm is grown by chemical vapor deposition. Next, a tungsten film (W) 24 is grown by chemical vapor deposition. Next, the via is buried flat by chemical mechanical polishing (CMP) to form a conductive plug (W) 24 having a barrier metal (TiN) 23.

図１（チャネル長方向）図２（チャネル幅方向、チャネル領域部）及び図３（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜２５を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ_３Ｎ_４）２２がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２６を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２６を有するＣｕ配線２７を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ_３Ｎ_４）２８を成長し、本願発明のＵＳＧＩＬＧ構造の半導体装置を完成する。 1 (channel length direction) FIG. 2 (channel width direction, channel region portion) and FIG. 3 (channel width direction, drain region portion)
Next, an insulating film (SiOC) 25 of about 500 nm is grown by chemical vapor deposition. Next, the SiOC film 25 is anisotropically dry etched using the resist (not shown) as a mask layer to form an opening by using a normal lithography technique using an exposure drawing apparatus. (At this time, the silicon nitride film (Si ₃ N ₄ ) 22 becomes an etching stopper film.) Then, the resist (not shown) is removed. Next, barrier metal (TaN) 26 of about 10 nm is grown by chemical vapor deposition. Then, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is carried out to flatten Cu in the opening to form a Cu wiring 27 having a barrier metal (TaN) 26. Then, a silicon nitride film (Si ₃ N ₄ ) 28 to be a barrier insulating film of Cu is grown by chemical vapor deposition to complete the semiconductor device of the USGILG structure of the present invention.

図２７（チャネル長方向）及び図２８（チャネル幅方向、チャネル領域部）は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜３、５〜７、９、１１〜２８は図１と同じ物を、３５はトレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ_２）を示している。
同図においては、下層及び上層半導体層が同じ幅を有して、トレンチ素子分離され、上層の包囲型ゲート電極が垂直方向に延在していること以外は図１あるいは図２とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、また下層半導体層（半導体基板）の両側面にまでチャネルを形成できるため、表面上のサイズを拡張することなく、チャネル幅を増大できるので、ＰチャネルＭＩＳ電界効果トランジスタのより高速化が可能である。 FIG. 27 (channel length direction) and FIG. 28 (channel width direction, channel region portion) are schematic side sectional views of the second embodiment of the semiconductor device of the present invention, using a silicon (Si) substrate and having a USGILG structure 10 shows a part of a CMOS type semiconductor integrated circuit including the formed short channel N channel and P channel MIS field effect transistors, and 1-3, 5 to 7, 9 and 11 to 28 are the same as FIG. Reference numeral 35 denotes a buried silicon oxide film (SiO ₂ ) in the trench isolation region.
In the figure, the lower and upper semiconductor layers have the same width and are separated by trench elements, and the structure substantially the same as FIG. 1 or FIG. 2 except that the surrounding gate electrode of the upper layer extends in the vertical direction. Semiconductor devices are formed.
Also in this embodiment, the same effect as in the first embodiment can be obtained, and since the channels can be formed on both side surfaces of the lower semiconductor layer (semiconductor substrate), the channel on the surface can not be expanded. Since the width can be increased, the P-channel MIS field effect transistor can be further speeded up.

次いで本発明に係る半導体装置における第２の実施例の製造方法について図２７〜図４９を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。 Next, a method of manufacturing the second embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. However, only the manufacturing method relating to the formation of the semiconductor device of the present invention will be described here, and the description of the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit will be omitted. Do.

図２９（チャネル長方向）
ｎ型のシリコン基板１上に１００ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２（下層（半導体基板）の第１の半導体層、Ｇｅ濃度２０％程度）を成長する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）を成長する。次いでｐ^＋型不純物領域形成用の硼素のイオン注入をおこなう。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ＳｉＧｅ層２にｐ^＋型不純物領域２９を図示しておく。この領域は最終的にはｐ^＋型ソースドレイン領域となる。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）をエッチング除去する。 Figure 29 (channel length direction)
An n-type vertical (vertical) direction epitaxial SiGe layer 2 (a first semiconductor layer of a lower layer (semiconductor substrate), Ge concentration of about 20%) of about 100 nm is grown on an n-type silicon substrate 1. Next, a silicon oxide film (SiO ₂ , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, boron ion implantation for forming p ⁺ -type impurity regions is performed. (There is no annealing for activation and depth control of ion-implanted impurities here, but a p ⁺ -type impurity region 29 is shown in the SiGe layer 2. This region is ultimately a p ⁺ -type source. Then, the silicon oxide film (SiO ₂ , not shown) for ion implantation is removed by etching.

図３０（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）７を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）８を成長する。 Figure 30 (channel length direction)
Next, a silicon nitride film (Si ₃ N ₄ ) 7 of about 100 nm is grown by chemical vapor deposition. Next, a silicon oxide film (SiO ₂ ) 8 of about 50 nm is grown by chemical vapor deposition.

図３１（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ_２）８及びシリコン窒化膜（Ｓｉ_３Ｎ_４）７を順次異方性エッチングし、ＳｉＧｅ層２の表面の一部を露出する開孔部（最短の開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。 Figure 31 (channel length direction)
Then, using normal lithography technology with an exposure drawing apparatus, silicon oxide film (SiO ₂ ) 8 and silicon nitride film (Si ₃ N ₄ ) 7 are sequentially anisotropically etched using a resist (not shown) as a mask layer. An opening (the shortest opening width is about 100 nm) that exposes part of the surface of the SiGe layer 2 is formed. The resist (not shown) is then removed.

図３２（チャネル長方向）
次いで露出したｎ型のＳｉＧｅ層２上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層３０を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ_２）８の平坦面より突出した縦（垂直）方向エピタキシャルＳｉＧｅ層３０を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜（Ｗ）３１を成長する。 Figure 32 (channel length direction)
Then, a p-type vertical (vertical) direction epitaxial SiGe layer 30 is grown on the exposed n-type SiGe layer 2. Then, chemical mechanical polishing (CMP) is performed to planarize the vertical (vertical) direction epitaxial SiGe layer 30 protruding from the flat surface of the silicon oxide film (SiO ₂ ) 8. Next, a tungsten film (W) 31 of about 50 nm is grown by selective chemical vapor deposition.

図３３（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ_２）８を異方性ドライエッチングする。 Figure 33 (channel length direction)
Next, the silicon oxide film (SiO ₂ ) 8 is anisotropically dry etched.

図３４（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３０の側面からｐ型の横（水平）方向エピタキシャルＳｉＧｅ層９を成長する。 Figure 34 (channel length direction)
Next, a p-type lateral (horizontal) direction epitaxial SiGe layer 9 is grown from the side surface of the exposed vertical (vertical) direction epitaxial Si layer 30.

図３５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）３１、ＳｉＧｅ層（９、３０）、シリコン窒化膜（Ｓｉ_３Ｎ_４）７及びＳｉＧｅ層２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域３形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ｎ^＋型チャネルストッパー領域３を最終形として図示しておく。）次いでレジスト（図示せず）を除去する。 Figure 35 (channel length direction)
Then, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a tungsten film (W) 31, a SiGe layer (9, 30), a silicon nitride film (Si ₃ N ₄ ) 7 and The SiGe layer 2 is sequentially anisotropically dry etched to form an opening. Then, using the resist (not shown) as a mask layer, phosphorus ion implantation for forming the channel stopper region 3 is performed on the exposed silicon substrate 1. The resist (not shown) is then removed. (There is no annealing for activation and depth control of ion-implanted impurities here, but n ⁺ channel stopper region 3 is illustrated as a final form.) Then, the resist (not shown) is removed. .

図３６（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＧｅ層９の一部を異方性ドライエッチングする。（上層半導体層（ＳＯＩ基板）のチャネル長方向の長さを短くする。上層半導体層（ＳＯＩ基板）と下層半導体層（半導体基板）のチャネル幅方向は等しい幅に形成される。）次いでレジスト（図示せず）を除去する。 Figure 36 (channel length direction)
Then, using a normal lithography technique with an exposure / writing apparatus, a portion of the SiGe layer 9 is anisotropically dry etched using a resist (not shown) as a mask layer. (The length in the channel length direction of the upper layer semiconductor layer (SOI substrate) is shortened. The channel width direction of the upper layer semiconductor layer (SOI substrate) and the lower layer semiconductor layer (semiconductor substrate) is formed to have the same width). (Not shown) is removed.

図３７（チャネル長方向）
次いで化学気相成長により、２５０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）３５を成長する。次いでＳｉＧｅ層９上に成長したシリコン酸化膜（ＳｉＯ_２）３５を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ_２）３５を開孔部に平坦に埋め込み、素子分離領域を形成する。 Figure 37 (channel length direction)
Next, a silicon oxide film (SiO ₂ ) 35 of about 250 nm is grown by chemical vapor deposition. Then, the silicon oxide film (SiO ₂ ) 35 grown on the SiGe layer 9 is chemically and mechanically polished (CMP), and the silicon oxide film (SiO ₂ ) 35 is buried flat in the opening to form an element isolation region.

図３８（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）を成長する。次いでＳｉＧｅ層９に砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）をエッチング除去する。次いで１０００℃程度でアニールをおこない、活性化及び深さを制御し、ＳｉＧｅ層２に深さが５０ｎｍ程度のｐ^＋型不純物領域２９及びＳｉＧｅ層９を充満したｎ^＋型不純物領域３２を形成する。 Figure 38 (channel length direction)
Next, a silicon oxide film (SiO ₂ , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ion implantation is performed on the SiGe layer 9. Then, the silicon oxide film (SiO ₂ , not shown) for ion implantation is removed by etching. Next, annealing is performed at about 1000 ° C. to control activation and depth, thereby forming the n ⁺ -type impurity region 32 filled with the p ⁺ -type impurity region 29 and the SiGe layer 9 having a depth of about 50 nm in the SiGe layer 2 .

図３９（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）３３を成長する。次いで化学気相成長により、５０ｎｍ程度のタングステン膜（Ｗ）３４を成長する。 Figure 39 (channel length direction)
Next, a silicon nitride film (Si ₃ N ₄ ) 33 of about 100 nm is grown by chemical vapor deposition. Next, a tungsten film (W) 34 of about 50 nm is grown by chemical vapor deposition.

図４０（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）３４、シリコン窒化膜（Ｓｉ_３Ｎ_４）３３及びＳｉＧｅ層９を順次異方性ドライエッチングする。連続してＳｉＧｅ層９を２０ｎｍ程度横方向に等方性ドライエッチングする。この際ｎ^＋型不純物領域３２は左右に分割されて、ｎ^＋型ソース領域１７及びｎ^＋型ドレイン領域２０となる。次いでレジスト（図示せず）を除去する。 Figure 40 (channel length direction)
Then, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, the tungsten film (W) 34, the silicon nitride film (Si ₃ N ₄ ) 33 and the SiGe layer 9 are sequentially anisotropic Dry etch. The SiGe layer 9 is continuously isotropically dry etched by about 20 nm in the lateral direction. At this time, the n ⁺ -type impurity region 32 is divided into right and left to become an n ⁺ -type source region 17 and an n ⁺ -type drain region 20. The resist (not shown) is then removed.

図４１（チャネル長方向）
次いで露出したＳｉＧｅ層９の側面間に５×１０^１７ｃｍ^−３程度のｎ型の横（水平）方向エピタキシャルＳｉＧｅ層１１を成長する。 Figure 41 (channel length direction)
Subsequently, an n-type lateral (horizontal) directional epitaxial SiGe layer 11 of about 5 × 10 ¹⁷ cm ⁻³ is grown between the exposed side surfaces of the SiGe layer 9.

図４２（チャネル長方向）及び図４３（チャネル幅方向、チャネル領域部）
次いでタングステン膜（Ｗ）３４をマスク層として、ＳｉＧｅ層１１、シリコン窒化膜（Ｓｉ_３Ｎ_４）７およびＳｉＧｅ層２を順次異方性ドライエッチングする。この際５×１０^１７ｃｍ^−３程度の燐が充満されたｎ型のエピタキシャルＳｉＧｅ層１１は左右に分割されて、ｎ型ソース領域１８及びｎ型ドレイン領域１９となり、ｐ^＋型不純物領域２９は左右に分割されて、ｐ^＋型ソース領域５及びｐ^＋型ドレイン領域６となる。 Fig. 42 (channel length direction) and Fig. 43 (channel width direction, channel region portion)
Then, with the tungsten film (W) 34 as a mask layer, the SiGe layer 11, the silicon nitride film (Si ₃ N ₄ ) 7 and the SiGe layer 2 are sequentially anisotropically dry etched. At this time, the n-type epitaxial SiGe layer 11 filled with about 5 × 10 ¹⁷ cm ⁻³ of phosphorus is divided left and right to form the n-type source region 18 and the n-type drain region 19, and the p ⁺ -type impurity region 29 It is divided into right and left to form the p ⁺ -type source region 5 and the p ⁺ -type drain region 6.

図４４（チャネル長方向）及び図４５（チャネル幅方向、チャネル領域部）
次いでタングステン膜（Ｗ）３４を異方性ドライエッチングする。次いで露出したＳｉＧｅ層２あるいはＳｉＧｅ層１１の側面間にそれぞれｎ型の横（水平）方向エピタキシャル歪みＳｉ層１２あるいはｎ型の横（水平）方向エピタキシャル歪みＳｉ層１３を同時成長する。次いでシリコン酸化膜（ＳｉＯ_２）３５（ＳｉＧｅ層１１及びＳｉＧｅ層２の両側面に存在）を異方性ドライエッチングする。 Fig. 44 (channel length direction) and Fig. 45 (channel width direction, channel region portion)
Then, the tungsten film (W) 34 is anisotropically dry etched. Next, an n-type lateral (horizontal) direction epitaxial strained Si layer 12 or an n-type lateral (horizontal) direction epitaxial strained Si layer 13 is co-grown between the exposed side surfaces of the SiGe layer 2 or the SiGe layer 11 respectively. Next, anisotropic dry etching is performed on the silicon oxide film (SiO ₂ ) 35 (present on both sides of the SiGe layer 11 and the SiGe layer 2).

図４６（チャネル長方向）及び図４７（チャネル幅方向、チャネル領域部）
次いで露出している歪みＳｉ層１２の上面、側面、シリコン基板１の上面及び歪みＳｉ層１３の全周囲を酸化し、それぞれ５ｎｍ程度のゲート絶縁膜（ＳｉＯ_２）（１４、１５）を成長する。次いで歪みＳｉ層１３を貫通する２５ｋｅｖ程度の加速電圧で歪みＳｉ層１２に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型歪みＳｉ層１２の濃度を下げる。）次いで１０ｋｅｖ程度の加速電圧でＳｉ層１３に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型歪みＳｉ層１３をｐ型に反転させる。） Fig. 46 (channel length direction) and Fig. 47 (channel width direction, channel region portion)
Next, the exposed upper surface and side surfaces of the strained Si layer 12, the upper surface of the silicon substrate 1, and the entire periphery of the strained Si layer 13 are oxidized to grow gate insulating films (SiO ₂ ) (14, 15) of about 5 nm. . Then, boron ions for threshold voltage control are implanted into the strained Si layer 12 at an acceleration voltage of about 25 kev which penetrates the strained Si layer 13. (The concentration of the n-type strained Si layer 12 is lowered.) Then, boron ions for threshold voltage control are implanted into the Si layer 13 at an acceleration voltage of about 10 kev. (The n-type strained Si layer 13 is inverted to p-type.)

図４８（チャネル長方向）及び図４９（チャネル幅方向、チャネル領域部）
次いで化学気相成長により、上層のゲート絶縁膜（ＳｉＯ_２）１５の全周囲及び下層のゲート絶縁膜（ＳｉＯ_２）１４の側面を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ_３Ｎ_４）３３上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれたＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１６が形成される。この際包囲型ゲート電極（ＷＳｉ）１６の下面部及び垂直方向に延在された側面部は下層（半導体基板）に形成されるＰチャネルＭＩＳ電界効果トランジスタのゲート電極を兼ねている。次いで８００℃程度でアニールし、チャネル領域を活性化する。 Fig. 48 (channel length direction) and Fig. 49 (channel width direction, channel region portion)
Then, 100 nm of the entire periphery including the upper gate dielectric film (SiO ₂ ) 15 and the lower side of the gate dielectric film (SiO ₂ ) 14 are completely filled with the remaining openings by chemical vapor deposition. The tungsten silicide film (WSi) is grown to a certain extent. Next, chemical mechanical polishing (CMP) is carried out to remove and planarize the tungsten silicide film (WSi) grown on the silicon nitride film (Si ₃ N ₄ ) 33. In this way, the surrounding gate electrode (WSi) 16 of the N-channel MIS field effect transistor embedded flatly in the opening is formed. At this time, the lower surface portion of the surrounding gate electrode (WSi) 16 and the side surface portion extended in the vertical direction also serve as the gate electrode of the P channel MIS field effect transistor formed in the lower layer (semiconductor substrate). Next, annealing is performed at about 800 ° C. to activate the channel region.

以後第１の実施例に示される図２３〜図２６及び図１の工程をおこない、本願発明のＵＳＧＩＬＧ構造の半導体装置を完成する。（完成図、図２７（チャネル長方向）及び図２８（チャネル幅方向、チャネル領域部）） Thereafter, the steps shown in FIGS. 23 to 26 and 1 shown in the first embodiment are performed to complete the semiconductor device of the USGILG structure of the present invention. (Completed, FIG. 27 (channel length direction) and FIG. 28 (channel width direction, channel region portion))

図５０（チャネル長方向）は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１、３〜８、１４〜２８は図１と同じ物を、３６はｎ型のエピタキシャルＳｉ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）、３７はｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第１の半導体層、高濃度ソースドレイン領域形成部）、３８はｎ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第２の半導体層、低濃度ソースドレイン領域形成部）、３９はｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）を示している。
同図においては、シリコン基板上にｎ型のエピタキシャルＳｉＧｅ層が形成されていないこと及びすべての半導体層がエピタキシャルＳｉ層からなっている以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、チャネル領域が歪みＳｉ層になっていないためキャリアの移動度は増大できないが、製造方法はやや簡単にすることが可能である。 FIG. 50 (direction of channel length) is a schematic side sectional view of the third embodiment of the semiconductor device according to the present invention, wherein a short channel N channel and P channel MIS electric field formed in a USGILG structure using a silicon (Si) substrate The figure shows a part of a CMOS type semiconductor integrated circuit including an effect transistor, in which 1, 3 to 8 and 14 to 28 are the same as in FIG. 1, and 36 is an n-type epitaxial Si layer (the lower layer (semiconductor substrate) Semiconductor layer 2, channel region forming portion) 37, p-type epitaxial Si layer (first semiconductor layer of upper layer (SOI substrate), high concentration source / drain region forming portion) 38, n-type epitaxial Si layer Upper layer (SOI substrate, second semiconductor layer, low concentration source / drain region forming portion), 39 is a p-type epitaxial Si layer (upper layer (SOI substrate), third semiconductor layer, It shows Yaneru region forming unit).
In the figure, a semiconductor device having substantially the same structure as that of FIG. 1 is formed except that the n-type epitaxial SiGe layer is not formed on the silicon substrate and all the semiconductor layers are formed of the epitaxial Si layer. .
Also in this embodiment, the same effect as in the first embodiment can be obtained, and the carrier mobility can not be increased since the channel region is not a strained Si layer, but the manufacturing method can be somewhat simplified. It is.

図５１（チャネル長方向）及び図５２（チャネル幅方向、チャネル領域部）は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１、３〜１１、１３、１６〜２８は図１と同じ物を、３９はｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）、４０はｎ型のエピタキシャルＳｉＧｅ層（下層（半導体基板）の第１の半導体層のバッファ層、Ｇｅ濃度８０％程度）、４１はシリコン酸化膜（ＳｉＯ_２）、４２はｎ型のエピタキシャルＧｅ層（下層（半導体基板）の第１の半導体層、ソースドレイン領域形成部）、４３はｎ型のエピタキシャルＧｅ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）、４４は下層（半導体基板）のゲート絶縁膜（ＨｆＯ_２）、４５は上層（ＳＯＩ基板）のゲート絶縁膜（ＨｆＯ_２）を示している。
同図においては、シリコン基板１上にバッファ層となるＳｉＧｅ層（Ｇｅ濃度８０％程度）４０を介してＧｅ層４２が設けられ、ｐ^＋型ソースドレイン領域が形成され、チャネル領域がＧｅ層４３に形成されたＰチャネルＭＩＳ電界効果トランジスタを構成していること及び上下層のゲート絶縁膜がＨｆＯ_２で形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、さらにＧｅ層にチャネルを形成できるため、正孔の移動度を大幅に増大できることにより、ＰチャネルＭＩＳ電界効果トランジスタの高速化が可能である。 51 (channel length direction) and FIG. 52 (channel width direction, channel region portion) are schematic side sectional views of the fourth embodiment of the semiconductor device of the present invention, using a silicon (Si) substrate and having a USGILG structure The figure shows a part of a CMOS type semiconductor integrated circuit including the short channel N channel and P channel MIS field effect transistors formed, 1, 3 to 11, 13 and 16 to 28 are the same as in FIG. p-type epitaxial Si layer (third semiconductor layer of upper layer (SOI substrate), channel region forming portion), 40 is a buffer layer of n-type epitaxial SiGe layer (first semiconductor layer of lower layer (semiconductor substrate), Ge concentration about 80%), 41 denotes a silicon oxide film _(SiO 2), 42 is n-type epitaxial Ge layer (lower layer (semiconductor substrate) the first semiconductor layer, the source drain Region forming unit), 43 n-type epitaxial Ge layer (lower layer (semiconductor substrate) a second semiconductor layer of the channel region forming part), the gate insulating film 44 is lower (semiconductor substrate) _(HfO 2), 45 The gate insulating film (HfO ₂ ) of the upper layer (SOI substrate) is shown.
In the figure, a Ge layer 42 is provided on a silicon substrate 1 via a SiGe layer (approximately 80% Ge concentration) 40 serving as a buffer layer, a p ⁺ -type source / drain region is formed, and a channel region is a Ge layer 43 the semiconductor device of substantially the same structure is formed the gate insulating film and that the upper and lower layers constituting the P-channel MIS field effect transistor is formed as in FIG. 1 except that it is formed by HfO ₂ in.
Also in the present embodiment, the same effect as that of the first embodiment can be obtained, and furthermore, since the channel can be formed in the Ge layer, the mobility of holes can be greatly increased. Is possible.

次いで本発明に係る半導体装置における第４の実施例の製造方法について図５１〜図６０を参照して説明する。 Next, a method of manufacturing the fourth embodiment of the semiconductor device according to the present invention will be described with reference to FIGS.

図５３（チャネル長方向）
ｎ型のシリコン基板１上に１００ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２（下層（半導体基板）の第１の半導体層、Ｇｅ濃度２０％程度）を成長する。 Figure 53 (channel length direction)
An n-type vertical (vertical) direction epitaxial SiGe layer 2 (a first semiconductor layer of a lower layer (semiconductor substrate), Ge concentration of about 20%) of about 100 nm is grown on an n-type silicon substrate 1.

図５４（チャネル長方向）
次いで９００℃程度でＳｉＧｅ層２を酸化する。この際、ＳｉＧｅ層２中のＳｉは酸化され、シリコン酸化膜（ＳｉＯ_２）４１となるが、Ｇｅは酸化されず、ＳｉＧｅ層中に拡散し、Ｇｅ濃度８０％程度を含む２５ｎｍ程度のＳｉＧｅ層４０となる。 Figure 54 (channel length direction)
Then, the SiGe layer 2 is oxidized at about 900.degree. At this time, Si in the SiGe layer 2 is oxidized to form a silicon oxide film (SiO ₂ ) 41, but Ge is not oxidized and is diffused into the SiGe layer, and an SiGe layer of about 25 nm containing about 80% of Ge concentration It will be 40.

図５５（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ_２）４１をエッチング除去する。次いでＳｉＧｅ層（Ｇｅ濃度８０％程度）４０をバッファ層として直上に７５ｎｍ程度の縦（垂直）方向エピタキシャルＧｅ層４２（下層（半導体基板）の第１の半導体層）を成長する。 Figure 55 (direction of channel length)
Next, the silicon oxide film (SiO ₂ ) 41 is etched away. Then, a vertical (vertical) direction epitaxial Ge layer 42 (first semiconductor layer of the lower layer (semiconductor substrate)) of about 75 nm is grown directly on the SiGe layer (about 80% of Ge concentration) 40 as a buffer layer.

図５６（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｇｅ層４２及びＳｉＧｅ層４０を順次異方性エッチングし、シリコン基板１の一部を露出する浅いトレンチを形成する。次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域３形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、ｎ^＋型チャネルストッパー領域３を最終形として図示しておく。） Figure 56 (channel length direction)
Next, a shallow trench is used to expose a part of the silicon substrate 1 by anisotropically etching the Ge layer 42 and the SiGe layer 40 sequentially using a resist (not shown) as a mask layer by using a normal lithography technique with an exposure drawing apparatus. Form Then, using the resist (not shown) as a mask layer, phosphorus ion implantation for forming the channel stopper region 3 is performed on the exposed silicon substrate 1. The resist (not shown) is then removed. (The activation of the ion-implanted impurities and the annealing for depth control are not performed here, but the n ⁺ -type channel stopper region 3 is illustrated as a final form.)

図５７（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｇｅ層４２の平坦面上のシリコン酸化膜（ＳｉＯ_２）を除去し、トレンチにシリコン酸化膜（ＳｉＯ_２）４を平坦に埋め込む。 Figure 57 (direction of channel length)
Next, a silicon oxide film (SiO ₂ ) of about 100 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the silicon oxide film (SiO ₂ ) on the flat surface of the Ge layer 42, and the silicon oxide film (SiO ₂ ) 4 is embedded flat in the trench.

図５８（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）を成長する。次いでｐ^＋型不純物領域形成用の硼素のイオン注入をおこなう。（ここではイオン注入された不純物の活性化及び深さ制御用のアニールは行わないが、Ｇｅ層４２にｐ^＋型不純物領域２９を図示しておく。この領域は最終的にはｐ^＋型ソースドレイン領域となる。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ_２、図示せず）をエッチング除去する。 Figure 58 (channel length direction)
Next, a silicon oxide film (SiO ₂ , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, boron ion implantation for forming p ⁺ -type impurity regions is performed. (There is no annealing for activation and depth control of ion-implanted impurities here, but a p ⁺ -type impurity region 29 is shown in the Ge layer 42. This region is ultimately a p ⁺ -type source. Then, the silicon oxide film (SiO ₂ , not shown) for ion implantation is removed by etching.

図５９（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ_３Ｎ_４）７を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ_２）８を成長する。 Figure 59 (channel length direction)
Next, a silicon nitride film (Si ₃ N ₄ ) 7 of about 100 nm is grown by chemical vapor deposition. Next, a silicon oxide film (SiO ₂ ) 8 of about 50 nm is grown by chemical vapor deposition.

図６０（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ_２）８、シリコン窒化膜（Ｓｉ_３Ｎ_４）７及びシリコン酸化膜（ＳｉＯ_２）４を順次異方性エッチングし、シリコン基板１の表面の一部を露出する開孔部（最短の開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。 Figure 60 (channel length direction)
Then, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon oxide film (SiO ₂ ) 8, a silicon nitride film (Si ₃ N ₄ ) 7 and a silicon oxide film (SiO ₂₎ 4) are sequentially anisotropically etched to form an opening (the shortest opening width is about 100 nm) for exposing a part of the surface of the silicon substrate 1). The resist (not shown) is then removed.

次いで第１の実施例に示される図１０〜図２６及び図１の工程をおこない、本願発明のＵＳＧＩＬＧ構造の半導体装置を完成する。（完成図、図５１（チャネル長方向）及び図５２（チャネル幅方向、チャネル領域部））（ただし、図２０（チャネル長方向）の工程においては、露出したＧｅ層４２／ＳｉＧｅ層４０の側面間にｎ型の横（水平）方向エピタキシャルＧｅ層４３を成長し、ＳｉＧｅ層１１の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ１３を逐次成長すればよい。また図２１（チャネル長方向）の工程においては、露出しているＧｅ層４３の上面及び歪みＳｉ層１３の全周囲には、化学気相成長により、それぞれ５ｎｍ程度のゲート絶縁膜（ＨｆＯ_２）（４４、４５）を成長すればよい。） Next, the steps shown in FIGS. 10 to 26 and 1 shown in the first embodiment are performed to complete the semiconductor device of the USGILG structure according to the present invention. (Completed view, FIG. 51 (channel length direction) and FIG. 52 (channel width direction, channel region portion)) (however, in the process of FIG. 20 (channel length direction), the side surface of exposed Ge layer 42 / SiGe layer 40 An n-type lateral (horizontal) direction epitaxial Ge layer 43 may be grown in between, and p-type lateral (horizontal) direction epitaxial strained Si 13 may be sequentially grown between the side surfaces of the SiGe layer 11. Further, FIG. In the step _b ), a gate insulating film (HfO ₂ ) (44, 45) of about 5 nm is grown on the upper surface of the exposed Ge layer 43 and the entire periphery of the strained Si layer 13 by chemical vapor deposition. do it.)

図６１（チャネル長方向）は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＵＳＧＩＬＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜１０、１２〜１７、２０〜２８は図１と同じ物を示している。
同図においては、ＳｉＧｅ層１１（上層（ＳＯＩ基板）の第２の半導体層）が設けられていないこと、ｎ^＋型ソース領域１７及びｎ^＋型ドレイン領域２０が高濃度の燐（不純物分布がゆるやかに変化する傾斜接合が可能）により形成されていること及びｎ型ソース領域１８とｎ型ドレイン領域１９が設けられていないこと以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、若干チャネル長は短くなりがちであるが、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを形成できるため、微細化及び製造プロセスの簡略化が可能である。 FIG. 61 (channel length direction) is a schematic side sectional view of the fifth embodiment of the semiconductor device according to the present invention, wherein a short channel N channel and P channel MIS electric field formed in a USGILG structure using a silicon (Si) substrate The figure shows a part of a CMOS type semiconductor integrated circuit including an effect transistor, and 1 to 10, 12 to 17 and 20 to 28 show the same as FIG.
In the figure, the SiGe layer 11 (the second semiconductor layer of the upper layer (SOI substrate)) is not provided, and the n ⁺ -type source region 17 and the n ⁺ -type drain region 20 have high concentration of phosphorus (impurity distribution A semiconductor device having substantially the same structure as that of FIG. 1 is formed except that it is formed by a gradual change in the graded junction) and that the n-type source region 18 and the n-type drain region 19 are not provided.
Also in this embodiment, substantially the same effect as in the first embodiment can be obtained, and the channel length tends to be slightly short, but a short channel with improved hot electron effect without providing a low concentration source / drain region. Since it is possible to form an N channel MIS field effect transistor, it is possible to miniaturize and simplify the manufacturing process.

上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、下層半導体層（半導体基板）にＰチャネルＭＩＳ電界効果トランジスタを形成し、上層半導体層（ＳＯＩ基板）にＮチャネルＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路を形成しているが、これを逆にして形成してもよい。
またゲート電極、ゲート絶縁膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下２つの半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。 Although chemical vapor deposition is used when growing the semiconductor layer in the above embodiment, the present invention is not limited to this, and metal organic vapor phase epitaxy (MOCVD) is also possible by molecular beam deposition (MBE). Also, atomic layer crystal growth (ALE), or any other crystal growth method may be used.
In the above embodiment, a P-channel MIS field effect transistor is formed in the lower layer semiconductor layer (semiconductor substrate), and a CMOS type semiconductor integrated circuit in which an N channel MIS field effect transistor is formed in the upper layer semiconductor layer (SOI substrate) is formed. However, this may be reversed.
Further, the gate electrode, the gate insulating film, the barrier metal, the conductive plug, the wiring, the insulating film and the like are not limited to the above embodiments, and any material may be used as long as it has the same characteristics.
Further, although all of the above embodiments describe the case of forming the enhancement type MIS field effect transistor, it is also possible to form the degradation type MIS field effect transistor. In this case, an epitaxial semiconductor layer of opposite conductivity type is grown, or an epitaxial semiconductor layer is grown, and then an impurity of the opposite conductivity type is ion-implanted to convert the conductivity type. The MIS field effect transistor may be formed.
In the above embodiment, the CMOS type semiconductor integrated circuit in which the MIS field effect transistors of different conductivity types are respectively formed in the upper and lower two semiconductor layers is formed. However, in the case of forming MIS field effect transistors of the same conductivity type. It is also possible to use.

本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置を目指したものではあるが、高速に限らず、すべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。 The present invention is directed to a highly integrated, high-speed and highly reliable semiconductor device, but the invention is not limited to high-speed and can be used for all CMOS type semiconductor integrated circuits.
Moreover, there is a possibility that the present invention can be applied to a semiconductor integrated circuit including not only MIS field effect transistors but also other field effect transistors.

１ｎ型のシリコン（Ｓｉ）基板
２ｎ型のエピタキシャルＳｉＧｅ層（下層（半導体基板）の第１の半導体層、Ｇｅ濃度２０％程度、ソースドレイン領域形成部）
３ｎ^＋型チャネルストッパー領域
４トレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ_２）
５ｐ^＋型ソース領域
６ｐ^＋型ドレイン領域
７シリコン窒化膜（Ｓｉ_３Ｎ_４）
８シリコン酸化膜（ＳｉＯ_２）
９ｐ型のエピタキシャルＳｉＧｅ層（上層（ＳＯＩ基板）の第１の半導体層、Ｇｅ濃度２０％程度、高濃度ソースドレイン領域形成部）
１０埋め込みシリコン酸化膜（ＳｉＯ_２）
１１ｎ型のエピタキシャルＳｉＧｅ層（上層（ＳＯＩ基板）の第２の半導体層、Ｇｅ濃度２０％程度、低濃度ソースドレイン領域形成部）
１２ｎ型のエピタキシャル歪みＳｉ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）
１３ｐ型のエピタキシャル歪みＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）
１４下層（半導体基板）のゲート絶縁膜（ＳｉＯ_２）
１５上層（ＳＯＩ基板）のゲート絶縁膜（ＳｉＯ_２）
１６上層（ＳＯＩ基板）の包囲型ゲート電極（ＷＳｉ）（下層（半導体基板）のゲート電極を含む）
１７ｎ^＋型ソース領域
１８ｎ型ソース領域
１９ｎ型ドレイン領域
２０ｎ^＋型ドレイン領域
２１燐珪酸ガラス（ＰＳＧ）膜
２２シリコン窒化膜（Ｓｉ_３Ｎ_４）
２３バリアメタル（ＴｉＮ）
２４導電プラグ（Ｗ）
２５ＳｉＯＣ膜
２６バリアメタル（ＴａＮ）
２７Ｃｕ配線（Ｃｕシード層含む）
２８バリア絶縁膜（Ｓｉ_３Ｎ_４）
２９ｐ^＋型不純物領域
３０ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度）
３１選択化学気相成長導電膜（Ｗ）
３２ｎ^＋型不純物領域
３３シリコン窒化膜（Ｓｉ_３Ｎ_４）
３４タングステン膜（Ｗ）
３５シリコン酸化膜（ＳｉＯ_２）
３６ｎ型のエピタキシャルＳｉ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）
３７ｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第１の半導体層、高濃度ソースドレイン領域形成部）
３８ｎ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第２の半導体層、低濃度ソースドレイン領域形成部）
３９ｐ型のエピタキシャルＳｉ層（上層（ＳＯＩ基板）の第３の半導体層、チャネル領域形成部）
４０ｎ型のエピタキシャルＳｉＧｅ層（下層（半導体基板）の第１の半導体層のバッファ層、Ｇｅ濃度８０％程度）
４１シリコン酸化膜（ＳｉＯ_２）
４２ｎ型のエピタキシャルＧｅ層（下層（半導体基板）の第１の半導体層、ソースドレイン領域形成部）
４３ｎ型のエピタキシャルＧｅ層（下層（半導体基板）の第２の半導体層、チャネル領域形成部）
４４下層（半導体基板）のゲート絶縁膜（ＨｆＯ_２）
４５上層（ＳＯＩ基板）のゲート絶縁膜（ＨｆＯ_２） 1 n type silicon (Si) substrate 2 n type epitaxial SiGe layer (first semiconductor layer of lower layer (semiconductor substrate), Ge concentration about 20%, source / drain region forming portion)
3 n ⁺ type channel stopper region 4 buried silicon oxide film (SiO ₂ ) in trench isolation region
5 p ⁺ type source region 6 p ⁺ type drain region 7 silicon nitride film (Si ₃ N ₄ )
8 Silicon oxide film (SiO ₂ )
9 p-type epitaxial SiGe layer (first semiconductor layer of upper layer (SOI substrate), Ge concentration about 20%, high concentration source drain region formation portion)
10 Buried silicon oxide film (SiO ₂ )
11 n type epitaxial SiGe layer (second semiconductor layer of upper layer (SOI substrate), Ge concentration about 20%, low concentration source drain region forming portion)
12 n type epitaxial strained Si layer (second semiconductor layer of lower layer (semiconductor substrate), channel region forming portion)
13 p-type epitaxial strained Si layer (third semiconductor layer of upper layer (SOI substrate), channel region forming portion)
14 Gate insulating film (SiO ₂ ) of lower layer (semiconductor substrate)
15 Gate insulating film (SiO ₂ ) of upper layer (SOI substrate)
16 Surrounding gate electrode (WSi) of upper layer (SOI substrate) (including gate electrode of lower layer (semiconductor substrate))
17 n ⁺ -type source region 18 n -type source region 19 n -type drain region 20 n ⁺ -type drain region 21 phosphosilicate glass (PSG) film 22 silicon nitride film (Si ₃ N ₄ )
23 Barrier metal (TiN)
24 Conductive plug (W)
25 SiOC film 26 barrier metal (TaN)
27 Cu wiring (including Cu seed layer)
28 Barrier insulating film (Si ₃ N ₄ )
29 p ⁺ type impurity region 30 p type vertical (vertical) direction epitaxial SiGe layer (Ge concentration about 20%)
31 Selective chemical vapor deposition conductive film (W)
32 n ⁺ type impurity region 33 silicon nitride film (Si ₃ N ₄ )
34 Tungsten film (W)
35 Silicon oxide film (SiO ₂ )
36 n-type epitaxial Si layer (second semiconductor layer of lower layer (semiconductor substrate), channel region forming portion)
37 p-type epitaxial Si layer (first semiconductor layer of upper layer (SOI substrate), high concentration source / drain region forming portion)
38 n-type epitaxial Si layer (second semiconductor layer of upper layer (SOI substrate), low concentration source / drain region forming portion)
39 p-type epitaxial Si layer (third semiconductor layer of upper layer (SOI substrate), channel region forming portion)
40 n type epitaxial SiGe layer (buffer layer of first semiconductor layer of lower layer (semiconductor substrate), Ge concentration about 80%)
41 Silicon oxide film (SiO ₂ )
42 n-type epitaxial Ge layer (first semiconductor layer of lower layer (semiconductor substrate), source / drain region forming portion)
43 n-type epitaxial Ge layer (second semiconductor layer of lower layer (semiconductor substrate), channel region forming portion)
44 Gate insulation film (HfO ₂ ) of lower layer (semiconductor substrate)
45 Gate dielectric (HfO ₂ ) on upper layer (SOI substrate)

Claims

A semiconductor substrate, a lower semiconductor layer selectively provided directly on the semiconductor substrate, a MIS field effect transistor of one conductivity type provided in the lower semiconductor layer, and an interlayer insulating film on the lower semiconductor layer The upper layer is provided with an upper semiconductor layer selectively provided, and a MIS field effect transistor of the opposite conductivity type provided in the upper semiconductor layer, and the gate electrode provided in the MIS field effect transistor of the opposite conductivity type is the upper layer What is claimed is: 1. A semiconductor device comprising: an encircling gate electrode having an all around equal gate length encircling a whole periphery of a part of a semiconductor layer and including a gate electrode of the MIS field effect transistor of one conductivity type.

The lower semiconductor layer has a flat surface whose end is perpendicular to the main surface of the semiconductor substrate, and a pair of first conductive source regions or one conductive drain regions are provided. A semiconductor layer and a second semiconductor layer provided with a channel region having a channel length equal to the vertical direction, and the upper semiconductor layer has a plane perpendicular to the main surface of the semiconductor substrate in the end portion A pair of first semiconductor layers provided with opposite opposite conductivity type high concentration source regions or opposite conductivity type high concentration drain regions, and a plane perpendicular to the main surface of the semiconductor substrate And a pair of second semiconductor layers provided with opposite opposite conductivity type lightly doped source regions or opposite conductivity type lightly doped drain regions, respectively, and a channel region having an equal channel length all around. The semiconductor device according to claim 1, characterized in that comprising a third semiconductor layer.

The lattice constant of the first semiconductor layer of the lower semiconductor layer is larger than or the same as the lattice constant of the second semiconductor layer of the lower semiconductor layer, and the first and second semiconductor layers of the upper semiconductor layer 3. The semiconductor device according to claim 2, wherein a lattice constant is larger than a lattice constant of the third semiconductor layer of the upper semiconductor layer.

The lower semiconductor layer provided directly on the semiconductor substrate and having the one conductivity type impurity region formed flat is divided into two to form the opposite one conductivity type source region and the one conductivity type drain region. A method of manufacturing a semiconductor device according to claim 2.

The upper semiconductor layer is provided on the lower semiconductor layer through the insulating film and filled with the opposite conductivity type impurity region, and the upper semiconductor layer is divided into two to form the opposite opposite source region and the opposite conductivity drain region. The method of manufacturing a semiconductor device according to claim 2, wherein the method is formed.