JP2019050396A - パターン化されたインターポーザを備えるパッケージ化マイクロチップ - Google Patents

Abstract

【課題】パターン化されたインターポーザを備えるパッケージ化マイクロチップを提供する。【解決手段】パッケージ化マイクロチップ１２Ａであって、基部１８と、取り付け表面を有するダイ１６と、基部１８とダイ１６との間の電気的に不活性なインターポーザ２２と、を備える。インターポーザ２２が少なくとも１つの陥凹２６を備える第１の側面を有し、第１の側面が頂部面積を備える頂部部分を有し、少なくとも１つの陥凹２６が前記第１の側面からインターポーザ２２の途中までわずかに延在し、ダイ１６の前記取り付け表面がインターポーザ２２と結合され、前記取り付け表面がダイ面積を有し、前記頂部面積が前記ダイ面積未満である。【選択図】図２Ｂ

Description

優先権
本特許出願は、２０１５年２月に出願され、「ＭＥＭＳ ＤＥＶＩＣＥ ＷＩＴＨ ＰＡＴＴＥＲＮＥＤ ＩＮＴＥＲＰＯＳＥＲ」と題される、Ｂｒａｄｌｅｙ Ｃ．Ｋａａｎｔａ、Ｊｏｈｎ Ａ．Ａｌｂｅｒｇｈｉｎｉ、及びＫｅｍｉａｏ Ｊｉａを発明者として挙げる米国仮特許出願第６２／１１４７４１号の優先権を主張するものであり、その開示は、参照によりその全体が本明細書に組み込まれる。

本開示は一般にマイクロチップに関し、より具体的には、本開示はマイクロチップのためのパッケージ化技術に関する。

ますます多くの用途で、微小電気機械システム（「ＭＥＭＳ」）が使用されている。例えば、現在、ＭＥＭＳは、航空機のピッチ角を検出するためのジャイロスコープとして、及び自動車内のエアバッグを選択的に展開するための加速度計として、実装されている。簡略化して述べると、典型的には、そのようなＭＥＭＳデバイスは、基板上に吊り下げされた構造体と、その吊り下げられた構造体の運動を検知すること、及びその検知された運動データを１つ以上の外部デバイス（例えば、外部コンピュータ）に配信することの両方を行う、関連付けられた電子機器とを有する。この外部デバイスは、検知されたデータを処理して、測定される特性（例えば、ピッチ角または加速度）を計算する。

関連付けられた電子機器、基板、及び可動構造体は、典型的には、パッケージ内に固定される１つ以上のダイ（本明細書では単に「ダイ」と称される）上で形成される。例えば、そのパッケージは、典型的にはダイを保護するものであるが、セラミックまたはプラスチック等の、任意の数の材料から生産され得る。そのパッケージは、電子機器が運動データを外部デバイスに伝達するのを可能にする相互接続部を含む。ダイをパッケージ内側に固定するために、ダイの底部表面は、通常、（例えば、接着剤またははんだを用いて）パッケージの内部表面に接合される。したがって、底部ダイ表面の面積の実質的に全てが、パッケージの内部表面に接合される。

しかし、２つの表面の温度が変化するときに問題が生じる場合がある。特に、両方の表面は、典型的には、異なる熱膨張係数を有するため、パッケージは、機械的応力をダイの基板に適用する可能性がある。望ましくないことに、この応力によって、基板が未知の曲率まで屈曲または撓曲してしまう場合がある。基板の屈曲または撓曲が、結果的に、ダイ構造体の移動、及び電子機器の機能に影響を及ぼし、ひいては測定される特性（例えば、加速度）を表す出力データが誤ったものとなる場合がある。同様に、パッケージに適用される機械的に誘導された線形またはねじり応力もまたダイに移り、ひいては同じ望ましくない影響がもたらされる場合がある。

米国特許第５９３９６３３号明細書 米国特許第６５０５５１１号明細書

本発明の一実施形態に従って、パッケージ化マイクロチップは、基部と、取り付け表面を備えるダイと、基部とダイとの間の電気的に不活性なインターポーザとを有する。このインターポーザは、第１の側面からインターポーザの途中までわずかに延在する少なくとも１つの陥凹を備える第１の側面を有する。したがって、この陥凹は、頂部面積を備える（第１の側面の）頂部部分を画定する。それに応じて、インターポーザと結合されるダイ取り付け表面は、ダイ面積を有する。このインターポーザの頂部面積は、好ましくは、ダイ面積未満である。

インターポーザの頂部表面は、ダイまたは基部のいずれかに取り付けられ得る。これを受けて、ダイの取り付け表面は、インターポーザの第１の側面と結合することができる。代替として、インターポーザの第１の側面は、基部と結合されてもよい。さらに、接着剤によって、インターポーザを、基部及び／またはダイに結合することができる。例えば、インターポーザを基部またはダイに接続するために、接着剤が、少なくとも１つの陥凹内にあってもよい。この場合、インターポーザの頂部部分の少なくとも一部が、基部またはダイ取り付け表面と直接接触することができる（すなわち、その部分と、その部分が直接接触する表面との間には、接着剤が実質的に存在しない）。別の実施例として、極めて薄い接着剤フィルムがインターポーザの頂部部分上に位置付けられてもよい。その後者の場合には、接着剤フィルムは、インターポーザを基部またはダイに接続することができる。

電気的に不活性な要素として、インターポーザは、ダイと基部とを電気的に接続しないように構成される。さらに、ダイは、様々な種類のダイのうちのいずれも実装することができる。例えば、ＭＥＭＳは、基部に結合される蓋によって保護されるＭＥＭＳ微小構造体を含むことができる。

応力の悪影響をさらに緩和するために、頂部面積は、ダイ面積の半分未満であってもよい。また、パッケージ化マイクロチップの要素の熱膨張係数（「ＣＴＥ」）も、応力をさらに緩和するように選択されてもよい。したがって、ダイは、インターポーザＣＴＥと実質的に等しいダイＣＴＥを有することができる。関連する実施形態では、インターポーザＣＴＥが、ダイＣＴＥと基部ＣＴＥとの間にあってもよい。

別の実施形態に従って、パッケージ化マイクロチップを形成する方法によって、基部とダイとの間に、電気的に不活性なインターポーザが結合される。インターポーザは、頂部面積を備える頂部部分を画定する少なくとも１つの陥凹を備える第１の側面を有する。少なくとも１つの陥凹は、第１の側面からインターポーザの途中までわずかに延在する。ダイは、インターポーザと結合され、ダイ面積を有する、取り付け表面を有する。インターポーザの頂部面積は、ダイ面積未満である。

例えば、本願発明は以下の項目を提供する。
（項目１）
パッケージ化マイクロチップであって、
基部と、
取り付け表面を有するダイと、
上記基部と上記ダイとの間の電気的に不活性なインターポーザと、を備え、上記インターポーザが少なくとも１つの陥凹を備える第１の側面を有し、上記第１の側面が頂部面積を備える頂部部分を有し、上記少なくとも１つの陥凹が上記第１の側面から上記インターポーザの途中までわずかに延在し、
上記ダイの上記取り付け表面が上記インターポーザと結合され、上記取り付け表面がダイ面積を有し、
上記頂部面積が上記ダイ面積未満である、パッケージ化マイクロチップ。
（項目２）
上記ダイの上記取り付け表面が上記インターポーザの上記第１の側面と結合される、上記項目に記載のパッケージ化マイクロチップ。
（項目３）
上記インターポーザの上記第１の側面が上記基部と結合される、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目４）
上記少なくとも１つの陥凹内に上記インターポーザを上記基部または上記ダイに接続するための接着剤をさらに備え、上記インターポーザの上記頂部部分の少なくとも一部が、上記基部または上記ダイ取り付け表面と直接接触する、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目５）
上記インターポーザの上記頂部部分上に接着剤フィルムをさらに備え、上記接着剤フィルムが上記インターポーザを上記基部または上記ダイに接続する、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目６）
上記インターポーザが上記ダイと上記基部とを電気的に接続しないように構成される、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目７）
上記ダイがＭＥＭＳ微小構造体を備え、上記パッケージ化マイクロチップが、上記基部と結合された蓋をさらに含む、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目８）
上記頂部面積が上記ダイ面積の半分未満である、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目９）
上記ダイがダイ熱膨張係数を有し、上記インターポーザがインターポーザ熱膨張係数を有し、上記ダイ熱膨張係数が上記インターポーザ熱膨張係数と実質的に等しい、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目１０）
上記ダイがダイ熱膨張係数を有し、上記インターポーザがインターポーザ熱膨張係数を有し、上記基部が基部熱膨張係数を有し、上記インターポーザ熱膨張係数が、上記基部熱膨張係数と上記ダイ熱膨張係数との間である、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目１１）
パッケージ化マイクロチップであって、
基部と、
取り付け表面を有するダイと、
上記基部と上記ダイとの間の応力を低減するための手段と、を備え、上記低減手段が少なくとも１つの陥凹を備える第１の側面を有し、上記第１の側面が頂部面積を備える頂部部分を有し、上記少なくとも１つの陥凹が上記第１の側面から上記低減手段の途中までわずかに延在し、
上記ダイの上記取り付け表面が上記低減手段と結合され、上記取り付け表面がダイ面積を有し、
上記頂部面積が上記ダイ面積未満である、パッケージ化マイクロチップ。
（項目１２）
上記ダイの上記取り付け表面が上記低減手段の上記第１の側面と結合される、上記項目に記載のパッケージ化マイクロチップ。
（項目１３）
上記低減手段の上記第１の側面が上記基部と結合される、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目１４）
上記少なくとも１つの陥凹内に上記低減手段を上記基部または上記ダイに接続するための接着剤をさらに備え、上記低減手段の上記頂部部分の少なくとも一部が、上記基部または上記ダイ取り付け表面と直接接触する、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目１５）
上記低減手段の上記頂部部分上に接着剤フィルムをさらに備え、上記接着剤フィルムが上記低減手段を上記基部または上記ダイに接続する、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目１６）
上記低減手段が電気的に不活性なインターポーザを備える、上記項目のうちのいずれか一項に記載のパッケージ化マイクロチップ。
（項目１７）
パッケージ化マイクロチップを形成する方法であって、
基部とダイとの間に電気的に不活性なインターポーザを結合することを含み、上記インターポーザが少なくとも１つの陥凹を備える第１の側面を有し、上記第１の側面が頂部面積を備える頂部部分を有し、上記少なくとも１つの陥凹が上記第１の側面から上記インターポーザの途中までわずかに延在し、
上記ダイが、上記インターポーザと結合される取り付け表面を有し、上記取り付け表面がダイ面積を有し、
上記頂部面積が上記ダイ面積未満である、方法。
（項目１８）
蓋を上記基部に固定して、上記ダイ及び上記インターポーザを収容するチャンバを形成する、上記項目に記載の方法。
（項目１９）
結合が、接着剤を使用して上記ダイの上記取り付け表面を上記インターポーザの上記第１の側面と結合することを含む、上記項目のうちのいずれか一項に記載の方法。
（項目２０）
結合が、接着剤を使用して、上記インターポーザの上記第１の側面を上記基部と結合することを含む、上記項目のうちのいずれか一項に記載の方法。
（摘要）
パッケージ化マイクロチップは、基部と、取り付け表面を備えるダイと、基部とダイとの間の電気的に不活性なインターポーザとを有する。このインターポーザは、第１の側面からインターポーザの途中までわずかに延在する少なくとも１つの陥凹を備える第１の側面を有する。したがって、この陥凹は、頂部面積を備える（第１の側面の）頂部部分を画定する。それに応じて、インターポーザと結合されるダイ取り付け表面は、ダイ面積を有する。このインターポーザの頂部面積は、好ましくは、ダイ面積未満である。

当業者は、直下に要約される図面を参照して考察される、以下の「発明を実施するための形態」から、本発明の種々の実施形態の利点をより完全に理解するであろう。

本発明の例証的な実施形態に従って構成されるパッケージ化マイクロチップを使用することができるシステムを概略的に示す。 本発明の例証的な実施形態に従って構成され得るマイクロチップの図を概略的に示す。 図２Ａのマイクロチップの断面図を概略的に示す。 本発明の例証的な実施形態に従って構成され得る別のマイクロチップの図を概略的に示す。 図３Ａのマイクロチップの断面図を概略的に示す。 本発明の例証的な実施形態に従って構成されるインターポーザを概略的に示す。 図４のインターポーザの上面図を概略的に示す。 本発明の別の実施形態に従って構成されるインターポーザの斜視図を示す。 本発明の別の実施形態に従って構成されるインターポーザの上面図を示す。 本発明の別の実施形態に従って構成されるインターポーザの側面図を示す。 本発明の例証的な実施形態とともに使用され得る、いくつかの異なる陥凹の実施例を概略的に示す。 本発明の例証的な実施形態とともに使用され得る、いくつかの異なる陥凹の実施例を概略的に示す。 本発明の例証的な実施形態とともに使用され得る、いくつかの異なる陥凹の実施例を概略的に示す。 本発明の例証的な実施形態とともに使用され得る、いくつかの異なる陥凹の実施例を概略的に示す。 本発明の例証的な実施形態とともに使用され得る、いくつかの異なる陥凹の実施例を概略的に示す。 本発明の例証的な実施形態とともに使用され得る、いくつかの異なる陥凹の実施例を概略的に示す。 本発明の例証的な実施形態に従うパッケージ化マイクロチップを形成するプロセスを示す。

例証的な実施形態では、パッケージ化マイクロチップは、基部からダイへ伝達される望ましくない応力を緩和する、及び／またはその向きを変えるための、マイクロチップのダイとパッケージ基部との間に位置付けられる中間構造体を有する。これを受けて、中間構造体は、陥凹表面とともに形成された１つ以上の面を有する。例証的な実施形態の詳細は以下で考察される。

図１は、本発明の例証的な実施形態に従って構成された、パッケージ化マイクロチップを有するプリント回路板１０を概略的に示す。このプリント回路板１０は、自動車エアバッグシステム、変換器システム、誘導システム、コンピュータシステム、またはその他の用途等の、より大きなシステムの一部であってもよい。これを受けて、プリント回路板１０は、参照番号１２Ａ、１２Ｂ、及び１４（以下で考察される）によって図面中で識別される複数の異なる回路構成要素を、規定される様式で支持して接続する。単純化するために、図１は、ほんの数個の例示的な構成要素１２Ａ、１２Ｂ、及び１４を示す。

図示の構成要素１２Ａ、１２Ｂ、及び１４は、プリント回路板１０に表面が取り付けられる第１のパッケージ化マイクロチップ１２Ａと、第２のパッケージ化マイクロチップ１２Ｂと、他の能動または受動回路構成要素（概して、参照番号「１４」によって識別される）と、を含む。特に、第１及び第２のパッケージ化マイクロチップ１２Ａ及び１２Ｂはそれぞれ、基板と一体形成された微小構造体を有する１つ以上のＭＥＭＳダイ（後の図を参照）と、微小構造体と協働する電気回路と、を含むことができる。例証的な実施形態では、概してモノリシックなダイ／基板を形成するために、加法及び／または減法プロセスを使用する従来の微小加工プロセスを用いて、一体構造体が形成される。

特に、第１のパッケージ化マイクロチップ１２Ａは、ＭＥＭＳ加速度計もしくはＭＥＭＳジャイロスコープ等の慣性センサ、ＭＥＭＳ光学スイッチ、またはＭＥＭＳ静電スイッチであってもよい。例示的なＭＥＭＳジャイロスコープは、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ，Ｉｎｃ．（Ｎｏｒｗｏｏｄ，Ｍａｓｓａｃｈｕｓｅｔｔｓ）に譲渡される米国特許第６５０５５１１号明細書（特許文献２）においてより詳細に考察される。例示的なＭＥＭＳ加速度計は、同様にＡｎａｌｏｇ Ｄｅｖｉｃｅｓ，Ｉｎｃ．（Ｎｏｒｗｏｏｄ，Ｍａｓｓａｃｈｕｓｅｔｔｓ）に譲渡される米国特許第５９３９６３３号明細書（特許文献１）においてより詳細に考察される。米国特許第５９３９６３３号及び同第６５０５５１１の開示は、参照によってその全体が本明細書に組み込まれる。

第２のパッケージ化マイクロチップ１２Ｂは、周囲環境へのアクセスを必要とし、さらに何らかの環境保護も必要とする機能を含むことができる。例えば、第２のパッケージ化マイクロチップ１２Ｂは、マイクロホンまたは圧力センサを含むことができる。示されるように、デバイス１２Ａ及び１２Ｂのうちの１つまたはその両方が、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ，Ｉｎｃ．によって流通されるＩＭＥＭＳデバイス内に含まれる電気回路等の電気回路を含んでもよい。

第１のパッケージ化マイクロチップ１２Ａとは異なり、第２のパッケージ化マイクロチップ１２Ｂは、プリント回路板１０に電気的に接続するピンを有する。いずれの種類の電気相互接続方法も、種々の実施形態には十分なものとなるであろう。例証的な実施形態では、それぞれのパッケージは、基部１８及び蓋２０から形成され、これらが一緒になってマイクロチップを固定するためのパッケージチャンバを形成する。ＭＥＭＳダイの実施例では、パッケージチャンバは、ＭＥＭＳダイを単独で、または特定用途向け集積回路等の追加の電気回路とともに、収容することができる。

図２Ａは、本発明の例証的な実施形態に従って構成される第１のパッケージ化マイクロチップ１２Ａの図を概略的に示す。しかし、図１とは異なり、この図（及び以下の図３Ａ）は、他の要素をより良く示すために、蓋２０を示さない。好ましくは、第１のパッケージ化マイクロチップ１２Ａは、構造体の積層の１つの層を形成するＭＥＭＳダイ１６を含む（しかし、別の種類のダイであってもよい）。この場合、それらの構造体は、積層体を支持するパッケージ基部１８と、基部１８に固定される底部側面を有する、「インターポーザ２２」と称される応力低減中間構造と、インターポーザ２２の頂部側面に固定される、特定の機能（例えば、慣性検知機能）を有する上述のＭＥＭＳダイ１６とを含む。パッケージ化マイクロチップ１２Ａはまた、ダイ１６の頂部表面に固定されるキャップ２４を有する。

インターポーザ２２がより鮮明に表示されるように、図２Ａ（及び以下の図３Ａ）はＭＥＭＳダイ１６を半透明ブロックとして概略的に示す。ＭＥＭＳダイ１６が固体構成要素であることを、当業者は理解するであろう。したがって、図１中のインターポーザ２２を指し示す矢印は、ＭＥＭＳダイ１６全体を指すことが意図される。

いくつかの実施形態は、蓋２０を完全に除外してもよい。そのような実施形態では、キャップ２４が単独で、ダイ１６に対して適切な環境保護を提供することができる。

ＭＥＭＳダイ１６は、様々な材料のうちのいずれを使用して形成することもできる。例えば、ＭＥＭＳダイ１６は、脆弱かつ高感度の微小構造体を支持する従来の単結晶ケイ素基板を有する加速度計を実装することができる。脆弱な微小構造体を気密密閉して保護する内側ダイチャンバを形成するために、例証的な実施形態は、キャップ２４を基板に接合する。内側チャンバはまた、微小構造体の衝撃を緩衝するための、または真空を形成するための密封ガスを含むことができる。他の実施形態は基板の頂上を覆わず、そのため、ＭＥＭＳ微小構造体を保護するために、より大きなパッケージに依拠する。それらの実施形態では、密封ガスが使用される場合、パッケージチャンバは密閉ガスを封じ込むことができる。

熱変化によってもたらされる応力を緩和するために、例証的な実施形態は、ケイ素の熱膨張係数と同じ、またはそれに非常に近い熱膨張係数（「ＣＴＥ」）を有する材料から、インターポーザ２２を形成する。したがって、インターポーザ２２は、好ましくはケイ素から形成され得る。例えば、インターポーザ２２は、インターポーザ２２を形成するためにパターン化されて立方体に切断された単結晶バルクケイ素ウエハから形成されてもよい。他の実施形態は、ケイ素のＣＴＥに相当するＣＴＥを有する材料から、インターポーザ２２を形成することができる。例えば、インターポーザ２２は、ケイ素のＣＴＥに類似するＣＴＥを有するセラミック材料から形成されてもよい。また、それらの構成要素１２及び１６がケイ素、またはケイ素のＣＴＥに類似するＣＴＥを有する他の材料から形成されない場合は、インターポーザ２２は、基部１８及び／またはダイ１６のＣＴＥを有する材料から形成されてもよい。

他の実施形態は、基部１８及び／またはダイ１６のＣＴＥとは異なるＣＴＥを有する材料から（または集合的なＣＴＥを有する複数の材料から）、インターポーザ２２を形成することができる。例えば、インターポーザ２２は、基部１８とダイ１６との間のＣＴＥを有することができる。ケイ素系ダイ１６の場合、材料は、ケイ素のＣＴＥとは異なるＣＴＥを有するであろう。また、いくつかの実施形態では、インターポーザ２２は、より低いヤング率を有する材料から形成されるが、これは、基部１８からダイ１６への応力転移を低減するのに役立つであろう。

ダイ１６と同様に、様々な材料のうちのいずれかから、基部１８を形成することができる。例えば、基部１８は、プリント回路板材料（例えば、ＦＲ−４）、セラミック、特定用途向け集積回路（「ＡＳＩＣ」）、またはリードフレーム（例えば、事前成形リードフレーム）から形成されてもよい。好ましくは、基部１８は、蓋２０等の他の構成要素とともに、ＭＥＭＳダイ１６を環境から保護する空洞パッケージを形成する。

図２Ｂは、図２Ａの線Ｂ〜Ｂにわたる、図２Ａの断面図を概略的に示す。図示のように、インターポーザ２２は、インターポーザ２２の厚さの途中まで延在する（以下でより詳細に考察される）陥凹２６によって画定される、上部表面（「頂部部分」）を有する。したがって、陥凹２６は、陥凹２６の底部表面の平面よりも高い平面内（図の観点から）で終端する、複数のメサ（すなわち、上述の上部表面）を画定するとみなされてもよい。これによって、陥凹２６は、上部表面の一部ではない凹んだ領域を形成する。好ましい実施形態では、上部表面は、ダイ１６を受容するための単一の平面を形成する。したがって、第１のパッケージ化マイクロチップ１２Ａでは、概して不連続なインターポーザ２２の上部表面は、パッケージチャンバ内のダイ１６（すなわち、この場合はダイ１６の「取り付け表面」）と直接接触する。以下で考察されるように、陥凹２６内または上部表面上の接着剤または他の材料によって、ダイ１６がインターポーザ２２に固定される。

陥凹２６には、インターポーザ２２と、それを装着させる表面（例えば、第１のパッケージ化マイクロチップ１２Ａのダイ底部表面）との間の接触面積を縮小する効果がある。この縮小された接触面積によって、基部１８とダイ１６との間の応力伝達が緩和されて、性能が効果的に改善される。

図２Ａ及び２Ｂの実施形態では、インターポーザ２２は、ダイ１６の設置面積と同じ設置面積を有することができる。換言すると、インターポーザ２２は、ダイ１６のものと実質的に同じ形状及び大きさを伴う外周を有する。しかし、同じ設置面積を有しているにもかかわらず、インターポーザ２２の上部表面の表面総面積は、ダイ１６の底部表面の表面総面積未満である。例えば、上部表面が、それが接触する表面の総面積（例えば、ダイ１６の底部の面積）の約５０パーセントの上部表面総面積を集合的に有するように陥凹２６が構成されてもよい。他の実施形態では、上部表面総面積は、上部表面が接触する表面の総面積の約半分未満である。しかし、他の実施形態では、ダイ１６は、ダイ１６の設置面積とは異なる設置面積を有することができる。相対的な設置面積の大きさにかかわらず、上部表面の総面積は、好ましくは、上部表面が接触する表面の総面積未満（例えば、５０パーセント以下）である。

いくつかの実施形態は、陥凹を有するインターポーザ表面とダイを接触させるのではなく、インターポーザ２２を正しい位置に置いて、それによって、図２Ｂの実施形態の上部表面が基部１８と接触する。換言すると、図２Ｂ中の位置に対して、インターポーザ２２を１８０度反転させる。したがって、陥凹表面を基部１８またはダイ１６のいずれかと接触させることによって、インターポーザ２２は応力を緩和することができる。実際には、いくつかの実施形態は、（図面の観点から）インターポーザ２２の頂部表面上及び底部表面上の両方に、陥凹２６を有することができる。

これを受けて、図３Ａ及び３Ｂは、インターポーザ２２が、その頂部表面上及び底部表面上の両方に陥凹２６を有する実施形態を概略的に示す。さらに、本実施形態はまた、図１の実施形態のものよりも小さな幅及び長さを有する。したがって、ダイ１６はインターポーザ２２に覆い被さる、すなわち、ダイ１６は、インターポーザ２２または基部１８のいずれにも接触しない、１つ以上の離れた部分を有する。

図２Ａ及び２Ｂの特徴は、図３Ａ及び３Ｂの特徴とともに実装され得ることを理解されたい。例えば、インターポーザ２２は、ダイ１６の設置面積と同じ設置面積を有することができ、なおかつその頂部表面上及び底部表面上の両方に、陥凹２６を有することができる。したがって、単一の実施形態に関する種々の特徴の考察は、他の実施形態がそれらの特徴を有することを除外することを意図するものではない。

上述のように、温度またはねじり応力を変化させることによって、基部１８がＭＥＭＳダイ１６に対して応力を伝達する。例証的な実施形態は、基部１８からＭＥＭＳダイ１６の基板への応力の伝達の向きを変える、及び／または応力の伝達を緩和するように構成される陥凹２６を有するインターポーザ２２を特別に構成することによって、その応力の影響を緩和する。

これを受けて、インターポーザ２２の頂部表面は、ＭＥＭＳダイ１６の基部１８から基板への応力伝達を制御する、いくつかの規定された陥凹パターンを有する。このパターンは、好ましくはダイ１６の特徴に基づいて設計される。例えば、ダイ１６が応力高感応領域（例えば、アンカーを有する領域）を有するＭＥＭＳ微小構造体を有する場合は、パターンによって、応力がその応力高感応領域から離れて導かれ得る。いくつかの実施形態は、応力を処理することができるダイ１６の領域に、ダイ１６の縁部に向けて、及び／またはダイ１６の縁部から離れて、応力を単に導くことができる。

図４は、そのようなインターポーザ２２の一実装例の斜視図を示し、図５は、同じインターポーザ２２の部分平面図を示す。このインターポーザ２２は、図２Ａ及び２Ｂの実施形態内で使用することができる。図示のように、インターポーザ２２は、２つの大きな対向する表面を有するものとしてみなされる。１つの表面は、上述の上部表面を効果的に画定する陥凹２６を形成する。組み立てられたとき、それらの表面のうちの１つは基部１８と接触し、他の非陥凹表面はダイ１６と接触する。上述のように、ダイ１６の一側面のみが陥凹しているが、それらの表面のうちの１つまたはその両方が、図４及び５に示されるようなパターンを用いて構成され得る。

当業者は、インターポーザ２２の好ましい実施形態を、電気的に不活性なものとみなすであろう。具体的には、インターポーザ２２は、第１のパッケージ化マイクロチップ１２Ａの使用中に動作する（すなわち、電荷を伝達しない）能動及び受動回路要素を含む電気回路、バイアス、またはトレースが付加されていない本体を有する。例えば、インターポーザ本体それ自体は導電性材料から形成され得るが、そのようなインターポーザ本体は、使用中にダイ１６上の電気回路と電気的に相互作用する回路を有さない、及び／またはダイ１６を基部１８に電気的に接続しない。実際には、インターポーザ２２の例証的な実施形態は、ダイ１６と基部１８とを電気的に接続させないように構成される。その代わり、必要な場合は、他の構成要素が、（インターポーザ２２を介さずに）ダイ１６と基部１８とを電気的に接続させることができる。例えば、ワイヤボンドは、ダイパッドから基部１８上のパッドに延在することができる。したがって、本体それ自体は、導電性であってもよく、さらには電気的に不活性であってもよい。そのようなインターポーザ２２は、ダイ１６上の電気回路と電気的に相互作用せず（接地がそれらの実施形態内の電界回路と電気的に相互作用しないとみなされているかのように機能する）、ダイ１６と基部１８とを接続させない。

図４及び５の特定のパターンは多種多様な異なるパターンの一例にすぎず、したがって、本発明の種々の実施形態を限定するものとして解釈されるべきではない。上述のように、当業者は、用途に対する適切なパターンを選択することができる。例えば、基板に対する微小構造体の位置によって、最適なパターンを決定することができる。具体的には、他のダイ領域よりもよく応力に耐えことができるダイ１６の領域が存在し得る。したがって、陥凹パターンによって、応力の影響をより受けやすい可能性がある他の領域（例えば、アンカーまたは静止微小構造体を支持する部分）ではなく、それらの領域に予測された応力が導かれ得る。

図示及び上述のように、パターン化された表面は、陥凹領域及び上昇領域（上述の上部表面）を形成するものとみなされる。この陥凹領域は、不連続的または連続的であってもよい。これは、インターポーザ２２の隅部の４つの別個の陥凹２６、及び平滑化された内部縁部を有する十字形を形成する中心の陥凹２６を示す図４及び５のパターンによって例証される。好ましくは、ダイ基板の底部または基部１８の頂部に、どちらの場合でも、水平面な接触表面を提供するように、上昇領域／上部表面は実質的に平坦なものとなる。実際には、上昇領域は、インターポーザ２２のプラトーまたはメサを形成するものとみなされ得る。

当業者は、陥凹領域の適切な形状、幅、長さ、及び深さを選択することができる。例えば、陥凹２６のうちの１つは、インターポーザ２２それ自体の最大厚の２５〜５０パーセントの、上昇領域の頂部から底部までの深さを有することができる。陥凹幅は比較的広くてもよく、例えば、インターポーザ２２の総幅の約５〜１５パーセントである。実施例としての種々の寸法は図中のものとする。しかし、それらの寸法は、種々の実施形態を限定することを意図するものではない。

図６Ａ〜６Ｃは、陥凹２６が、集合すると比較的大きいが、個々では非常に狭いものとなる別の実施形態を概略的に示す。この場合、陥凹２６は全体として、図４及び５に示されるものに類似する十字形形状を効果的に形成する。図６Ａ〜６Ｃの実施例では、インターポーザ２２は、約０．５ｍｍの幅が交互に存在する複数の陥凹２６を有する（図６Ｂ）、約２ｍｍ×２ｍｍの正方形である。図６Ｃ（図６Ａの十字線Ｃ〜Ｃ）に示すように、このインターポーザ２２は、それぞれが幅約２５ミクロンである陥凹２６を有する。また、図６Ｃにも示すように、陥凹２６は比較的勾配が急な壁を有し、インターポーザ２２の総厚の約２０パーセント延在する。図示のように、陥凹２６は深さが約２ミル（約５１ミクロン）であり、インターポーザ２２は厚さが約１０ミル（約２５４ミクロン）である。しかし、それら図中の寸法は例証的なものであり、種々の実施形態を限定するものではないことを、繰り返し説明されたい。

しかし、いくつかの実施形態では、陥凹２６がより深く、例えば、総厚の５０パーセント、６０パーセント、７０パーセント、または８０パーセント延在することができる。他の実施形態では、陥凹のいくつかはインターポーザ２２全体に延在することができるが、そのような実施形態は、部分的に厚さがある実施形態ほど取り扱いが容易ではなく、したがって、あまり望ましいものではない。さらに他の実施形態では、単一の陥凹２６が変化する深さ（例えば、不規則なまたは凹形の底部表面）を有することができるか、または、同じインターポーザ２２の複数の陥凹２６が複数の深さを有することができる。

陥凹２６は、様々な形状及び大きさを呈することができる。例えば、陥凹２６は少なくとも一部が、トレンチ、チャネル、溝、丸型の凹み等の形状のものであってもよい。図７は、外方へ向けて半径方向に延在する４つの線を有する、中央で円を形成する陥凹２６を概略的に示す。図８は、十字形を形成する、関連する実装例を示す。図９は、単一のより大きな長方形または正方形を囲繞する４つの長方形／正方形を形成する、その実装例の不連続版を概略的に示す。図１０は菱形パターンを概略的に示し、図１１は、側面チャネルを延在させる側路を有する中央胴部を概略的に示す。図１２は、インターポーザ２２の異なる象限内の４つの長方形のブロックを概略的に示す。この場合も、図中の寸法は、例証的な目的のものである。

上述の多くの実施例は実質的に対称的なパターンを有するが、当業者は、対称的ではない様々な異なるパターンのうちのいずれも使用することができる。したがって、上述のパターンのうちのいずれをも考察することは、単に例示的な目的によるものであり、本発明の種々の実施形態を限定するものではない。

上で考察されるインターポーザ２２は、２つの水平面、すなわち、上昇領域（例えば、上述の上部表面）及び陥凹領域を有するものとみなされる。インターポーザ２２のいくつかの実施形態は、それら２つ以上の水平面を有してもよい。例えば、いくつかの実施形態は、３つ以上の水平面を有することができる。

陥凹２６は、当該業界では既知である、多種多様な従来の技術のうちのいずれも使用して形成されてもよい。例えば、陥凹２６は、エッチングされ、パターン化され、さもなければ、バルクケイ素ウエハ等の材料の平坦な表面内に切り込まれてもよい。代替として、陥凹２６は、上昇領域を、バルクケイ素ウエハ等の材料の、概して平坦な表面に付加する加法プロセスによって形成されてもよい。

いくつかの実施形態は、構成要素の積層体を一緒に固定するために、接着剤を陥凹２６内に位置付ける（他の構成要素をよりよく示すために、接着剤は図中に示されてない）。そのような場合、好ましくは、上部表面には接着剤が実質的に存在しない。第１のパッケージ化マイクロチップ１２Ａの組み立て中、いくつかの接着剤が上部表面上に滴下してもよい。そのような場合、上部表面の少なくとも一部には、接着剤が実質的に存在しない。いくつかの実装例は、表面処理を上部表面の表面に適用して、そのような表面上で接着が形成されるのを防止することができる。それらの及び関連する実施形態では、上部表面の少なくとも一部が、ダイ１６または基部１８に、どちらの場合でも、直接接する、または接触することができる。換言すると、ごく少量の他の材料（例えば、接着剤）によって、上部表面が、その対応する、基部１８／ダイ１６上の表面から分離することができる。これは、ダイ１６がインターポーザ２２の上部表面に対して水平になるのに役立つであろう。

他の実施形態は、接着剤を上部表面のみに適用し、それによって、陥凹２６内の領域を実質的に接着剤が存在しない状態にすることができる。例えば、そのような実施形態は、薄型接着剤フィルム（例えば、組み込まれた接着剤を有する材料基体）を使用することができる。接着剤フィルムとしてのその適用は、実質的に均等になるはずであり、ダイ１６が実質的に水平になることを可能にする。

いずれかで接着剤が適用されても、応力伝達は実質的に緩和されるであろう。しかし、いくつかの実施形態は、接着剤を陥凹２６及び上部表面の両方に適用することができる。

当業者は、従来の組み立てプロセスを用いて構成要素を一緒に固定し、最終的なパッケージ化マイクロチップを形成することができる。図１３は、例証的な実施形態に従って図２Ａ及び２Ｂの第１のパッケージ化マイクロチップ１２Ａを形成する、簡略化されたプロセスを示す。このプロセスは、当業者が第１のパッケージ化マイクロチップ１２Ａを生産するために使用し得るであろう、より長いプロセスから実質的に簡略化されたものであることを理解されたい。したがって、このプロセスは、当業者が使用し得るであろう、試験ステップ、立方体切断ステップ、及びエッチングステップ（例えば、インターポーザ２２のパターン化）等の多くのステップを有する。さらに、それらステップのいくつかは、示される順番とは異なる順番で、または同時に実施されてもよい。したがって、当業者は、プロセスを適宜修正することができる。

さらに、以上及び以下に示すように、示される材料及び構造の多くは、多種多様で異なる使用可能な材料及び構造のうちの１つにすぎない。当業者は、用途及び他の制約に応じて、適切な材料及び構造を選択することができる。したがって、特定の材料及び構造の考察は、全ての実施形態を限定することを意図するものではない。

好ましくは、図１３のプロセスでは大量生産技術が使用され、それによって、複数の第１のパッケージ化マイクロチップ１２Ａが同じ基部１８上に同時に形成される。あまり効率的ではないが、当業者は、それらの原理を、１つの第１のパッケージ化マイクロチップ１２Ａのみを形成するプロセスに適用してもよい。

このプロセスは、インターポーザ２２を基部１８に装着するステップ１３００で開始する。示されるように、このプロセスによって、インターポーザ２２の上部表面が基部１８、またはダイ１６の底部表面のいずれかに装着される。この実施例では、プロセスは、インターポーザ２２の上部表面を基部１８に装着させない。したがって、このプロセスによって、接着剤（例えば、エポキシ）が、インターポーザ２２の底部のパターン化されていない表面に適用され、それが基部１８に固定される。

インターポーザ２２が基部１８上に配置された後、プロセスは、接着剤をインターポーザ２２の適切な側面、この場合は、図面の観点から頂部側面に適用することによって、ステップ１３０２に続く。上述のように、接着剤を、正確な接着剤適用プロセスを用いることによってのみ陥凹２６に適用することができるか、または接着剤もしくは接着剤フィルムを用いて上部表面に適用することができる。従来のピックアンドプレースプロセスは、ダイ１６を接着剤（ステップ１３０４）上に配置し、第１のパッケージ化マイクロチップ１２Ａをさらに保護する蓋２０を基部１８（ステップ１３０６）に固定することができる。

したがって、インターポーザ２２は、応力を実質的に緩和する、及び／またはその向きを基部１８から変えて、結果的に、デバイス性能を改善する。

以上の考察によって本発明の種々の例示的な実施形態が開示されるが、当業者は、本発明の真の範囲から逸脱することなく、本発明の利点のいくつかを実現するであろう種々の修正を行うことができることが、明らかになるであろう。

１０ プリント回路板
１２ パッケージ化マイクロチップ
１４ 受動回路構成要素
１６ ダイ
１８ 基部
２０ 蓋
２２ インターポーザ
２４ キャップ
２６ 陥凹

Claims (20)

1. パッケージ化マイクロチップであって、
   基部と、
   取り付け表面を有するダイと、
   前記基部と前記ダイとの間の電気的に不活性なインターポーザと、を備え、前記インターポーザが少なくとも１つの陥凹を備える第１の側面を有し、前記第１の側面が頂部面積を備える頂部部分を有し、前記少なくとも１つの陥凹が前記第１の側面から前記インターポーザの途中までわずかに延在し、
   前記ダイの前記取り付け表面が前記インターポーザと結合され、前記取り付け表面がダイ面積を有し、
   前記頂部面積が前記ダイ面積未満である、パッケージ化マイクロチップ。
2. 前記ダイの前記取り付け表面が前記インターポーザの前記第１の側面と結合される、請求項１に記載のパッケージ化マイクロチップ。
3. 前記インターポーザの前記第１の側面が前記基部と結合される、請求項１に記載のパッケージ化マイクロチップ。
4. 前記少なくとも１つの陥凹内に前記インターポーザを前記基部または前記ダイに接続するための接着剤をさらに備え、前記インターポーザの前記頂部部分の少なくとも一部が、前記基部または前記ダイ取り付け表面と直接接触する、請求項１に記載のパッケージ化マイクロチップ。
5. 前記インターポーザの前記頂部部分上に接着剤フィルムをさらに備え、前記接着剤フィルムが前記インターポーザを前記基部または前記ダイに接続する、請求項１に記載のパッケージ化マイクロチップ。
6. 前記インターポーザが前記ダイと前記基部とを電気的に接続しないように構成される、請求項１に記載のパッケージ化マイクロチップ。
7. 前記ダイがＭＥＭＳ微小構造体を備え、前記パッケージ化マイクロチップが、前記基部と結合された蓋をさらに含む、請求項１に記載のパッケージ化マイクロチップ。
8. 前記頂部面積が前記ダイ面積の半分未満である、請求項１に記載のパッケージ化マイクロチップ。
9. 前記ダイがダイ熱膨張係数を有し、前記インターポーザがインターポーザ熱膨張係数を有し、前記ダイ熱膨張係数が前記インターポーザ熱膨張係数と実質的に等しい、請求項１に記載のパッケージ化マイクロチップ。
10. 前記ダイがダイ熱膨張係数を有し、前記インターポーザがインターポーザ熱膨張係数を有し、前記基部が基部熱膨張係数を有し、前記インターポーザ熱膨張係数が、前記基部熱膨張係数と前記ダイ熱膨張係数との間である、請求項１に記載のパッケージ化マイクロチップ。
11. パッケージ化マイクロチップであって、
    基部と、
    取り付け表面を有するダイと、
    前記基部と前記ダイとの間の応力を低減するための手段と、を備え、前記低減手段が少なくとも１つの陥凹を備える第１の側面を有し、前記第１の側面が頂部面積を備える頂部部分を有し、前記少なくとも１つの陥凹が前記第１の側面から前記低減手段の途中までわずかに延在し、
    前記ダイの前記取り付け表面が前記低減手段と結合され、前記取り付け表面がダイ面積を有し、
    前記頂部面積が前記ダイ面積未満である、パッケージ化マイクロチップ。
12. 前記ダイの前記取り付け表面が前記低減手段の前記第１の側面と結合される、請求項１１に記載のパッケージ化マイクロチップ。
13. 前記低減手段の前記第１の側面が前記基部と結合される、請求項１１に記載のパッケージ化マイクロチップ。
14. 前記少なくとも１つの陥凹内に前記低減手段を前記基部または前記ダイに接続するための接着剤をさらに備え、前記低減手段の前記頂部部分の少なくとも一部が、前記基部または前記ダイ取り付け表面と直接接触する、請求項１１に記載のパッケージ化マイクロチップ。
15. 前記低減手段の前記頂部部分上に接着剤フィルムをさらに備え、前記接着剤フィルムが前記低減手段を前記基部または前記ダイに接続する、請求項１１に記載のパッケージ化マイクロチップ。
16. 前記低減手段が電気的に不活性なインターポーザを備える、請求項１１に記載のパッケージ化マイクロチップ。
17. パッケージ化マイクロチップを形成する方法であって、
    基部とダイとの間に電気的に不活性なインターポーザを結合することを含み、前記インターポーザが少なくとも１つの陥凹を備える第１の側面を有し、前記第１の側面が頂部面積を備える頂部部分を有し、前記少なくとも１つの陥凹が前記第１の側面から前記インターポーザの途中までわずかに延在し、
    前記ダイが、前記インターポーザと結合される取り付け表面を有し、前記取り付け表面がダイ面積を有し、
    前記頂部面積が前記ダイ面積未満である、方法。
18. 蓋を前記基部に固定して、前記ダイ及び前記インターポーザを収容するチャンバを形成する、請求項１７に記載の方法。
19. 結合が、接着剤を使用して前記ダイの前記取り付け表面を前記インターポーザの前記第１の側面と結合することを含む、請求項１７に記載の方法。
20. 結合が、接着剤を使用して、前記インターポーザの前記第１の側面を前記基部と結合することを含む、請求項１７に記載の方法。

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