JP2019021761A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造技術に関し、例えば、パワー半導体装置およびその製造方法に適用して有効な技術に関する。 The present invention relates to a semiconductor device and a manufacturing technique thereof, for example, a technique effective when applied to a power semiconductor device and a manufacturing method thereof.
本技術分野の背景技術として、特開2004−39744号公報(特許文献1)がある。この公報には、テーパエッチングによりパターン側壁に傾斜が形成されたマスク材を介して、SiC基板の法線を軸としてSiC基板を回転させながら、SiC基板の法線方向に対して傾斜させて不純物をイオン注入し、低濃度ベース領域および高濃度ベース領域を形成する技術が記載されている。 As background art of this technical field, there is JP-A-2004-39744 (Patent Document 1). In this publication, impurities are tilted with respect to the normal direction of the SiC substrate while rotating the SiC substrate about the normal line of the SiC substrate through a mask material having an inclination formed on the side wall of the pattern by taper etching. A technique for forming a low concentration base region and a high concentration base region is described.
ところで、前記特許文献1には、縦型MOSFETのソース領域とチャネル領域とを同一のマスクで自己整合的に形成する技術が記載されている。また、特許文献1には、縦型MOSFETのストライプ型のセルが例示されている。ストライプ型のセル(ソース領域)は、その平面視での形状が、一方向の長さが、その一方向に直交する他方向の長さよりも長い帯状に形成されている。
By the way,
しかし、特許文献1では、ストライプ型のセル(ソース領域)の長手方向の両端部に隣接する部分には、ソース領域に対して逆の導電型の不純物が必ずしも充分に注入されない。このため、ストライプ型のセル(ソース領域)の長手方向の両端部に隣接する部分のしきい値電圧が、ストライプ型のセル(ソース領域)の幅方向(短方向)の両端部に隣接する部分のしきい値電圧とほぼ同じか、または、低くなる。その結果、ストライプ型のセルの長手方向の両端部でリーク電流が生じ、半導体装置の信頼性が低下する課題がある。
However, in
本発明の目的は、半導体装置の信頼性を向上させることが可能な技術を提供することにある。 An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.
上記課題を解決するために、本発明は、半導体基板の第1面に、平面視で第1方向の長さが第1方向に交差する第2方向の長さより長く、かつ、断面視で第1面から半導体基板の深さ方向に延びる第1導電型の第1半導体領域を設けた。また、少なくとも第1半導体領域の第2方向の両端部に隣接する部分上に絶縁膜を介してゲート電極を設けた。そして、平面視で第1半導体領域の第1方向の両端部に隣接する部分のしいき値電圧を、第1半導体領域の第2方向の両端部に隣接する部分のしきい値電圧より高くした。 In order to solve the above problems, the present invention provides a first surface of a semiconductor substrate having a length in a first direction longer than a length in a second direction intersecting the first direction in a plan view and in a cross-sectional view. A first semiconductor region of a first conductivity type extending from one surface in the depth direction of the semiconductor substrate was provided. In addition, a gate electrode is provided via an insulating film on at least a portion adjacent to both ends in the second direction of the first semiconductor region. Then, the threshold voltage of the portion adjacent to both ends of the first semiconductor region in the first direction in plan view is set higher than the threshold voltage of the portion adjacent to both ends of the first semiconductor region in the second direction. .
本発明によれば、半導体装置の信頼性を向上させることができる。 According to the present invention, the reliability of a semiconductor device can be improved.
上記した以外の課題、構成及び効果は、以下の実施の形態の説明により明らかにされる。 Problems, configurations, and effects other than those described above will be clarified by the following description of embodiments.
以下、実施の形態について図面を用いて説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。 Hereinafter, embodiments will be described with reference to the drawings. However, the present invention is not construed as being limited to the description of the embodiments below. Those skilled in the art will readily understand that the specific configuration can be changed without departing from the spirit or the spirit of the present invention.
以下に説明する発明の構成において、異なる図面間であっても、同一部分又は同様な機能を有する部分には同一の符号を共通して用い、重複する説明は省略することがある。また、本明細書等における「第1」、「第2」、「第3」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。 In the structure of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof may not be repeated. In addition, the notations such as “first”, “second”, and “third” in this specification and the like are given to identify the components, and do not necessarily limit the number or order. .
また、図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。 In addition, the position, size, shape, range, and the like of each component illustrated in the drawings and the like may not represent the actual position, size, shape, range, or the like in order to facilitate understanding of the invention. For this reason, the present invention is not necessarily limited to the position, size, shape, range, and the like disclosed in the drawings and the like.
本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。 Any component expressed in the singular herein shall include the plural unless the context clearly dictates otherwise.
<発明者の検討>
近年,エネルギーの有効利用を促進するパワーエレクトロニクスが注目されている。パワーエレクトロニクス機器は,電力の変換や制御を担っており、そのキーとなるパワー半導体装置の性能向上が求められている。
<Inventor's study>
In recent years, attention has been focused on power electronics that promote effective use of energy. Power electronics equipment is responsible for power conversion and control, and there is a need to improve the performance of power semiconductor devices that are the key.
パワー半導体装置の基板としては、古くからシリコン(Si)基板が用いられてきたが、Si系パワー半導体装置の低損失化や性能向上が図られてきた結果、そのデバイス性能がSiの材料物性で決まる理論限界に近づきつつあり、今後の更なる性能向上が困難な状況になりつつある。 As a substrate for power semiconductor devices, silicon (Si) substrates have been used for a long time, but as a result of efforts to reduce loss and improve performance of Si-based power semiconductor devices, the device performance is based on Si material properties. It is approaching the theoretical limit to be determined, and it is becoming difficult to further improve performance in the future.
このような状況の中で、炭化シリコン(SiC)や窒化ガリウム(GaN)等のようなワイドギャップ半導体を用いた低損失パワー半導体装置が盛んに研究されている。SiCやGaNは、Siと比較して絶縁破壊電界強度が約1桁大きく、ドリフト層を薄くできる。このため、ワイドギャップ半導体を用いたパワー半導体装置は、Si系パワー半導体装置と比較して、オン抵抗の低抵抗化、すなわち、低損失化が可能である。 Under such circumstances, low loss power semiconductor devices using wide gap semiconductors such as silicon carbide (SiC) and gallium nitride (GaN) have been actively studied. SiC and GaN have a breakdown electric field strength that is about an order of magnitude higher than that of Si, and the drift layer can be made thinner. For this reason, the power semiconductor device using the wide gap semiconductor can reduce the on-resistance, that is, reduce the loss, as compared with the Si-based power semiconductor device.
ところで、SiC基板を用いたパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の製造においては、n型のソース領域およびp型のボディ領域等を選択的なイオン注入によって形成している。この不純物イオン注入に際しては、通常、n型のソース領域およびp型のボディ領域のそれぞれに対してリソグラフィを行ない、別々のマスクを用いて不純物を注入している。この場合、2回のリソグラフィ工程の各々のマスクの重ね合せが難しく、ステッパを用いた場合、典型的には0.1〜0.3μm程度の合せずれが生じる。また、露光量や温度の小さな変化によって、現像後に形成されるレジストマスクの寸法がシフトすることもある。チャネル長は通例1μm未満であるので、重ね合せずれや寸法シフトによって生じるデバイス性能の変化やばらつきが無視できない。 By the way, in the manufacture of a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using a SiC substrate, an n-type source region, a p-type body region, and the like are formed by selective ion implantation. In this impurity ion implantation, lithography is usually performed on each of the n-type source region and the p-type body region, and impurities are implanted using separate masks. In this case, it is difficult to superimpose the respective masks in the two lithography steps, and when a stepper is used, a misalignment of about 0.1 to 0.3 μm typically occurs. In addition, the size of the resist mask formed after development may shift due to a small change in exposure amount or temperature. Since the channel length is typically less than 1 μm, device performance changes and variations caused by misalignment and dimensional shift cannot be ignored.
また、低いオン抵抗を得るためにはチャネル長を短くするほうが好ましいが、短くなりすぎるとパンチスルーが発生してしまい、所定の耐圧を保持できない。したがって、合せずれによってチャネル長が短くなったとしても、パンチスルーが発生しないように充分なマージンを持ってチャネル長の中心値を設計しておくことが必要であるが、それはオン抵抗やスイッチング損失の増大に繋がる。 In order to obtain a low on-resistance, it is preferable to shorten the channel length. However, if the channel length is too short, punch-through occurs, and a predetermined breakdown voltage cannot be maintained. Therefore, even if the channel length is shortened due to misalignment, it is necessary to design the center value of the channel length with a sufficient margin so that punch-through does not occur. Leading to an increase in
そこで、上述の重ね合せずれの問題に対して、1回のリソグラフィ工程でソース領域とボディ領域とを形成する、いわゆる自己整合プロセスが提案されている。自己整合プロセスによれば、上記2回の露光により生じる合せずれや寸法シフトの影響を受けずにチャネル長を規定でき、短チャネル、低オン抵抗のパワーMOSFETを、ばらつき無く製造することができる。 Therefore, a so-called self-alignment process has been proposed in which the source region and the body region are formed in a single lithography process in order to solve the above-described problem of misalignment. According to the self-alignment process, the channel length can be defined without being affected by misalignment and dimension shift caused by the above-described two exposures, and a short-channel, low on-resistance power MOSFET can be manufactured without variations.
自己整合プロセスの一例として、特許文献1には、縦型MOSFETの製造方法において、ソース領域とチャネル領域とを同一のマスクを用いてイオン注入する方法が開示されている。この特許文献1の方法によれば、マスクを形成した基板に対して、基板表面の法線方向からソース領域のN型不純物の注入を行ない、さらに、基板法線方向に対して傾斜した角度でP型不純物の注入を行なうことでマスクの下にチャネルを形成している。また、特許文献1には、ストライプ状のセルを横切るように斜め方向から2回のイオン注入を行なう方法が開示されている。
As an example of the self-alignment process,
しかし、本発明者が特許文献1について検討したところ、製造したMOSFETに問題があることが明らかになった。すなわち、特許文献1の方法では、ストライプ状の単位セルを構成するN型のソース領域の長手方向の両端部に隣接する部分には、P型不純物が必ずしも十分に注入されない。そのため、そのソース領域の幅方向(短方向)の両端部(長辺)に隣接する部分のしきい値電圧よりも、そのソース領域の長手方向の両端部(短辺)に隣接する部分のしきい値電圧の方が低くなる。通常は、N型のソース領域の幅方向の両端部(長辺)に隣接する部分に形成されるチャネルを流れる電流が導通の主成分となる。一方、N型のソース領域の長手方向の両端部(短辺)に隣接する部分に形成されるチャネルを流れる電流はリーク電流とされる。そして、このリーク電流が多い素子は不良品とされる。
However, when the present inventor examined
また、特許文献1には、基板を90度回転させた方向からさらに2回のイオン注入を追加する方法や、基板を回転させながらイオン注入する方法が開示されている。ここで、図1は本発明者が検討したパワー半導体装置の単位セルの平面図、図2は図1のX10−X10線の断面図である。図1には平面視で帯状に形成された2個の単位セル100が例示されている。特許文献1に記載の上記イオン注入を行った場合、単位セル100のN型のソース領域101の外周を取り囲むようにP型のボディ領域102が形成される。このため、N型のソース領域101の長手方向の両端部(短辺)に隣接する部分のしきい値電圧と、N型のソース領域101の幅方向の両端部(長辺)に隣接する部分のしきい値電圧とをほぼ同じにすることができる。
しかし、特許文献1では、単位セル100(N型のソース領域101)の長手方向の両端部からリーク電流ILが流れる課題について示唆も開示もされていない。その上、特許文献1では、パワー半導体装置の高速スイッチングを達成する観点等からN型のソース領域の幅方向の両端部(短辺)に隣接する部分のしきい値電圧を低く設定しているので、N型のソース領域の長手方向の両端部(短辺)に隣接する部分のしきい値電圧も低くなる。したがって、たとえ上記のようなイオン注入を行っても、図1に示すように、パワーMOSFETの動作時に単位セル100の幅方向の両端部(長辺)に隣接する部分に形成されるチャネルを通じて正規の電流が流れる際に、単位セル100の長手方向の両端部(短辺)から意図しないリーク電流ILが流れてしまう。その結果、パワー半導体装置の信頼性が低下するという課題がある。しかも特許文献1の場合、2回の追加注入を行なうので、チャネルのイオン注入に2倍の時間がかかり、生産性が低下する。また、基板を回転させながら注入する方法も同様に製造時間を要する上、イオン注入装置の構成が複雑となるという問題もある。つまり、これらの方法は、略正方形状の単位セルをアレイ状に配置する場合には有効であるが、ストライプ型の単位セルに対しては問題がある。
However,
(実施の形態1)
<半導体装置の構成例>
本実施の形態1の半導体装置の構成例について図3〜図8を参照して説明する。なお、本願明細書において平面視とは、半導体基板の主面に垂直な方向から視た場合を意味する。また、図中の矢印X,Yは、平面視において互いに交差(好ましくは直交)する2つの方向を示している。
(Embodiment 1)
<Configuration example of semiconductor device>
A configuration example of the semiconductor device according to the first embodiment will be described with reference to FIGS. In the specification of the present application, the plan view means a case of viewing from a direction perpendicular to the main surface of the semiconductor substrate. In addition, arrows X and Y in the drawing indicate two directions that intersect (preferably orthogonal) with each other in a plan view.
本実施の形態1の半導体装置は、例えば、nチャネル型の縦型2重拡散MOSFET(Double diffused MOSFET:以下、DMOSFETと略す)を有するスイッチングデバイス(パワー半導体装置)である。図3は本実施の形態1の半導体装置を構成する半導体チップの一例の平面図である。なお、図1の領域A1,A2は、実際に形成されているものではないが、説明上、図示している。 The semiconductor device according to the first embodiment is, for example, a switching device (power semiconductor device) having an n-channel vertical double diffused MOSFET (hereinafter referred to as DMOSFET). FIG. 3 is a plan view of an example of a semiconductor chip constituting the semiconductor device of the first embodiment. Note that the areas A1 and A2 in FIG. 1 are not actually formed, but are illustrated for explanation.
半導体チップ(以下、単にチップという)1Cは、例えば、平面視で略四角形状に形成されている。このチップ1Cの主面内において、外周縁部には終端領域(いわゆるガードリング領域)GAが設けられている。終端領域GAは、例えば、p型(第2導電型)の半導体領域で形成されており、電界緩和機能等を有している。この終端領域GAには、例えば、アルミニウム(Al)またはホウ素(B)等のようなp型不純物が導入されている。
A semiconductor chip (hereinafter simply referred to as a chip) 1C is formed, for example, in a substantially rectangular shape in plan view. In the main surface of the
チップ1Cの主面内において、終端領域GAより内側には、DMOSFET(スイッチングトランジスタ)のソース電極2Sおよびゲート電極2Gが互いに絶縁された状態で設けられている。ソース電極2Sおよびゲート電極2Gは、例えば、チタン(Ti)膜と、窒化チタン(TiN)膜と、アルミニウム膜(Al)とを下層から順に積層することで形成されている。このソース電極2Sおよびゲート電極2Gは、チップ1Cの主面上の表面保護膜(図示せず)によって覆われているが、表面保護膜の一部に形成された開口部を通じてソース電極2Sおよびゲート電極2Gの一部が露出されている。その表面保護膜に形成された開口部から露出するソース電極2Sおよびゲート電極2Gの一部がソースパッドおよびゲートパッドになっている。なお、ソース電極2Sおよびゲート電極2Gの下層には、後述の多結晶シリコンからなるゲート電極が形成されている。
In the main surface of the
図4は図3の破線で囲んだ領域A1の一例の拡大平面図である。なお、図4では、ソース電極2S、ゲート電極2Gおよびその下層のゲート電極を取り除いた状態を示している。
4 is an enlarged plan view of an example of a region A1 surrounded by a broken line in FIG. FIG. 4 shows a state in which the
チップ1Cの主面内において終端領域GAより内側には、アクティブ領域ACAが配置されている。このアクティブ領域ACAには、例えば、DMOSFETを構成するストライプ型の単位セルUCが配置されている。すなわち、アクティブ領域ACAには、平面視でX方向(第1方向)の寸法がY方向(第2方向)の寸法より長い帯状の複数の単位セルUCが、Y方向に沿って所定の間隔毎に配置されている。
An active area ACA is disposed inside the termination area GA in the main surface of the
この複数の単位セルUCは、電気的に並列に接続されている。この単位セルUCを並列に接続した数(すなわち、アクティブ領域ACA内に敷き詰められた単位セルUCの数)を多くし、アクティブ領域ACAに配置されるチャネルの幅を長くすることで、チップ1Cの全体のDMOSFETの抵抗を下げることができる。
The plurality of unit cells UC are electrically connected in parallel. By increasing the number of unit cells UC connected in parallel (that is, the number of unit cells UC spread in the active area ACA) and increasing the width of the channels arranged in the active area ACA, the
また、アクティブ領域ACA内において、各単位セルUCの長手方向(X方向)の両端部と終端領域GAの内周との間にフィールド領域FAが配置されている。すなわち、各単位セルUCの長手方向の両端部は終端領域GAの内周から離れている。 In the active area ACA, a field area FA is arranged between both end portions in the longitudinal direction (X direction) of each unit cell UC and the inner periphery of the termination area GA. That is, both end portions in the longitudinal direction of each unit cell UC are separated from the inner periphery of the termination region GA.
図5は図3の破線で囲んだ領域A2の多結晶シリコンからなるゲート電極の一例の拡大平面図、図6は図3の破線で囲んだ領域A2の活性領域の一例の拡大平面図、図7は図6のX1−X1線およびY1−Y1線の断面図である。なお、図5はチップ1Cのソース電極2Sを取り除いた状態を示し、図6は図5の多結晶シリコンからなるゲート電極層を取り除いた状態を示している。また、図7の矢印Zはチップ1Cの主面に交差(好ましくは直交)する方向を示している。
5 is an enlarged plan view of an example of the gate electrode made of polycrystalline silicon in the region A2 surrounded by the broken line in FIG. 3, and FIG. 6 is an enlarged plan view of an example of the active region in the region A2 surrounded by the broken line in FIG. 7 is a cross-sectional view taken along lines X1-X1 and Y1-Y1 in FIG. 5 shows a state in which the
チップ1Cを構成する半導体基板1Sは、例えば、炭化シリコン(SiC)等のようなワイドギャップ半導体で形成されている。この半導体基板1Sは、基板層SBと、その上に形成されたエピタキシャル層EPとを有している。基板層SBは、例えば、n+型のSiCからなり、エピタキシャル層EPは、例えば、n−型のSiCからなる。基板層SBおよびエピタキシャル層EPには、例えば、窒素(N)またはリン(P)等のようなn型不純物が導入されている。半導体基板1Sは、エピタキシャル層EPの主面(第1面)と、その反対側の基板層SBの主面(第2面)とを有している。エピタキシャル層EPの主面がチップ1Cの主面に相当している。なお、基板層SBの主面には、ドレイン電極3Dが形成されている。ドレイン電極3Dは、例えば、Ti膜と、TiN膜と、Al膜とを下層から順に積層することで形成されている。
The
このような半導体基板1Sのエピタキシャル層EPの主面側には、上記単位セルUCの構成要素として、p型の埋込ボディ領域7B1と、n型のソース領域8Sと、p+型のボディコンタクト領域9BCと、p型の長辺側ボディ領域7B2と、p型の短辺側ボディ領域7B3とが設けられている。以下、これらの構成について説明する。
On the main surface side of the epitaxial layer EP of the
p型の埋込ボディ領域(第2半導体領域)7B1は、各単位セルUCのソース領域8Sの底部を覆うように、各ソース領域8Sに平面視で重なった状態で、各ソース領域8Sの長手方向(X方向)に沿って帯状に形成されている。すなわち、図7右に示すように、埋込ボディ領域7B1の長手方向(X方向)の両端は、終端領域GAに達している。また、図7左に示すように、埋込ボディ領域7B1の幅方向(Y方向)の寸法は、ソース領域8Sの幅方向(Y方向)の寸法よりも広い。この埋込ボディ領域7B1は、エピタキシャル層EPの主面から離れた位置(ソース領域8Sの底部下)に形成されている。すなわち、埋込ボディ領域7B1は、ソース領域8Sの底部から基板層SBに向かって延び、基板層SBに達することなく、エピタキシャル層EPの深さ方向(Z方向)の途中の位置で終端している。この埋込ボディ領域7B1には、例えば、Alまたはホウ素(B)等のようなp型不純物が導入されている。
The p-type buried body region (second semiconductor region) 7B1 extends in the longitudinal direction of each
このp型の埋込ボディ領域7B1上には、n型(第1導電型)のソース領域(第1半導体領域)8Sが形成されている。このソース領域8Sは、図6に示すように、平面視で各単位セルUCの長手方向(X方向)に沿って帯状に形成されている。ソース領域8Sは、平面視で各埋込ボディ領域7B1に内包されるように埋込ボディ領域7B1に重なった状態で配置されている。ただし、ソース領域8Sの長手方向の両端部は、終端領域GAまで達しておらず、終端領域GAから離れた位置で終端している。また、ソース領域8Sは、図7に示すように、エピタキシャル層EPの主面から基板層SBに向かって延び、埋込ボディ領域7B1に達した位置で終端している。このソース領域8Sには、例えば、窒素(N)またはリン(P)等のようなn型不純物が導入されている。このソース領域8Sには、ソースコンタクトSCを通じてソース電極2Sが電気的に接続されている。
An n-type (first conductivity type) source region (first semiconductor region) 8S is formed on the p-type buried body region 7B1. As shown in FIG. 6, the
また、ソース領域8Sには、複数のp+型のボディコンタクト領域9BCが配置されている。このボディコンタクト領域9BCは、DMOSFETのソース電極2Sと埋込ボディ領域7B1とを電気的に接続するための導通領域である。すなわち、図7に示すように、ボディコンタクト領域9BCは、エピタキシャル層EPの主面から深さ方向に延び、埋込ボディ領域7B1に達して終端している。これにより、ソース電極2Sは、ボディコンタクト領域9BCを通じて埋込ボディ領域7B1と電気的に接続されている。このボディコンタクト領域9BCには、例えば、Alまたはホウ素等のようなp型不純物が導入されている。
In the
ここでは、ボディコンタクト領域9BCが、例えば、平面視で略四角形状に形成されており、ソース領域8Sの幅方向(Y方向)の中央位置に、ソース領域8Sの長手方向(X方向)に沿って所定の間隔毎に配置されている。このようにボディコンタクト領域9BCを小面積にすることでアクティブ領域ACA内に配置可能な単位セルUCの数を増やすことができるので、DMOSFETのオン抵抗を低減できる。ただし、ボディコンタクト領域9BCの数、大きさ、あるいは間隔は種々変更可能である。また、ボディコンタクト領域9BCの平面視の形状も種々変更可能であり、例えば、ソース領域8Sの長手方向に沿って連続的に延びる帯状にしても良い。この場合、ソース電極2Sと埋込ボディ領域7B1との間の抵抗を低減できるので、ボディ領域の電気的安定性を向上させることができる。
Here, the body contact region 9BC is formed in, for example, a substantially rectangular shape in plan view, and is along the longitudinal direction (X direction) of the
また、図6に示すように、各単位セルUCのソース領域8Sの幅方向(Y方向)の両端部(両長辺)に隣接する部分(第2部分)には、平面視で帯状のp型の長辺側ボディ領域(第3半導体領域)7B2が形成されている。この長辺側ボディ領域7B2は、ソース領域8Sの両長辺側の側部を覆うように、エピタキシャル層EPの主面から基板層SBに向かって延び、埋込ボディ領域7B1に達して終端している。この長辺側ボディ領域7B2の表層側には、DMOSFETの動作時にDMOSFETの正規のチャネルが形成される。すなわち、DMOSFETの動作時に、p型の長辺側ボディ領域7B2の表層はn型に反転して電子を通すようになる。この長辺側ボディ領域7B2には、例えば、Alまたはホウ素等のようなp型不純物が導入されている。
Further, as shown in FIG. 6, a portion (second portion) adjacent to both ends (both long sides) in the width direction (Y direction) of the
また、各単位セルUCのソース領域8Sの長手方向の両端部(両短辺)に隣接する部分(第1部分)には、平面視で帯状のp型の短辺側ボディ領域(第4半導体領域)7B3が形成されている。この短辺側ボディ領域7B3は、ソース領域8Sの両短辺側の側部を覆うように、エピタキシャル層EPの主面から基板層SBに向かって延び、埋込ボディ領域7B1に達して終端している。このため、ソース領域8Sの全周がp型のボディ領域(p型の埋込ボディ領域7B1、p型の長辺側ボディ領域7B2およびp型の短辺側ボディ領域7B3)で取り囲まれている。
Further, in a portion (first portion) adjacent to both ends (both short sides) in the longitudinal direction of the
この短辺側ボディ領域7B3は、DMOSFETの動作時に、ソース領域8Sの長手方法の両端部からリーク電流が流れるのを抑制または防止する機能を有している。この短辺側ボディ領域7B3には、例えば、Alまたはホウ素等のようなp型不純物が導入されている。ここでは、短辺側ボディ領域7B3に含まれるp型不純物の濃度は、長辺側ボディ領域7B2に含まれるp型不純物の濃度よりも高くなっている。このため、DMOSFETの動作時に、p型の短辺側ボディ領域7B3の表層部がn型に反転してチャネルが形成されるときのしきい値電圧は、p型の長辺側ボディ領域7B2の表層部がN型に反転してチャネルが形成されるときのしきい値電圧よりも高くなっている。その結果、通常のDMOSFETの動作に、p型の短辺側ボディ領域7B3を通じて流れる電流(リーク電流)を、p型の長辺側ボディ領域7B2を通じて流れる電流より極めて小さくすることができる。したがって、ソース領域8Sの長手方向の両端部から流れるリーク電流を低減できるので、DMOSFETを有するパワー半導体装置の信頼性を向上させることができる。
The short-side body region 7B3 has a function of suppressing or preventing leakage current from flowing from both ends of the longitudinal method of the
ここでは、図6に示すように、短辺側ボディ領域7B3が、単位セルUC毎に分離されている。ただし、短辺側ボディ領域7B3は、上記したリーク電流を抑制または防止すべく各単位セルUCのソース領域8Sの長手方向の両端部を覆うように形成されていれば良い。図8は短辺側ボディ領域の変形例を示す半導体基板の要部平面図である。図8では、短辺側ボディ領域7B3が、複数の単位セルUC間を接続するように、Y方向に沿って連続的に延在した状態で形成されている。これにより、短辺側ボディ領域7B3を形成するときのマスクの開口部の寸法を大きくとれるので、短辺側ボディ領域7B3をより容易に形成することができる。
Here, as shown in FIG. 6, the short-side body region 7B3 is separated for each unit cell UC. However, the short-side body region 7B3 may be formed so as to cover both ends in the longitudinal direction of the
このような半導体基板1Sのエピタキシャル層EPの主面上には、図7に示すように、ゲート絶縁膜(第2絶縁膜)10aが形成されている。ゲート絶縁膜10aは、例えば、酸化シリコン膜(SiO2)からなる。ゲート絶縁膜10a上には、ゲート電極11Gが形成されている。ゲート電極11Gは、例えば、低抵抗なn型の多結晶シリコン膜からなる。このゲート電極11Gは、図5に示すように、平面視で、アクティブ領域ACAを覆うように形成されているが、終端領域GAには重なっていない。
A gate insulating film (second insulating film) 10a is formed on the main surface of the epitaxial layer EP of the
このゲート電極11Gの一部には、各単位セルUCの一部が露出される開口部12が形成されている。開口部12は、平面視でソース領域8Sに重なるように帯状に形成されている。この開口部12からは単位セルUCのソース領域8Sの一部およびボディコンタクト領域9BCが露出されている。この開口部12の幅方向および長手方向の両端部は、ソース領域8S内に位置している。したがって、ゲート電極11Gは、ソース領域8Sの外周より内側の一部分、長辺側ボディ領域7B2の全域および短辺側ボディ領域の7B3の全域に平面視で重なっている。
An
さらに、エピタキシャル層EPの主面上には、ゲート電極11Gを覆うように層間絶縁膜13が堆積されている。層間絶縁膜13は、例えば、酸化シリコン膜(SiO2)からなる。この層間絶縁膜13上に上記したソース電極2Sおよびゲート電極2Gが形成されている。ソース電極2Sとその下層のゲート電極11Gとは、それらの間に設けられた層間絶縁膜13によって電気的に絶縁されている。一方、ゲート電極2Gとその下層のゲート電極11Gとは、層間絶縁膜13に形成された開口部(ゲートコンタクト;図示せず)を通じて電気的に接続されている。
Further, an
層間絶縁膜13およびゲート絶縁膜10aにおいて、平面視でゲート電極11Gの開口部12と重なる位置には、開口部12よりも小面積のソースコンタクトSCが開口されている。このソースコンタクトSCからは、ソース領域8Sの一部およびボディコンタクト領域9BCが露出されている。すなわち、ソース電極2Sは、ソースコンタクトSCを通じて、単位セルUCのソース領域8Sおよびボディコンタクト領域9BCと電気的に接続されている。したがって、ソース領域8Sおよびボディコンタクト領域9BCは、ソース電極2Sを通じて電気的に短絡している。
In the
<DMOSFETの動作説明>
次に、本実施の形態1の半導体装置を構成するDMOSFETの動作について図9を参照して説明する。図9は図6のY1−Y1線の断面図である。
<Description of DMOSFET operation>
Next, the operation of the DMOSFET constituting the semiconductor device of the first embodiment will be described with reference to FIG. 9 is a cross-sectional view taken along line Y1-Y1 of FIG.
スイッチングデバイス(半導体装置)のゲート電極11Gに正電圧を印加すると、p型の長辺側ボディ領域7B2の表層においてゲート絶縁膜10aが接する部分にチャネルが形成される。これにより、n型のソース領域8Sからp型の長辺側ボディ領域7B2の表層のチャネルを通じてドレイン電極3Dに電子が流れる。すなわち、ドレイン電極3Dからp型の長辺側ボディ領域7B2の表層のチャネルを通じてソース電極2Sに電流Isdが流れる。このようにゲート電極11Gに電圧を印加することでスイッチング動作を行なう。
When a positive voltage is applied to the
<半導体装置の製造方法例>
次に、本実施の形態1の半導体装置の製造方法の一例について図10〜図20を参照して説明する。以下の説明に当たっては、図6のX1−X1線の断面、または、Y1−Y1線の断面に対応する部分を図示する。また、必要に応じて平面図も示す。
<Example of semiconductor device manufacturing method>
Next, an example of a method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. In the following description, a section corresponding to a cross section taken along line X1-X1 in FIG. 6 or a cross section taken along line Y1-Y1 is illustrated. A plan view is also shown if necessary.
<埋込ボディ領域の形成>
図10は本実施の形態1の半導体装置を構成する埋込ボディ領域の形成工程時の図6のY1−Y1線およびX1−X1線に相当する箇所の断面図である。
<Formation of embedded body region>
FIG. 10 is a cross-sectional view of a portion corresponding to the Y1-Y1 line and the X1-X1 line of FIG. 6 at the time of forming the buried body region constituting the semiconductor device of the first embodiment.
まず、例えば、n+型の4H−SiCからなる基板層SBの主面上に、n−型のSiCからなるエピタキシャル層EPを形成する。基板層SBに導入されたn型不純物は、例えば窒素(N)であり、その不純物濃度は、例えば、1×1018〜1×1021cm−3の範囲である。 First, for example, an epitaxial layer EP made of n − -type SiC is formed on the main surface of the substrate layer SB made of n + -type 4H—SiC. The n-type impurity introduced into the substrate layer SB is, for example, nitrogen (N), and the impurity concentration is, for example, in the range of 1 × 10 18 to 1 × 10 21 cm −3 .
エピタキシャル層EPは、基板層SBの主面上に、例えば、エピタキシャル法によって形成することができる。エピタキシャル層EPは、素子の仕様によって決まる所定の厚さとドーパント濃度とを有している。エピタキシャル層EPの厚さは、例えば、3〜30μmの範囲である。また、エピタキシャル層EPに添加されているn型ドーパントは、例えば窒素であり、そのドーパント濃度は例えば1×1014〜1×1017cm−3の範囲である。 The epitaxial layer EP can be formed on the main surface of the substrate layer SB by, for example, an epitaxial method. The epitaxial layer EP has a predetermined thickness and a dopant concentration determined by the device specifications. The thickness of the epitaxial layer EP is, for example, in the range of 3 to 30 μm. The n-type dopant added to the epitaxial layer EP is, for example, nitrogen, and the dopant concentration is, for example, in the range of 1 × 10 14 to 1 × 10 17 cm −3 .
次いで、n−型のエピタキシャル層EPの主面上にマスク材を堆積し、これをパターニングすることでマスクMAを形成する。マスクMAの平面視での形状は、埋込ボディ領域を露出させ、それ以外を覆う形状に形成されている。マスクMAの材料としてフォトレジストを使用する場合は、フォトレジストを塗布した後、これを公知のリソグラフィ法によってパターニングすることでマスクMAを形成する。また、マスクMAの材料として酸化シリコン(SiO2)を使用する場合は、酸化シリコン膜を堆積した後、その上にフォトレジストを塗布し、公知のリソグラフィ法によってレジストパターンを形成する。続いて、そのレジストパターンをエッチングマスクとして、例えば、反応性イオンエッチング法により酸化シリコン膜をエッチングした後、フォトレジストを除去することでマスクMAを形成する。マスクMAの厚さは、イオンの注入を遮蔽するために充分な厚さであり、例えば1.0〜5.0μmとすることができる。 Next, a mask material is deposited on the main surface of the n − type epitaxial layer EP, and is patterned to form a mask MA. The shape of the mask MA in plan view is formed such that the embedded body region is exposed and the other portions are covered. When a photoresist is used as the material of the mask MA, the mask MA is formed by applying a photoresist and then patterning the photoresist by a known lithography method. Further, when silicon oxide (SiO 2 ) is used as a material for the mask MA, after depositing a silicon oxide film, a photoresist is applied thereon, and a resist pattern is formed by a known lithography method. Subsequently, using the resist pattern as an etching mask, the silicon oxide film is etched by, for example, reactive ion etching, and then the photoresist is removed to form a mask MA. The thickness of the mask MA is sufficient to shield ion implantation, and can be, for example, 1.0 to 5.0 μm.
続いて、マスクMAをイオン注入マスクとして、エピタキシャル層EPの主面側からエピタキシャル層EPにp型不純物(第2不純物)を注入し、エピタキシャル層EPの素子形成領域においてエピタキシャル層EPの主面から離れた位置にp型の埋込ボディ領域7B1を形成する。イオン注入するp型不純物としては、例えば、アルミニウム(Al)またはホウ素(B)を用いることができる。この埋込ボディ領域7B1の底面側の深さ(エピタキシャル層EPの主面からの深さ)は、例えば0.5〜2.0μm程度とすることができる。また、埋込ボディ領域7B1の主面側の深さ(エピタキシャル層EPの主面からの深さ)は、例えば0.2〜0.5μm程度とすることができる。また、埋込ボディ領域7B1上のエピタキシャル層EPの最表面(表面から0.05μm以内の深さ)領域のp型不純物の濃度は、例えば、1×1017cm−3以下となるようにする。また、埋込ボディ領域7B1のドーパント濃度は、例えば、1×1016〜1×1019cm−3の範囲である。このような埋込ボディ領域7B1を形成するためのイオン注入工程後、マスクMAを除去する。 Subsequently, using the mask MA as an ion implantation mask, a p-type impurity (second impurity) is implanted into the epitaxial layer EP from the main surface side of the epitaxial layer EP, and from the main surface of the epitaxial layer EP in the element formation region of the epitaxial layer EP. A p-type buried body region 7B1 is formed at a remote position. As the p-type impurity to be ion-implanted, for example, aluminum (Al) or boron (B) can be used. The depth of the buried body region 7B1 on the bottom side (depth from the main surface of the epitaxial layer EP) can be set to, for example, about 0.5 to 2.0 μm. Further, the depth of the buried body region 7B1 on the main surface side (depth from the main surface of the epitaxial layer EP) can be set to, for example, about 0.2 to 0.5 μm. In addition, the concentration of the p-type impurity in the outermost surface (depth within 0.05 μm from the surface) region of the epitaxial layer EP on the buried body region 7B1 is, for example, 1 × 10 17 cm −3 or less. . Moreover, the dopant concentration of the buried body region 7B1 is, for example, in the range of 1 × 10 16 to 1 × 10 19 cm −3 . After the ion implantation process for forming such buried body region 7B1, mask MA is removed.
<ソース領域の形成>
図11は本実施の形態1の半導体装置を構成するソース領域の形成工程時の図6のY1−Y1線およびX1−X1線に相当する箇所の断面図である。
<Formation of source region>
11 is a cross-sectional view of a portion corresponding to the Y1-Y1 line and the X1-X1 line of FIG. 6 at the time of forming a source region constituting the semiconductor device of the first embodiment.
ここでは、エピタキシャル層EPの主面上に、別のマスクMBを形成する。マスクMBの平面視での形状は、ソース領域を露出させ、それ以外を覆う形状に形成されている。マスクMBの材料や形成方法は、マスクMAと同じである。続いて、マスクMBをイオン注入マスクとして、エピタキシャル層EPの主面側からエピタキシャル層EPにn型不純物(第1不純物)をイオン注入することでn型のソース領域8Sを形成する。このn型不純物としては、例えば、窒素(N)やリン(P)を用いることができる。また、このソース領域8Sの不純物濃度は、例えば、1×1017〜1×1021cm−3の範囲とすることができる。また、ソース領域8Sの深さ(エピタキシャル層EPの主面からの深さ)は、埋込ボディ領域7B1より浅く、例えば、0.01〜0.2μm程度とすることができる。
Here, another mask MB is formed on the main surface of the epitaxial layer EP. The shape of the mask MB in plan view is formed such that the source region is exposed and the others are covered. The material and forming method of the mask MB are the same as those of the mask MA. Subsequently, using the mask MB as an ion implantation mask, an n-
<長辺側ボディ領域の形成>
図12左右は本実施の形態1の半導体装置を構成する長辺側ボディ領域の形成工程時の図6のY1−Y1線に相当する箇所の断面図である。
<Formation of long side body region>
12 are cross-sectional views of a portion corresponding to the Y1-Y1 line of FIG. 6 during the formation process of the long-side body region constituting the semiconductor device of the first embodiment.
ここでは、図12左に示すように、図11と同じマスクMBを用いて、エピタキシャル層EPの主面側からエピタキシャル層EPの主面に対して斜めにp型不純物(第3不純物)を注入する。すなわち、不純物のイオン注入角度を、エピタキシャル層EPの主面の法線に対して傾斜角度θだけ傾けた状態で、Y方向に沿う一方向からエピタキシャル層EPにp型不純物をイオン注入する。これにより、マスクMBで遮蔽された部分の一部(マスクMB端部下)にp型不純物を注入して、ソース領域8Sの幅方向の一端部(一方の長辺)に隣接する部分に、長辺側ボディ領域7B2を形成することができる。
Here, as shown on the left side of FIG. 12, using the same mask MB as in FIG. 11, p-type impurities (third impurities) are implanted obliquely from the main surface side of the epitaxial layer EP to the main surface of the epitaxial layer EP. To do. That is, p-type impurities are ion-implanted into the epitaxial layer EP from one direction along the Y direction with the impurity ion implantation angle inclined by the inclination angle θ with respect to the normal line of the main surface of the epitaxial layer EP. As a result, a p-type impurity is implanted into a part of the portion shielded by the mask MB (below the end of the mask MB), and a portion adjacent to one end (one long side) in the width direction of the
この際、イオン注入するp型不純物としては、例えば、アルミニウムまたはホウ素を用いることができる。イオン注入時の傾斜角度θは、例えば、15〜45度とすることができる。また、イオン注入時の加速エネルギーは、例えば、最大で300keV〜1500keVとすることが望ましい。これにより、p型不純物は、マスクMBを透過してエピタキシャル層EPに到達できる。また、長辺側ボディ領域7B2の不純物濃度は、例えば、1×1016〜5×1018cm−3の範囲である。 At this time, as the p-type impurity to be ion-implanted, for example, aluminum or boron can be used. The inclination angle θ at the time of ion implantation can be set to 15 to 45 degrees, for example. Further, it is desirable that the acceleration energy at the time of ion implantation be, for example, 300 keV to 1500 keV at the maximum. As a result, the p-type impurity can reach the epitaxial layer EP through the mask MB. Further, the impurity concentration of the long-side body region 7B2 is, for example, in the range of 1 × 10 16 to 5 × 10 18 cm −3 .
続いて、図12右に示すように、図11と同じマスクMBを用いて、エピタキシャル層EPの主面に対して斜めにp型不純物(第3不純物)を注入する。すなわち、不純物のイオン注入角度を、エピタキシャル層EPの主面の法線に対して傾斜角度θだけ傾けた状態で、図12左とは真逆の方向からエピタキシャル層EPにp型不純物をイオン注入する。これにより、マスクMBで遮蔽された部分の一部(マスクMBの端部下)にp型不純物を注入して、ソース領域8Sの幅方向の他端部(他方の長辺)に隣接する部分に、長辺側ボディ領域7B2を形成することができる。
Subsequently, as shown on the right side of FIG. 12, a p-type impurity (third impurity) is implanted obliquely with respect to the main surface of the epitaxial layer EP using the same mask MB as in FIG. That is, the p-type impurity is ion-implanted into the epitaxial layer EP from the direction opposite to the left in FIG. 12 in a state where the impurity ion implantation angle is inclined by the inclination angle θ with respect to the normal line of the main surface of the epitaxial layer EP. To do. As a result, a p-type impurity is implanted into a part of the portion shielded by the mask MB (below the end of the mask MB), and the portion adjacent to the other end (the other long side) in the width direction of the
この2回の不純物注入工程では、不純物の注入方向が異なるだけで、傾斜角度θや注入イオン種、加速エネルギーおよび注入量等の条件は同じである。ただし、エピタキシャル層EPの主面の結晶方位に応じて注入の深さが異なる場合がある。その場合は、不純物の注入方向毎に傾斜角度θ等のような注入条件を変更することで、ソース領域8Sの幅方向の両端部側の2つの長辺側ボディ領域7B2に形成される各々のチャネルの長さや不純物濃度が同じになるように調整することができる。
In these two impurity implantation steps, only the impurity implantation direction is different, and the conditions such as the inclination angle θ, the implanted ion species, the acceleration energy, and the implantation amount are the same. However, the implantation depth may differ depending on the crystal orientation of the main surface of the epitaxial layer EP. In that case, by changing the implantation conditions such as the inclination angle θ for each impurity implantation direction, each of the long-side body regions 7B2 formed on the two end sides in the width direction of the
図13は長辺側ボディ領域の形成工程後の半導体基板の活性領域の要部平面図、図14左右はそれぞれ図13のY1−Y1線およびX1−X1線の断面図である。 FIG. 13 is a plan view of the main part of the active region of the semiconductor substrate after the long-side body region forming step, and FIGS. 14A and 14B are cross-sectional views taken along lines Y1-Y1 and X1-X1 in FIG.
以上の工程後、マスクMB(図11および図12参照)を除去することにより、エピタキシャル層EPの主面に、ソース領域8Sおよび長辺側ボディ領域7B2を形成する。長辺側ボディ領域7B2は、図13に示すように、各ソース領域8Sの両長辺に隣接した状態で形成されている。また、長辺側ボディ領域7B2は、図14左に示すように、ソース領域8Sの長辺側の側部を覆うように、エピタキシャル層EPの主面から埋込ボディ領域7B1まで延びて終端している。なお、図14右に示すように、ソース領域8Sの長手方向の両端部(短辺)に隣接する部分側には、エピタキシャル層EPの主面から深さ方向に離れた位置にp型の埋込ボディ領域7B1が形成されている。ただし、この段階では、ソース領域8Sの長手方向の両端部(短辺)に隣接する部分において、エピタキシャル層EPの主面から埋込ボディ領域7B1までの間には、p型不純物がほとんど添加されていない。
After the above steps, the mask MB (see FIGS. 11 and 12) is removed to form the
<ボディコンタクト領域の形成>
図15の左右は本実施の形態1の半導体装置を構成するボディコンタクト領域の形成工程時図6のY1−Y1線およびX1−X線に相当する箇所の断面図である。
<Formation of body contact region>
15 are cross-sectional views corresponding to the Y1-Y1 line and the X1-X line in FIG. 6 during the body contact region forming step of the semiconductor device of the first embodiment.
ここでは、エピタキシャル層EPの主面上に、マスクMCを形成する。マスクMCの平面視での形状は、ボディコンタクト領域を露出させ、それ以外を覆う形状に形成されている。マスクMCの材料や形成方法は、マスクMAと同じである。 Here, the mask MC is formed on the main surface of the epitaxial layer EP. The shape of the mask MC in plan view is formed such that the body contact region is exposed and the other portions are covered. The material and forming method of the mask MC are the same as those of the mask MA.
続いて、そのマスクMCを不純物注入用のマスクとして、エピタキシャル層EPにp型不純物をイオン注入することで、エピタキシャル層EPにp+型のボディコンタクト領域9BCを形成した後、マスクMCを除去する。イオン注入するp型不純物としては、例えば、アルミニウムまたはホウ素を用いることができる。 Subsequently, by using the mask MC as a mask for impurity implantation, p type impurities are ion-implanted into the epitaxial layer EP to form the p + type body contact region 9BC in the epitaxial layer EP, and then the mask MC is removed. . As the p-type impurity to be ion-implanted, for example, aluminum or boron can be used.
p+型のボディコンタクト領域9BCはエピタキシャル層EPの主面からp型の埋込ボディ領域7B1まで延びて終端している。p+型のボディコンタクト領域9BCの不純物濃度は、例えば1×1019〜1×1021cm−3の範囲である。また、p+型のボディコンタクト領域9BCの深さ(エピタキシャル層EPの主面からの深さ)は、例えば0.1〜0.4μm程度である。 The p + type body contact region 9BC extends from the main surface of the epitaxial layer EP to the p type embedded body region 7B1 and terminates. The impurity concentration of the p + -type body contact region 9BC is, for example, in the range of 1 × 10 19 to 1 × 10 21 cm −3 . The depth of the p + type body contact region 9BC (depth from the main surface of the epitaxial layer EP) is, for example, about 0.1 to 0.4 μm.
<短辺側ボディ領域の形成>
図16左右は本実施の形態1の半導体装置を構成する短辺側ボディ領域の形成工程時の図6のY1−Y1線およびX−X線に相当する箇所の断面図である。
<Formation of short side body region>
16 are cross-sectional views of portions corresponding to the Y1-Y1 line and the XX line of FIG. 6 at the time of forming the short-side body region constituting the semiconductor device of the first embodiment.
ここでは、エピタキシャル層EPの主面上に、マスクMDを形成する。マスクMDの平面視での形状は、短辺側ボディ領域を露出させ、それ以外を覆う形状に形成されている。マスクMDの材料や形成方法は、マスクMAと同じである。 Here, the mask MD is formed on the main surface of the epitaxial layer EP. The shape of the mask MD in plan view is formed such that the short-side body region is exposed and the others are covered. The material and formation method of the mask MD are the same as those of the mask MA.
続いて、マスクMDを不純物注入用のマスクとして、エピタキシャル層EPの主面側からエピタキシャル層EPにp型不純物(第4不純物)をイオン注入し、エピタキシャル層EPにp型の短辺側ボディ領域7B3を形成した後、マスクMDを除去する。イオン注入するp型不純物としては、例えば、アルミニウムまたはホウ素を用いることができる。 Subsequently, using the mask MD as a mask for impurity implantation, p-type impurities (fourth impurities) are ion-implanted from the main surface side of the epitaxial layer EP into the epitaxial layer EP, and the p-type short-side body region is implanted into the epitaxial layer EP. After forming 7B3, the mask MD is removed. As the p-type impurity to be ion-implanted, for example, aluminum or boron can be used.
p型の短辺側ボディ領域7B3はエピタキシャル層EPの主面から埋込ボディ領域7B1まで延びて終端している。短辺側ボディ領域7B3の不純物濃度は、長辺側ボディ領域7B2のp型不純物濃度よりも高く、例えば、5×1016〜1×1021cm−3の範囲である。 The p-type short side body region 7B3 extends from the main surface of the epitaxial layer EP to the buried body region 7B1 and terminates. The impurity concentration of the short-side body region 7B3 is higher than the p-type impurity concentration of the long-side body region 7B2, and is, for example, in the range of 5 × 10 16 to 1 × 10 21 cm −3 .
<ボディコンタクト領域および短辺側ボディ領域の形成の変形例>
図17は本実施の形態1の半導体装置を構成するボディコンタクト領域および短辺側ボディ領域の形成工程の変形例を示す図6のY1−Y1線およびX1−X1線に相当する箇所の断面図である。
<Modification of Formation of Body Contact Region and Short Side Body Region>
17 is a cross-sectional view of a portion corresponding to the Y1-Y1 line and the X1-X1 line of FIG. 6 showing a modification of the process for forming the body contact region and the short-side body region constituting the semiconductor device of the first embodiment. It is.
上記したp型の短辺側ボディ領域7B3およびp+型のボディコンタクト領域9BCは互いに異なる機能や目的のために形成されるものなので、上記の例では、p型の短辺側ボディ領域7B3とp+型のボディコンタクト領域9BCとを、それぞれ別のマスクを用いて形成する場合を示した。これにより、p型の短辺側ボディ領域7B3およびp+型のボディコンタクト領域9BCの各々の不純物濃度の設定精度を向上させることができる。 Since the p-type short-side body region 7B3 and the p + -type body contact region 9BC are formed for different functions and purposes, in the above example, the p-type short-side body region 7B3 and the p-type short-side body region 7B3 The case where the p + type body contact region 9BC is formed using different masks is shown. Thereby, the accuracy of setting the impurity concentration of each of the p-type short-side body region 7B3 and the p + -type body contact region 9BC can be improved.
ただし、p型の短辺側ボディ領域7B3とp+型のボディコンタクト領域9BCとの不純物濃度は近いので、それぞれの機能が達成される範囲であれば同時に形成しても良い。すなわち、図17に示すように、エピタキシャル層EPの主面上に、p型の短辺側ボディ領域およびp+型のボディコンタクト領域の両方が露出され、それ以外が覆われるマスクMEを形成する。続いて、マスクMEを不純物注入用のマスクとしてエピタキシャル層EPにp型不純物をイオン注入することで、エピタキシャル層EPにp型の短辺側ボディ領域7B3およびp+型のボディコンタクト領域9BCを一括して形成した後、マスクMEを除去する。この場合、p型の短辺側ボディ領域7B3とp+型のボディコンタクト領域9BCとのp型不純物の濃度は、ほぼ同じになる。このようにp型の短辺側ボディ領域7B3およびp+型のボディコンタクト領域9BCを同時に形成することにより、パワー半導体装置の製造プロセスの簡略化および製造工程数の削減を実現できる。したがって、パワー半導体装置の生産性を向上させることができる。 However, since the impurity concentrations of the p-type short-side body region 7B3 and the p + -type body contact region 9BC are close, they may be formed at the same time as long as the respective functions are achieved. That is, as shown in FIG. 17, on the main surface of the epitaxial layer EP, a mask ME is formed in which both the p-type short-side body region and the p + -type body contact region are exposed and the others are covered. . Subsequently, p-type impurities are ion-implanted into the epitaxial layer EP using the mask ME as a mask for impurity implantation, whereby the p-type short-side body region 7B3 and the p + -type body contact region 9BC are collectively formed in the epitaxial layer EP. Then, the mask ME is removed. In this case, the p-type impurity concentrations in the p-type short-side body region 7B3 and the p + -type body contact region 9BC are substantially the same. By simultaneously forming the p-type short side body region 7B3 and the p + -type body contact region 9BC in this way, it is possible to simplify the manufacturing process of the power semiconductor device and reduce the number of manufacturing steps. Therefore, the productivity of the power semiconductor device can be improved.
上記のようにして短辺側ボディ領域7B3およびボディコンタクト領域9BCを形成した後、半導体基板1Sに対して熱処理を施すことで不純物を活性化する。この活性化熱処理の前にエピタキシャル層EPの主面および基板層SBの主面上に、例えば、厚さ0.05μm程度の炭素(C)からなる表面被覆膜(図示せず)を堆積しても良い。この表面被覆膜は、活性化熱処理の際にエピタキシャル層EPや基板層SBの主面が荒れるのを防止する効果がある。表面被覆膜は、活性化熱処理後に、例えば、酸素プラズマ処理によって除去される。
After forming the short side body region 7B3 and the body contact region 9BC as described above, the
図18はボディコンタクト領域および短辺側ボディ領域の形成工程後の半導体基板の活性領域の要部平面図である。各ソース領域8Sの幅方向の中央には、複数のボディコンタクト領域9BCがソース領域8Sの長手方向に沿って並んで配置されている。また、各ソース領域8Sの長手方向の両端部に隣接する部分には、短辺側ボディ領域7B3が形成されている。上記図8に示したY方向に長い短辺側ボディ領域7B3を形成する場合は、図16や図17に示したマスクMD,MEにおいて短辺側ボディ領域が露出される開口部の平面視での形状を、複数のソース領域8Sの配置方向に沿って連続的に延在する形状にすれば良い。
FIG. 18 is a plan view of the main part of the active region of the semiconductor substrate after the step of forming the body contact region and the short side body region. In the center in the width direction of each
<電極の形成、その他>
図19は本実施の形態1の半導体装置を構成するゲート電極の形成工程時の図6のY1−Y1線およびX1−X1線に相当する箇所の断面図である。
<Electrode formation, others>
FIG. 19 is a cross-sectional view of a portion corresponding to the Y1-Y1 line and the X1-X1 line of FIG. 6 at the time of forming a gate electrode constituting the semiconductor device of the first embodiment.
ここでは、半導体基板1Sのエピタキシャル層EPにおいて各チップ領域の外周縁部に選択的に不純物を注入して終端領域GAを形成した後、エピタキシャル層EPの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜10aを熱CVD法等により形成する。ゲート絶縁膜10aの厚さは、例えば、0.02〜0.2μmとすることができる。
Here, in the epitaxial layer EP of the
続いて、ゲート絶縁膜10a上に、例えば、ゲート電極形成用のn型の多結晶シリコン膜11を熱CVD法等により形成する。この多結晶シリコン膜11の厚さは、例えば、0.2〜0.5μm程度である。多結晶シリコン膜11は、多結晶状態で堆積しても良いし、アモルファス状態で堆積した後に熱処理によって多結晶化させても良い。
Subsequently, for example, an n-type
その後、多結晶シリコン膜11上に、マスクMFを形成する。マスクMFの平面視での形状は、ゲート電極形成領域を覆い、それ以外を露出させる形状に形成されている。マスクMFの材料や形成方法は、マスクMAと同じである。
Thereafter, a mask MF is formed on the
次いで、マスクMFをエッチングマスクとして、多結晶シリコン膜11に対してドライエッチング処理を施した後、マスクMFを除去する。図20は図19の工程後の半導体装置の製造工程時の図6のY1−Y1線およびX1−X1線に相当する箇所の断面図である。多結晶シリコン膜11に対してドライエッチング処理を施すことによりゲート電極11Gを形成する。ゲート電極11Gの一部には、開口部12が形成されている。
Next, after the dry etching process is performed on the
次いで、ゲート電極11Gおよびゲート絶縁膜10aを覆うように、エピタキシャル層EP上に、プラズマCVD法等により層間絶縁膜13を堆積した後、層間絶縁膜13上にマスクMGを形成する。マスクMGの平面視での形状は、ソースコンタクト領域を露出させ、それ以外を覆う形状に形成されている。マスクMGの材料や形成方法は、マスクMAと同じである。
Next, an
続いて、マスクMGをエッチングマスクとして、マスクMGから露出する層間絶縁膜13およびゲート絶縁膜10aの一部分をドライエッチングにより除去することで、ソースコンタクトSCを形成した後、マスクMGを除去する。ソースコンタクトSCからは、n型のソース領域8Sの一部および複数のp+型のボディコンタクト領域9BCが露出されている。
Subsequently, using the mask MG as an etching mask, the
次いで、図示は省略するが、層間絶縁膜13上に別のマスクを形成し、層間絶縁膜13をドライエッチング法等により加工して、層間絶縁膜13にゲート電極11Gの上面一部が露出するコンタクトホール(ゲートコンタクト)を形成する。
Next, although not shown, another mask is formed on the
続いて、半導体基板1Sのエピタキシャル層EP上に、例えば、チタン(Ti)膜と、窒化チタン(TiN)膜と、アルミニウム膜とを下層から順に堆積して積層膜を形成した後、その積層膜をエッチング法により加工して、ソース電極2Sおよびゲート電極2G(図1参照)を形成する。ソース電極2Sは、ソースコンタクトSCを通じて、n型のソース領域8Sおよび複数のp+型のボディコンタクト領域9BCと電気的に接続されている。また、ゲート電極2Gは、上記ゲートコンタクトを通じてゲート電極11Gと電気的に接続されている。
Subsequently, for example, a titanium (Ti) film, a titanium nitride (TiN) film, and an aluminum film are sequentially deposited from the lower layer on the epitaxial layer EP of the
その後、半導体基板1Sの基板層SBの主面に、金属からなるドレイン電極3Dを形成する。なお、ドレイン電極3Dと基板層SBの主面との電気的接触を取るために、ドレイン電極3Dの形成工程に先立って基板層SBの主面に、n型の不純物を高濃度に注入した後、その高濃度不純物注入領域にシリサイド層を形成しておくこともできる。
Thereafter, a
以上の工程を経た後、半導体基板1Sを個々のチップに分割することで、図1に示したDMOSFETを有するチップ1Cを製造することができる。
After the above steps, the
以上のように本実施の形態1では、短辺側ボディ領域7B3の形成のためのイオン注入が1回追加されるだけである。また、イオン注入時に半導体基板1Sを回転させることもない。このため、特許文献1の場合よりもパワー半導体装置の製造時間を短縮でき、パワー半導体装置の生産性を向上させることができる。また、イオン注入時に半導体基板1Sを回転させることもないので、イオン注入装置の構成を簡単化できる。
As described above, in the first embodiment, ion implantation for forming the short-side body region 7B3 is only added once. Further, the
(実施の形態2)
<実施の形態2の半導体装置の構成例>
図21は本実施の形態2の半導体装置の活性領域の要部拡大平面図、図22は図21のX1−X1線の断面図である。
(Embodiment 2)
<Configuration Example of Semiconductor Device of Second Embodiment>
FIG. 21 is an enlarged plan view of a main part of the active region of the semiconductor device according to the second embodiment, and FIG. 22 is a cross-sectional view taken along line X1-X1 in FIG.
本実施の形態2では、ソース領域8Sの長手方向の両端部(短辺)に隣接する領域のエピタキシャル層EP上に、厚いフィールド絶縁膜(第1絶縁膜)10bが部分的に設けられており、さらにその上にゲート絶縁膜10aを介してゲート電極11Gが設けられている。フィールド絶縁膜10bは、ゲート絶縁膜10aと同じ酸化シリコン膜からなるが、フィールド絶縁膜10bの厚さは、例えば、200nm〜5μmの範囲であり、ゲート絶縁膜10aの厚さ(例えば、0.02μm〜0.2μm)よりも厚い。これにより、ゲート電極11Gに電圧を印加した際に、ソース領域8Sの長手方向の両端部(短辺)に隣接する領域では、エピタキシャル層EPの表面に及ぼされる電界強度が弱められる。
In the second embodiment, a thick field insulating film (first insulating film) 10b is partially provided on the epitaxial layer EP in a region adjacent to both ends (short sides) in the longitudinal direction of the
これに対して、ソース領域8Sの幅方向の両端部(長辺)に隣接する領域においてエピタキシャル層EP(p型の長辺側ボディ領域7B2)上には、前記実施の形態1と同様に、ゲート絶縁膜10aを介してゲート電極11Gが配置されている。すなわち、ソース領域8Sの幅方向の両端部(長辺)に隣接する領域では、薄いゲート絶縁膜10aを介してゲート電極11Gの電圧の影響を受ける。
On the other hand, in the region adjacent to both ends (long sides) in the width direction of the
このため、単位セルUCのソース領域8Sの長手方向の両端部(短辺)に隣接する部分に形成されるチャネルのしきい値電圧は、単位セルUCのソース領域8Sの幅方向の両端部(長辺)に隣接する部分に形成されるチャネルのしきい値電圧より高くなっている。なお、ここでは、フィールド絶縁膜10bの一部が平面視でソース領域8Sの長手方向の両端部の一部と重なっている。また、本実施の形態2では、短辺側ボディ領域7B3が形成されていない。
For this reason, the threshold voltage of the channel formed in the portion adjacent to both ends (short sides) in the longitudinal direction of the
また、本実施の形態2では、ゲート電極11Gの開口部12の長手方向(X方向)の両端部が、単位セルUCのソース領域8Sの長手方向の両端部より外側に位置している。すなわち、ゲート電極11Gは、ソース領域8Sの長手方向の両端部から離れた位置に形成されている。しかも、ゲート電極11Gの開口部12の長手方向の両端部がフィールド絶縁膜10bおよびゲート絶縁膜10aの積層膜上に形成されている。すなわち、単位セルUCのソース領域8Sの長手方向の両端部に隣接する部分(短辺側)は厚いフィールド絶縁膜10bと薄いゲート絶縁膜10aとの積層膜を介してゲート電極11Gの電圧の影響を受ける。これにより、単位セルUCのソース領域8Sの長手方向の両端部に隣接する部分(短辺側)では、ゲート電圧の影響をより一層小さくすることができる。
In the second embodiment, both end portions in the longitudinal direction (X direction) of the
一方、ゲート電極11Gの開口部12の幅方向の両端部は、単位セルUCのソース領域8Sの幅方向の両端部より内側に位置している。このため、ソース領域8Sの幅方向に隣接する部分では、薄いゲート絶縁膜10aのみを介してゲート電極11Gが設けられている。すなわち、単位セルUCのソース領域8Sの幅方向の両端部に隣接する部分(長辺側)は薄いゲート絶縁膜10aのみを介してゲート電極11Gの電圧の影響を受ける。これにより、単位セルUCのソース領域8Sの幅方向の両端部に隣接する部分(長辺側)では、ゲート電圧の影響をより大きくすることができる。
On the other hand, both ends in the width direction of the
したがって、ソース領域8Sの長手方向の両端部(短辺)に隣接する部分に形成されるチャネルのしきい値電圧が、ソース領域8Sの幅方向の両端部(長辺)に隣接する部分に形成されるチャネルのしきい値電圧よりさらに高くなっている。
Therefore, the threshold voltage of the channel formed in the portion adjacent to both ends (short sides) in the longitudinal direction of the
ただし、フィールド絶縁膜10bの厚さが充分に厚い場合は、前記実施の形態1と同様に、ゲート電極11Gの開口部12の長手方向の両端部が、フィールド絶縁膜10bが設けられていない、ソース領域8Sの内側に位置するように、開口部12を形成しても良い。ここで、フィールド絶縁膜10bの厚さが充分に厚いという場合は、下記の式(1)を満たしている。
However, when the thickness of the
tox1×√NA1>tox2×√NA2 (1)
NA1はソース領域8Sの長手方向に両端部(短辺)に隣接する部分のp型不純物の濃度、tox1はソース領域8Sの長手方向に両端部(短辺)に隣接する部分の上に形成された絶縁膜の厚さ(例:フィールド絶縁膜10bの厚さとゲート絶縁膜10aの厚さとの和)である。また、NA2はソース領域8Sの幅方向に両端部(長辺)に隣接する部分のp型不純物の濃度、tox2はソース領域8Sの幅方向に両端部(長辺)に隣接する部分の上に形成された絶縁膜の厚さ(例:ゲート絶縁膜10aの厚さ)である。
tox1 × √NA1> tox2 × √NA2 (1)
NA1 is the concentration of the p-type impurity in the portion adjacent to both ends (short sides) in the longitudinal direction of the
ここでは、図21に示すように、フィールド絶縁膜10bが、複数の単位セルUCを接続するようにY方向に沿って連続的に延在した状態で形成されている。これにより、フィールド絶縁膜10bを形成するときのマスクの寸法を大きくとれるので、フィールド絶縁膜10bをより容易に形成することができる。ただし、フィールド絶縁膜10bは、上記したリーク電流を抑制または防止すべく各単位セルUCのソース領域8Sの長手方向の両端部を覆うように形成されていれば良い。図23はフィールド絶縁膜の変形例を示す半導体基板の要部平面図である。図23では、フィールド絶縁膜10bが、単位セルUC毎に分離されている。
Here, as shown in FIG. 21, the
また、ここでは、フィールド絶縁膜10bを設ける場合について説明したが、フィールド絶縁膜10bを設けないで、ゲート電極11Gの開口部12の形状や配置を上記のようにするだけでも良い。すなわち、ゲート電極11Gの開口部12の長手方向(X方向)の両端部をソース領域8Sの長手方向の両端部より外側に位置させ、ゲート電極11Gの開口部12の幅方向(Y方向)の両端部をソース領域8Sの幅方向の両端部より内側に位置させても良い。これにより、ソース領域8Sの長手方向の両端部(短辺)に隣接する部分のしきい値電圧を、ソース領域8Sの幅方向の両端部(長辺)に隣接する部分に形成されるチャネルのしきい値電圧より高くすることができる。
Although the case where the
<実施の形態2の半導体装置の製造方法例>
本実施の形態2の半導体装置例の製造においては、上記ボディコンタクト領域の形成工程(図18の工程)までは、実施の形態1と同様の方法を用いることができる(ただし、本実施の形態2では短辺側ボディ領域7B3が形成されていない)。したがって、ここでは、それ以降の工程について図24〜図26を参照して説明する。
<Example of Manufacturing Method of Semiconductor Device of Second Embodiment>
In the manufacture of the semiconductor device example of the second embodiment, the same method as that of the first embodiment can be used until the body contact region forming step (step of FIG. 18) (however, in the present embodiment). 2, the short-side body region 7B3 is not formed). Therefore, here, the subsequent steps will be described with reference to FIGS.
図24は本実施の形態2の半導体装置を構成するフィールド絶縁膜の形成工程時の図6のY1−Y1線およびX1−X1線に相当する箇所の断面図である。 FIG. 24 is a cross-sectional view of a portion corresponding to the Y1-Y1 line and the X1-X1 line of FIG. 6 at the time of forming a field insulating film constituting the semiconductor device of the second embodiment.
まず、エピタキシャル層EPの上に、フィールド絶縁膜10bをCVD法等により成膜する。続いて、フィールド絶縁膜10b上に、マスクMHを形成する。マスクMHは、フィールド絶縁膜10bの形成領域を覆い、それ以外が露出されるように形成されている。マスクMHの材料や形成方法は、マスクMAと同じである。その後、マスクMHをエッチングマスクとして、マスクMHから露出するフィールド絶縁膜10bをエッチング除去してエピタキシャル層EPの表面の一部を露出させる。その後、マスクMHを除去する。
First, the
図25は図24の工程後の本実施の形態2の半導体装置を構成する多結晶シリコン膜の成膜工程時の図6のY1−Y1線およびX1−X1線に相当する箇所の断面図である。 FIG. 25 is a cross-sectional view of a portion corresponding to the Y1-Y1 line and the X1-X1 line of FIG. 6 at the time of forming the polycrystalline silicon film constituting the semiconductor device of the second embodiment after the step of FIG. is there.
ここでは、フィールド絶縁膜10bを覆うように、エピタキシャル層EP上にゲート絶縁膜10aおよび多結晶シリコン膜11をCVD法等により下層から順に堆積する。続いて、多結晶シリコン膜11上に、マスクMJを形成する。マスクMJは、ゲート電極の形成領域を覆い、それ以外が露出されるように形成されている。マスクMJの材料や形成方法は、マスクMAと同じである。
Here, the
図26は図25の工程後の本実施の形態2の半導体装置を構成するソースコンタクト形成工程後の図6のY1−Y1線およびX1−X1線に相当する箇所の断面図である。 26 is a cross-sectional view of a portion corresponding to the Y1-Y1 line and the X1-X1 line of FIG. 6 after the source contact forming step that constitutes the semiconductor device of the second embodiment after the step of FIG.
ここでは、上記マスクMJ(図25参照)をエッチングマスクとして、多結晶シリコン膜11をドライエッチング法により加工して、ゲート電極11Gを形成するとともに、開口部12を形成した後、マスクMJを除去する。
Here, using the mask MJ (see FIG. 25) as an etching mask, the
次いで、前記実施の形態1と同様に、ゲート電極11Gおよびゲート絶縁膜10aを覆うように、例えば、プラズマCVD法により層間絶縁膜13を形成した後、層間絶縁膜13上にマスク(図示せず)を形成する。続いて、そのマスクをエッチングマスクとして、層間絶縁膜13およびゲート絶縁膜10aをドライエッチングにより加工して、n型のソース領域8Sの表面の一部およびp+型のボディコンタクト領域9BCの表面が露出するソースコンタクトSCを形成する。また、前記実施の形態1と同様に、層間絶縁膜13上に別のマスクを形成し、これをエッチングマスクとして、層間絶縁膜13にゲート電極11Gの一部が露出するゲートコンタクトを形成する。
Next, as in the first embodiment, an
これ以降は、前記実施の形態1と同様にして、ソース電極2S、ゲート電極2Gおよびドレイン電極3Dを形成して、図21および図22に示した本実施の形態2の半導体装置を製造する。
Thereafter, the
(実施の形態3)
<半導体装置の構成例>
図27は本実施の形態3の半導体装置の活性領域の要部拡大平面図、図28は図27のX1−X1線の断面図である。
(Embodiment 3)
<Configuration example of semiconductor device>
27 is an enlarged plan view of the main part of the active region of the semiconductor device according to the third embodiment, and FIG. 28 is a cross-sectional view taken along line X1-X1 in FIG.
本実施の形態3では、前記実施の形態2で説明した構造において、前記実施の形態1と同様に、単位セルUCのソース領域8Sの長手方向の両端部に隣接する部分に、短辺側ボディ領域7B3が形成されている。
In the third embodiment, in the structure described in the second embodiment, as in the first embodiment, the short-side body is formed in a portion adjacent to both longitudinal ends of the
前記実施の形態1では、製造工程上の理由等により短辺側ボディ領域7B3に含まれるp型不純物の濃度を充分に高くできない場合がある。また、前記実施の形態2では、フィールド絶縁膜10bの厚さを充分に厚くできない場合がある。それらの場合、単位セルUCのソース領域8Sの両端部(短辺)に隣接する部分のしきい値電圧が、ソース領域8Sの幅方向の両端部(長辺)に隣接する部分のしきい値電圧より高くできない場合がある。
In the first embodiment, the concentration of the p-type impurity contained in the short-side body region 7B3 may not be sufficiently high for reasons such as manufacturing processes. In the second embodiment, the
そこで、その場合は、短辺側ボディ領域7B3と厚いフィールド絶縁膜10bとの両方を設けることにより、単位セルUCのソース領域8Sの両端部に隣接する部分(短辺側)のしきい値電圧を、ソース領域8Sの幅方向の両端部に隣接する部分(長辺側)のしきい値電圧より高くすることができる。
Therefore, in that case, by providing both the short side body region 7B3 and the thick
また、本実施の形態3でも、前記実施の形態2と同様に、ゲート電極11Gの開口部12の長手方向の両端部がソース領域8Sの長手方向の両端部より外側に位置している。そして、ソース領域8Sの長手方向の両端部側に位置するゲート電極11Gが厚いフィールド絶縁膜10bおよびゲート絶縁膜10aの積層膜上に形成されている。これにより、単位セルUCのソース領域8Sの長手方向の両端部に隣接する部分(短辺側)ではゲート電圧の影響をより小さくすることができる。
In the third embodiment, as in the second embodiment, both ends in the longitudinal direction of the
一方、前記実施の形態2と同様に、ゲート電極11Gの開口部12の幅方向の両端部が、ソース領域8Sの幅方向の両端部より内側に位置している。そして、ソース領域8Sの幅方向の両端部側に位置するゲート電極11Gが薄いゲート絶縁膜10a上に形成されている。これにより、単位セルUCのソース領域8Sの幅方向の両端部に隣接する部分(長辺側)ではゲート電圧の影響をより大きくすることができる。
On the other hand, as in the second embodiment, both ends in the width direction of the
したがって、単位セルUCのソース領域8Sの長手方向の両端部に隣接する部分(短辺側)のチャネルのしきい値電圧を、単位セルUCのソース領域8Sの幅方向の両端部に隣接する部分(長辺側)のチャネルのしきい値電圧よりさらに高くすることができる。
Therefore, the channel threshold voltage of the portion (short side) adjacent to both ends in the longitudinal direction of the
本実施の形態3においても、tox1×√NA1>tox2×√NA2(上記式(1))を満たしていれば良い。 Also in the third embodiment, it is only necessary to satisfy tox1 × √NA1> tox2 × √NA2 (the above formula (1)).
ただし、フィールド絶縁膜10bの厚さや短辺側ボディ領域7B3の効果が充分な場合は、ゲート電極11Gの開口部12の長手方向の両端部が、フィールド絶縁膜10bが設けられていない、ソース領域8Sの領域内に位置するように、開口部12を形成しても良い。
However, when the thickness of the
短辺側ボディ領域7B3の形成工程は前記実施の形態1と同じである。また、フィールド絶縁膜10bの形成工程は前記実施の形態2と同じなので、本実施の形態3の半導体装置の製造方法例は省略する。
The formation process of the short side body region 7B3 is the same as that of the first embodiment. Further, since the step of forming the
なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能である。また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。 In addition, this invention is not limited to above-described embodiment, Various modifications are included. For example, the above-described embodiments have been described in detail for easy understanding of the invention, and are not necessarily limited to those having all the configurations described. A part of the configuration of one embodiment can be replaced with the configuration of another embodiment. In addition, the configuration of another embodiment can be added to the configuration of one embodiment. Further, it is possible to add, delete, and replace other configurations for a part of the configuration of each embodiment.
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる。 In addition, the functions of the “source” and “drain” of the transistor may be switched when a transistor with a different polarity is used or when the direction of current changes during circuit operation. Therefore, in this specification, the terms “source” and “drain” can be used interchangeably.
また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合等も含む。 Further, in the present specification, the terms “electrode” and “wiring” do not functionally limit these components. For example, an “electrode” may be used as part of a “wiring” and vice versa. Furthermore, the terms “electrode” and “wiring” include a case where a plurality of “electrodes” and “wirings” are integrally formed.
また、前記実施の形態では、スイッチングトランジスタとして、DMOSFETを例示したが、これに限定されるものではなく、例えば、IGBT(Insulated Gate Bipolar Transistor)を用いても良い。また、例えば、DMOSFETやIGBT等のようなスイッチングトランジスタを有するインバータに適用できる。また、例えば、DMOSFETやIGBT等のようなスイッチングトランジスタを有するパワーモジュールに適用できる。 In the above embodiment, the DMOSFET is exemplified as the switching transistor. However, the present invention is not limited to this. For example, an IGBT (Insulated Gate Bipolar Transistor) may be used. For example, the present invention can be applied to an inverter having a switching transistor such as a DMOSFET or an IGBT. Further, for example, the present invention can be applied to a power module having a switching transistor such as DMOSFET or IGBT.
1C 半導体チップ
1S 半導体基板
2S ソース電極
2G ゲート電極
3D ドレイン電極
7B1 埋込ボディ領域
7B2 長辺側ボディ領域
7B3 短辺側ボディ領域
8S ソース領域
9BC ボディコンタクト領域
10a ゲート絶縁膜
10b フィールド絶縁膜
11 多結晶シリコン膜
11G ゲート電極
12 開口部
13 層間絶縁膜
EP エピタキシャル層
SB 基板層
ACA 活性領域
UC 単位セル
FA フィールド領域
GA 終端領域
SC ソースコンタクト
Claims (15)
前記半導体基板の前記第1面に設けられ、平面視で第1方向の長さが前記第1方向に交差する第2方向の長さより長く、かつ、断面視で前記第1面から前記半導体基板の深さ方向に延びる第1導電型の第1半導体領域と、
前記半導体基板に設けられ、平面視で前記第1半導体領域を覆い、かつ、断面視で前記第1半導体領域の底部から前記半導体基板の深さ方向に延びる、前記第1導電型とは逆の第2導電型の第2半導体領域と、
前記半導体基板の前記第1面に設けられ、平面視で前記第1半導体領域の前記第2方向の両端部に隣接し、かつ、断面視で前記第1面から前記第2半導体領域に達するように延びる第2導電型の第3半導体領域と、
前記半導体基板の前記第1面上に絶縁膜を介して設けられたゲート電極と、
を備え、
前記第1半導体領域の前記第1方向の両端部に隣接する第1部分のしきい値電圧は、前記第1半導体領域の前記第2方向の両端部に隣接する第2部分のしきい値電圧より高い、半導体装置。 A first conductivity type semiconductor substrate having a first surface and a second surface opposite to the first surface;
The semiconductor substrate is provided on the first surface of the semiconductor substrate and has a length in a first direction longer than a length in a second direction intersecting the first direction in a plan view and from the first surface in a cross-sectional view. A first conductivity type first semiconductor region extending in a depth direction of
Opposite to the first conductivity type, provided on the semiconductor substrate, covers the first semiconductor region in plan view, and extends in the depth direction of the semiconductor substrate from the bottom of the first semiconductor region in sectional view A second semiconductor region of a second conductivity type;
Provided on the first surface of the semiconductor substrate, adjacent to both end portions in the second direction of the first semiconductor region in plan view, and reaching the second semiconductor region from the first surface in sectional view. A third semiconductor region of the second conductivity type extending to
A gate electrode provided on the first surface of the semiconductor substrate via an insulating film;
With
The threshold voltage of the first portion adjacent to both ends of the first semiconductor region in the first direction is the threshold voltage of the second portion adjacent to both ends of the first semiconductor region in the second direction. Higher semiconductor device.
前記第1部分に、前記第1半導体領域の前記第1方向の両端部の側部を覆うように、前記第1面から前記第2半導体領域に達するように延びる第2導電型の第4半導体領域を設け、
前記第4半導体領域の第2導電型の不純物の濃度は、前記第3半導体領域の第2導電型の不純物の濃度より高い、半導体装置。 The semiconductor device according to claim 1,
Second conductive type fourth semiconductor extending from the first surface so as to reach the second semiconductor region so as to cover both sides of the first semiconductor region in the first direction on the first portion. Provide an area,
The semiconductor device, wherein a concentration of the second conductivity type impurity in the fourth semiconductor region is higher than a concentration of the second conductivity type impurity in the third semiconductor region.
前記絶縁膜は、前記第1部分上に形成された第1絶縁膜と、前記第2部分上に形成された第2絶縁膜とを備え、
前記第1絶縁膜の厚さは、前記第2絶縁膜より厚い、半導体装置。 The semiconductor device according to claim 2,
The insulating film includes a first insulating film formed on the first portion, and a second insulating film formed on the second portion,
The semiconductor device is a semiconductor device, wherein the first insulating film is thicker than the second insulating film.
前記第1半導体領域の前記第1方向の両端部側に位置する前記ゲート電極は、前記第1半導体領域の前記第1方向の両端部から離れており、
前記第1半導体領域の前記第2方向の両端部側に位置する前記ゲート電極は、前記第3半導体領域に平面視で重なっている、半導体装置。 The semiconductor device according to claim 3.
The gate electrodes located on both end sides in the first direction of the first semiconductor region are separated from both end portions in the first direction of the first semiconductor region,
The semiconductor device, wherein the gate electrodes located on both end sides in the second direction of the first semiconductor region overlap the third semiconductor region in plan view.
前記第1部分の第2導電型の不純物の濃度をNA1、前記絶縁膜のうち、前記第1部分上に形成された第1絶縁膜の厚さをtox1とし、
前記第2部分の第2導電型の不純物の濃度をNA2、前記絶縁膜のうち、前記第2部分上に形成された第2絶縁膜の厚さをtox2としたときに、
tox1×√NA1>tox2×√NA2
の関係を満たす、半導体装置。 The semiconductor device according to claim 1,
The concentration of the second conductivity type impurity in the first portion is NA1, and the thickness of the first insulating film formed on the first portion of the insulating film is tox1.
When the concentration of the second conductivity type impurity of the second portion is NA2, and the thickness of the second insulating film formed on the second portion of the insulating film is tox2,
tox1 × √NA1> tox2 × √NA2
A semiconductor device that satisfies the above relationship.
前記絶縁膜は、前記第1部分上に形成された第1絶縁膜と、前記第2部分上に形成された第2絶縁膜とを有し、
前記第1絶縁膜の厚さは、前記第2絶縁膜より厚い、半導体装置。 The semiconductor device according to claim 1,
The insulating film has a first insulating film formed on the first portion and a second insulating film formed on the second portion,
The semiconductor device is a semiconductor device, wherein the first insulating film is thicker than the second insulating film.
前記第1半導体領域の前記第1方向の両端部側に位置する前記ゲート電極は、前記第1半導体領域の前記第1方向の両端部から離れた状態で前記第1絶縁膜上に設けられ、
前記第1半導体領域の前記第2方向の両端部側に位置する前記ゲート電極は、前記第3半導体領域に平面視で重なった状態で前記第2絶縁膜上に設けられている、半導体装置。 The semiconductor device according to claim 6.
The gate electrodes located on both end sides in the first direction of the first semiconductor region are provided on the first insulating film in a state of being separated from both end portions in the first direction of the first semiconductor region,
The semiconductor device, wherein the gate electrodes positioned on both end sides in the second direction of the first semiconductor region are provided on the second insulating film in a state of overlapping the third semiconductor region in plan view.
前記ゲート電極には、前記第1半導体領域に平面視で重なる開口部が設けられ、
前記開口部の前記第1方向の両端部は、前記第1半導体領域の前記第1方向の両端部より外側に位置し、
前記開口部の前記第2方向の両端部は、前記第1半導体領域の前記第2方向の両端部より内側に位置する、半導体装置。 The semiconductor device according to claim 1,
The gate electrode is provided with an opening that overlaps the first semiconductor region in plan view,
Both ends of the opening in the first direction are positioned outside both ends of the first semiconductor region in the first direction,
The semiconductor device, wherein both end portions in the second direction of the opening are positioned inside both end portions in the second direction of the first semiconductor region.
前記半導体基板は、炭化シリコンからなる、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device is a semiconductor device made of silicon carbide.
(b)前記第1面側から第2不純物を導入し、前記第1半導体領域の底部側に、平面視で前記第1半導体領域を覆い、かつ、断面視で前記第1半導体領域の底部から前記半導体基板の深さ方向に延びる、前記第1導電型とは逆の第2導電型の第2半導体領域を形成する工程、
(c)前記第1面側から第3不純物を導入し、平面視で前記第1半導体領域の前記第2方向の両端部に隣接する部分に、断面視で前記第1面から前記第2半導体領域に達するように延びる第2導電型の第3半導体領域を形成する工程、
(d)前記第1面側から第4不純物を導入し、平面視で前記第1半導体領域の前記第1方向の両端部に隣接する部分に、断面視で前記第1面から前記第2半導体領域に達するように延びる第2導電型の第4半導体領域を形成する工程、
(e)前記半導体基板の前記第1面上に絶縁膜を形成する工程、
(f)前記絶縁膜上にゲート電極を形成する工程、
を有し、
前記(c)工程は、
(c1)前記(a)工程で用いたマスクを用いて、断面視で前記第1面の法線に対して斜めの方向から平面視で前記第1半導体領域の前記第2方向の一端部に隣接する部分に前記第3不純物を導入する工程、
(c2)前記(a)工程で用いたマスクを用いて、断面視で前記第1面の法線に対して斜めの方向から平面視で前記第1半導体領域の前記第2方向の他端部に隣接する部分に前記第3不純物を導入する工程、
を有する、半導体装置の製造方法。 (A) A first impurity is introduced from the first surface side of a first conductivity type semiconductor substrate having a first surface and a second surface opposite to the first surface, and a planar surface is formed on the first surface. A first conductivity type first having a length in a first direction as viewed in a length longer than a length in a second direction intersecting the first direction and extending in a depth direction of the semiconductor substrate from the first surface in a cross-sectional view. Forming a semiconductor region;
(B) introducing a second impurity from the first surface side, covering the first semiconductor region in a plan view on the bottom side of the first semiconductor region, and from the bottom of the first semiconductor region in a cross-sectional view; Forming a second semiconductor region of a second conductivity type opposite to the first conductivity type, extending in the depth direction of the semiconductor substrate;
(C) The third impurity is introduced from the first surface side, and the second semiconductor from the first surface in a cross-sectional view to a portion adjacent to both end portions in the second direction of the first semiconductor region in a plan view. Forming a third semiconductor region of a second conductivity type extending so as to reach the region;
(D) A fourth impurity is introduced from the first surface side, and the second semiconductor from the first surface in a cross-sectional view is formed in a portion adjacent to both end portions in the first direction of the first semiconductor region in a plan view. Forming a second conductive type fourth semiconductor region extending to reach the region;
(E) forming an insulating film on the first surface of the semiconductor substrate;
(F) forming a gate electrode on the insulating film;
Have
The step (c)
(C1) Using the mask used in the step (a), at one end of the first semiconductor region in the second direction in a plan view from a direction oblique to the normal of the first surface in a cross-sectional view Introducing the third impurity into an adjacent portion;
(C2) The other end portion of the first semiconductor region in the second direction in a plan view from a direction oblique to the normal line of the first surface in a sectional view using the mask used in the step (a). Introducing the third impurity into a portion adjacent to
A method for manufacturing a semiconductor device, comprising:
前記(e)工程は、
(e1)前記第1半導体領域の前記第1方向の両端部に隣接する第1部分上に第1絶縁膜を形成する工程、
(e2)前記第1半導体領域の前記第2方向の両端部に隣接する第2部分上に第2絶縁膜を形成する工程、
を有し、
前記第1絶縁膜の厚さは、前記第2絶縁膜の厚さより厚い、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 10.
The step (e)
(E1) forming a first insulating film on a first portion adjacent to both ends of the first semiconductor region in the first direction;
(E2) forming a second insulating film on a second portion adjacent to both ends of the first semiconductor region in the second direction;
Have
The method for manufacturing a semiconductor device, wherein the thickness of the first insulating film is thicker than the thickness of the second insulating film.
前記(f)工程は、
(f1)前記絶縁膜上に多結晶シリコン膜を堆積する工程、
(f2)前記多結晶シリコン膜を加工し、前記ゲート電極を形成する工程、
を有し、
前記第1半導体領域の前記第1方向の両端部側に位置する前記ゲート電極は、前記第1半導体領域の前記第1方向の両端部から離れており、
前記第1半導体領域の前記第2方向の両端部側に位置する前記ゲート電極は、前記第3半導体領域に平面視で重なっている、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
The step (f)
(F1) depositing a polycrystalline silicon film on the insulating film;
(F2) processing the polycrystalline silicon film to form the gate electrode;
Have
The gate electrodes located on both end sides in the first direction of the first semiconductor region are separated from both end portions in the first direction of the first semiconductor region,
The method of manufacturing a semiconductor device, wherein the gate electrodes located on both end sides in the second direction of the first semiconductor region overlap the third semiconductor region in plan view.
前記第1部分の第2導電型の不純物の濃度をNA1、前記絶縁膜のうち、前記第1半導体領域の前記第1方向の両端部に隣接する第1部分上に形成された第1絶縁膜の厚さをtox1とし、
前記第2部分の第2導電型の不純物の濃度をNA2、前記絶縁膜のうち、前記第1半導体領域の前記第2方向の両端部に隣接する第2部分上に形成された第2絶縁膜の厚さをtox2としたときに、
tox1×√NA1>tox2×√NA2
の関係を満たす、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 10.
The concentration of the second conductivity type impurity in the first portion is NA1, and the first insulating film formed on the first portion of the insulating film adjacent to both ends in the first direction of the first semiconductor region. The thickness of tox1
The concentration of the second conductivity type impurity in the second portion is NA2, and the second insulating film formed on the second portion of the insulating film adjacent to both ends in the second direction of the first semiconductor region. When the thickness of tox2 is
tox1 × √NA1> tox2 × √NA2
A method for manufacturing a semiconductor device that satisfies the above relationship.
(b)前記第1面側から第2不純物を導入し、前記第1半導体領域の底部側に、平面視で前記第1半導体領域を覆い、かつ、断面視で前記第1半導体領域の底部から前記半導体基板の深さ方向に延びる、前記第1導電型とは逆の第2導電型の第2半導体領域を形成する工程、
(c)前記第1面側から第3不純物を導入し、平面視で前記第1半導体領域の前記第2方向の両端部に隣接する部分に、断面視で前記第1面から前記第2半導体領域に達するように延びる第2導電型の第3半導体領域を形成する工程、
(d)前記半導体基板の前記第1面上に絶縁膜を形成する工程、
(e)前記絶縁膜上にゲート電極を形成する工程、
を有し、
前記(d)工程は、
(d1)前記第1半導体領域の前記第1方向の両端部に隣接する第1部分上に第1絶縁膜を形成する工程、
(d2)前記第1半導体領域の前記第2方向の両端部に隣接する第2部分上に第2絶縁膜を形成する工程、
を有し、
前記第1絶縁膜の厚さは、前記第2絶縁膜の厚さより厚い、半導体装置の製造方法。 (A) A first impurity is introduced from the first surface side of a first conductivity type semiconductor substrate having a first surface and a second surface opposite to the first surface, and a planar surface is formed on the first surface. A first conductivity type first having a length in a first direction as viewed in a length longer than a length in a second direction intersecting the first direction and extending in a depth direction of the semiconductor substrate from the first surface in a cross-sectional view. Forming a semiconductor region;
(B) introducing a second impurity from the first surface side, covering the first semiconductor region in a plan view on the bottom side of the first semiconductor region, and from the bottom of the first semiconductor region in a cross-sectional view; Forming a second semiconductor region of a second conductivity type opposite to the first conductivity type, extending in the depth direction of the semiconductor substrate;
(C) The third impurity is introduced from the first surface side, and the second semiconductor from the first surface in a cross-sectional view to a portion adjacent to both end portions in the second direction of the first semiconductor region in a plan view. Forming a third semiconductor region of a second conductivity type extending so as to reach the region;
(D) forming an insulating film on the first surface of the semiconductor substrate;
(E) forming a gate electrode on the insulating film;
Have
The step (d)
(D1) forming a first insulating film on a first portion adjacent to both ends of the first semiconductor region in the first direction;
(D2) forming a second insulating film on a second portion adjacent to both ends of the first semiconductor region in the second direction;
Have
The method for manufacturing a semiconductor device, wherein the thickness of the first insulating film is thicker than the thickness of the second insulating film.
前記(e)工程は、
(e1)前記絶縁膜上に多結晶シリコン膜を堆積する工程、
(e2)前記多結晶シリコン膜を加工し、前記ゲート電極を形成する工程、
を有し、
前記第1半導体領域の前記第1方向の両端部側に位置する前記ゲート電極は、前記第1半導体領域の前記第1方向の両端部から離れた状態で前記第1絶縁膜上に形成され、
前記第1半導体領域の前記第2方向の両端部側に位置する前記ゲート電極は、前記第3半導体領域に平面視で重なった状態で前記第2絶縁膜上に形成されている、半導体装置の製造方法。 15. The method of manufacturing a semiconductor device according to claim 14,
The step (e)
(E1) depositing a polycrystalline silicon film on the insulating film;
(E2) processing the polycrystalline silicon film to form the gate electrode;
Have
The gate electrodes positioned on both ends in the first direction of the first semiconductor region are formed on the first insulating film in a state of being separated from both ends in the first direction of the first semiconductor region,
In the semiconductor device, the gate electrodes positioned on both end sides in the second direction of the first semiconductor region are formed on the second insulating film in a state of overlapping with the third semiconductor region in plan view. Production method.
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