JP2019009296A - Tunnel field effect transistor - Google Patents
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Abstract
Description
本発明は、ＩｎＧａＡｓの層とＧａＡｓＳｂの層とを用いたトンネル電界効果トランジスタに関する。 The present invention relates to a tunnel field effect transistor using an InGaAs layer and a GaAsSb layer.
情報端末やこれらを相互に接続する通信ネットワークの進展により、ＩｏＴ（Internet of Things）、クラウドコンピューティング、ネットワークを介した解像度の高い動画のリアルタイム配信など、新たなサービスやシステムが実用化されている。これらのサービスやシステムでは、大量のデータを高速に処理することが求められる。このために使用されるパーソナルコンピュータ、携帯型情報端末、ネットワーク機器などの端末機器では、高性能な電子部品が数多く使用されており、消費電力の増加が問題となっている。 With the development of information terminals and communication networks that connect them to each other, new services and systems such as IoT (Internet of Things), cloud computing, and real-time delivery of high-resolution video via the network have been put into practical use. . These services and systems are required to process a large amount of data at high speed. In terminal devices such as personal computers, portable information terminals, and network devices used for this purpose, many high-performance electronic components are used, and an increase in power consumption is a problem.
電子部品の消費電力を低減するには、使用される電子デバイスの消費電力を低減する必要がある。現在、多くの電子回路では、電界効果トランジスタ（ＭＯＳＦＥＴ）が用いられている。電界効果トランジスタは、動作電圧（ゲート電圧）を制御することで、信号のオン状態とオフ状態となる際の電流を切り換えている。電子回路の消費電力を低減するには、この動作電圧を低減する必要がある。しかしながら、電界効果トランジスタでは、動作電圧が原理的な限界近くまで低減されており、今後、消費電力を劇的に低減することは困難である。 In order to reduce the power consumption of the electronic component, it is necessary to reduce the power consumption of the electronic device used. Currently, many electronic circuits use field effect transistors (MOSFETs). The field effect transistor switches the current when the signal is turned on and off by controlling the operating voltage (gate voltage). In order to reduce the power consumption of the electronic circuit, it is necessary to reduce this operating voltage. However, in the field effect transistor, the operating voltage is reduced to near the theoretical limit, and it is difficult to dramatically reduce the power consumption in the future.
トンネル電界効果トランジスタは、従来の電界効果トランジスタより低い駆動電圧で動作させることが可能であり、電子回路の消費電力の大幅な低減が期待できるため、研究・開発が進められている。トンネル電界効果トランジスタでは、様々な構造が検討されている。この中で、トンネル接合に価電子帯の頂点と伝導帯の底が別々の層にあるタイプＩＩのバンド配列を持つヘテロ構造を用いた構造は、駆動電圧を低減する上で有利である。 A tunnel field effect transistor can be operated at a driving voltage lower than that of a conventional field effect transistor, and can be expected to greatly reduce the power consumption of an electronic circuit. Therefore, research and development are in progress. Various structures have been studied for tunnel field effect transistors. Among these, a structure using a heterostructure having a type II band arrangement in which the top of the valence band and the bottom of the conduction band are in separate layers in the tunnel junction is advantageous in reducing the driving voltage.
図１２を用いて、タイプＩＩのヘテロ構造を用いたトンネル接合について説明する。図１２は、タイプＩＩのヘテロ接合を用いたトンネル電界効果トランジスタにおける、オフ状態（ａ）とオン状態（ｂ）におけるバンド配列の状態を示している。なお、ゲート電圧は、Ａ層とＢ層との界面に印加される。図１２に示すように、価電子帯の頂点はＡ層、伝導帯の底がＢ層にある。 A tunnel junction using a type II heterostructure will be described with reference to FIG. FIG. 12 shows a band arrangement state in an off state (a) and an on state (b) in a tunnel field effect transistor using a type II heterojunction. The gate voltage is applied to the interface between the A layer and the B layer. As shown in FIG. 12, the vertex of the valence band is in the A layer and the bottom of the conduction band is in the B layer.
ゲート電圧が低いオフ状態（ａ）では、Ａ層とＢ層との接合界面に電流は流れない。ゲート電圧を増加させることでバンド配列が図１２の（ｂ）に示す状態に変化し、接合界面を電子がトンネリングするために電流が流れる。オン状態まで電流を流すのに必要なゲート電圧が、基本的にはデバイスを動作させるために必要な駆動電圧となる。タイプＩＩのヘテロ接合を用いたトンネル電界効果トランジスタでは、図１２におけるＡ層の価電子帯の頂点とＢ層の伝導帯の底とのエネルギー差ＥBeffが、重要なパラメータとなる。 In the off state (a) where the gate voltage is low, no current flows at the junction interface between the A layer and the B layer. By increasing the gate voltage, the band arrangement changes to the state shown in FIG. 12B, and current flows because electrons tunnel through the junction interface. The gate voltage required to pass the current to the on state is basically the drive voltage required to operate the device. In a tunnel field effect transistor using a type II heterojunction, the energy difference E Beff between the apex of the valence band of the A layer and the bottom of the conduction band of the B layer in FIG. 12 is an important parameter.
このエネルギー差ＥBeffは、トンネル接合における実効的な障壁高さと呼ばれる。エネルギー差ＥBeffは、価電子帯のバンド不連続ΔＥvとＢ層のバンドギャップＥg（Ｂ）を用いて「ＥBeff＝Ｅg（Ｂ）−ΔＥv・・・（１）」で表すことができる。 This energy difference E Beff is called the effective barrier height at the tunnel junction. The energy difference E Beff is expressed by “E Beff = E g (B) −ΔE v (1)” using the band discontinuity ΔE v of the valence band and the band gap E g (B) of the B layer. be able to.
ＥBeffが小さいほど、低い駆動電圧でＡ層の価電子帯からＢ層の伝導帯へと電子をトンネリングさせることができる。式（１）から分かるように、タイプＩＩのヘテロ接合では、この実効的な障壁高さを、ヘテロ接合を構成する材料のバンドギャップよりも価電子帯のバンド不連続の分だけ小さくできる。このため、タイプＩＩのヘテロ接合を用いたトンネル電界効果トランジスタは、タイプＩのヘテロ接合を用いた場合よりも駆動電圧の低減が可能である。 As E Beff is smaller, electrons can be tunneled from the valence band of the A layer to the conduction band of the B layer with a lower driving voltage. As can be seen from Equation (1), in the type II heterojunction, the effective barrier height can be made smaller by the band discontinuity of the valence band than the band gap of the material constituting the heterojunction. For this reason, a tunnel field effect transistor using a type II heterojunction can reduce the driving voltage as compared with the case of using a type I heterojunction.
トンネル電界効果トランジスタに求められる主要なデバイス特性には、次の２つがある。第１に、小さなゲート電圧の変化でオン状態とオフ状態での電流比（オン電流／オフ電流）を急峻に増加できることがある。第２に、オン状態での電流が大きいことがある。 There are two main device characteristics required for the tunnel field effect transistor as follows. First, there is a case where the current ratio between the on state and the off state (on current / off current) can be sharply increased by a small change in gate voltage. Second, the current in the on state may be large.
第１の特性の（オン電流／オフ電流）を急峻に増加させるためには、オフ電流を小さくする必要がある。オフ電流には、少数キャリアの拡散が関係した拡散電流、接合界面や空乏層に存在する結晶欠陥を介した発生電流、界面が酸素に晒されたことに起因する表面リーク電流、接合界面の欠陥を介したトンネル電流など、様々な要因が考えられる。 In order to increase the first characteristic (on current / off current) sharply, it is necessary to reduce the off current. Off-state current includes diffusion current related to minority carrier diffusion, current generated through crystal defects existing at the junction interface and depletion layer, surface leakage current caused by exposure of the interface to oxygen, and junction interface defects. There are various factors such as tunnel current via.
これらのオフ電流の要因は、材料のバンドギャップが関係しており、大きなバンドギャップの材料を用いることが、オフ電流の低減には有効である。 The cause of these off-currents is related to the band gap of the material, and using a material with a large band gap is effective in reducing the off-current.
この他、オフ電流を低減するには、接合界面での結晶欠陥が少ないことも重要である。これは、界面に結晶欠陥があると、電圧が印加されなくても、結晶欠陥を介した電流が流れるためである。接合界面に結晶欠陥が少ないことは、第２の特性のオン電流を増加させるためにも必要である。これは、トンネル接合界面の結晶欠陥があると、これに起因したトラップで電子が捕獲され、オン電流が減少するためである。 In addition, in order to reduce the off current, it is also important that there are few crystal defects at the junction interface. This is because if there is a crystal defect at the interface, a current flows through the crystal defect even if no voltage is applied. It is necessary for the junction interface to have few crystal defects in order to increase the on-state current of the second characteristic. This is because if there is a crystal defect at the tunnel junction interface, electrons are captured by a trap due to this, and the on-current is reduced.
ＩｎＧａＡｓとＧａＡｓＳｂは、ＩｎＰに格子整合させることが可能であり、ＩｎＧａＡｓとＧａＡｓＳｂとのヘテロ構造は、図１２で示したタイプＩＩのヘテロ接合となる。ＩｎＧａＡｓとＧａＡｓＳｂのＩｎＰに格子整合させた場合のバンドギャップは、ともに室温で０．７ｅＶ以上であり、タイプＩＩのヘテロ接合を作る際に使用する材料の中では比較的大きなバンドギャップを有している。ＩｎＧａＡｓ／ＧａＡｓＳｂヘテロ構造は、トンネル電界効果トランジスタのトンネル接合に求められる多くの要求事項を満たせる可能性が大きいため、これをトンネル接合に応用したデバイスの研究・開発が進められている。 InGaAs and GaAsSb can be lattice-matched to InP, and the heterostructure of InGaAs and GaAsSb is the type II heterojunction shown in FIG. The band gap when lattice matched to InP of InGaAs and GaAsSb is 0.7 eV or more at room temperature, and has a relatively large band gap among materials used for making a type II heterojunction. Yes. Since the InGaAs / GaAsSb heterostructure has a high possibility of satisfying many requirements required for a tunnel junction of a tunnel field effect transistor, research and development of a device in which this is applied to a tunnel junction is being advanced.
しかしながら、現在のところ、ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造は、トンネル電界効果トランジスタのトンネル接合として有望と考えられているにも関わらず、期待されるほどのデバイス特性は得られていない。この１つの大きな要因は、ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造の作製が難しいことに起因している。より詳しくは、トンネル接合界面におけるＶ族元素の切り換えが難しいことに起因している。 However, at present, although the InGaAs / GaAsSb heterostructure is considered promising as a tunnel junction of a tunnel field effect transistor, the device characteristics as expected are not obtained. One major factor stems from the difficulty in fabricating InGaAs / GaAsSb heterostructures. More specifically, this is because it is difficult to switch the group V element at the tunnel junction interface.
ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造の作製では、ＩｎＧａＡｓとＧａＡｓＳｂの界面でＶ族元素の切り換えが必要である。III-Ｖ族化合物半導体を用いたヘテロ界面でＶ族元素が切り換わる場合、界面付近でのＶ族組成の制御が難しく、これに起因した結晶性の劣化が起きることが知られている（例えば、非特許文献１、非特許文献２を参照）。ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造を用いたトンネル電界効果トランジスタでも、このヘテロ界面の形成時に結晶欠陥が発生し易く、この界面の状態がデバイス特性に大きな影響を与えることが知られている（例えば、非特許文献３を参照）。 In the production of an InGaAs / GaAsSb heterostructure, switching of group V elements is necessary at the interface between InGaAs and GaAsSb. It is known that when a group V element is switched at a heterointerface using a group III-V compound semiconductor, it is difficult to control the group V composition near the interface, resulting in deterioration of crystallinity due to this (for example, Non-Patent Document 1 and Non-Patent Document 2). It is known that even in a tunnel field effect transistor using an InGaAs / GaAsSb heterostructure, crystal defects are likely to occur when the heterointerface is formed, and the state of this interface has a great influence on device characteristics (for example, non-patent Reference 3).
以下に、ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造を用いたトンネル電界効果トランジスタの構造的な問題について図を用いて説明する。 Hereinafter, structural problems of the tunnel field effect transistor using the InGaAs / GaAsSb heterostructure will be described with reference to the drawings.
図１３は、ＩｎＰに格子整合するＩｎＧａＡｓの層４０１と、ＧａＡｓＳｂの層４０２とのヘテロ接合に関して、界面付近のＡｓとＳｂの組成変化を示した図である。図１３に示すように組成を変化させるためには、ヘテロ界面４０３でＶ族元素を切り換える必要があり、結晶欠陥はこの界面付近で起こり易い。 FIG. 13 is a diagram showing the composition change of As and Sb in the vicinity of the interface with respect to the heterojunction between the InGaAs layer 401 lattice-matched to InP and the GaAsSb layer 402. In order to change the composition as shown in FIG. 13, it is necessary to switch the group V element at the hetero interface 403, and crystal defects are likely to occur near this interface.
ＩｎＧａＡｓ／ＧａＡｓＳｂヘテロ接合を用いたトンネル電界効果トランジスタでは、上述したヘテロ接合の界面をトンネル接合界面として用いており、ヘテロ界面における結晶性の劣化がそのままデバイス特性に反映される。すなわち、従来の構造では、結晶性の劣化が起こり易い界面と、トンネル接合界面が同じであるため、デバイス特性の改善が難しいという課題があった。 In a tunnel field effect transistor using an InGaAs / GaAsSb heterojunction, the above-described heterojunction interface is used as a tunnel junction interface, and crystallinity deterioration at the heterointerface is directly reflected in device characteristics. That is, in the conventional structure, there is a problem that it is difficult to improve device characteristics because the interface where the crystallinity is likely to deteriorate and the tunnel junction interface are the same.
本発明は、以上のような問題点を解消するためになされたものであり、ＩｎＧａＡｓの層とＧａＡｓＳｂの層とを用いたトンネル電界効果トランジスタのデバイス特性が改善できるようにすることを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to improve the device characteristics of a tunnel field effect transistor using an InGaAs layer and a GaAsSb layer. .
本発明に係るトンネル電界効果トランジスタは、ＩｎＰから構成された基板の上に形成されたＩｎＧａＡｓから構成された第１半導体層および基板の上に形成されてＧａＡｓＳｂから構成された第２半導体層を備え、第１半導体層と第２半導体層との間に形成されるトンネル接合によるトンネル電界効果トランジスタであって、第１半導体層と第２半導体層との間に形成されて、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層と、中間層と第２半導体層との間に形成されるトンネル接合にゲート電界を印加するためのゲート電極とを備える。 A tunnel field effect transistor according to the present invention includes a first semiconductor layer composed of InGaAs formed on a substrate composed of InP and a second semiconductor layer composed of GaAsSb formed on the substrate. A tunnel field effect transistor having a tunnel junction formed between a first semiconductor layer and a second semiconductor layer, formed between the first semiconductor layer and the second semiconductor layer and having a lattice constant greater than that of InP. An intermediate layer made of large InGaAsSb and a gate electrode for applying a gate electric field to a tunnel junction formed between the intermediate layer and the second semiconductor layer.
上記トンネル電界効果トランジスタにおいて、中間層は、Ｖ族元素におけるＳｂの組成比が０．０１以上０．２以下であり、第１半導体層、中間層、および第２半導体層の積層方向の中間層の厚さは、１ｎｍ以上１５ｎｍ以下とされていればよい。 In the tunnel field effect transistor, the intermediate layer has an Sb composition ratio in the group V element of 0.01 or more and 0.2 or less, and an intermediate layer in the stacking direction of the first semiconductor layer, the intermediate layer, and the second semiconductor layer The thickness may be 1 nm or more and 15 nm or less.
上記トンネル電界効果トランジスタにおいて、中間層は、ＩＩＩ族元素におけるＩｎの組成比が、０．５３以上であればよい。 In the tunnel field effect transistor, the intermediate layer may have an In composition ratio of a Group III element of 0.53 or more.
以上説明したように、本発明によれば、ＩｎＧａＡｓから構成された第１半導体層とＧａＡｓＳｂから構成された第２半導体層との間に、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層を挿入したので、ＩｎＧａＡｓの層とＧａＡｓＳｂの層とを用いたトンネル電界効果トランジスタのデバイス特性が改善できるという優れた効果が得られる。 As described above, according to the present invention, an intermediate layer made of InGaAsSb having a lattice constant larger than that of InP is provided between the first semiconductor layer made of InGaAs and the second semiconductor layer made of GaAsSb. Since it is inserted, an excellent effect that the device characteristics of the tunnel field effect transistor using the InGaAs layer and the GaAsSb layer can be improved is obtained.
以下、本発明の実施の形態におけるトンネル電界効果トランジスタついて図１を参照して説明する。このトンネル電界効果トランジスタは、ＩｎＧａＡｓから構成された第１半導体層１０１およびＧａＡｓＳｂから構成された第２半導体層１０２を備える。また、このトランジスタは、第１半導体層１０１と第２半導体層１０２との間に形成されて、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層１０３を備える。なお、第１半導体層１０１、第２半導体層１０２、および中間層１０３は、ＩｎＰからなる基板（不図示）の上に形成されている。 Hereinafter, a tunnel field effect transistor according to an embodiment of the present invention will be described with reference to FIG. The tunnel field effect transistor includes a first semiconductor layer 101 made of InGaAs and a second semiconductor layer 102 made of GaAsSb. The transistor also includes an intermediate layer 103 formed between InGaAsSb formed between the first semiconductor layer 101 and the second semiconductor layer 102 and having a lattice constant larger than that of InP. The first semiconductor layer 101, the second semiconductor layer 102, and the intermediate layer 103 are formed on a substrate (not shown) made of InP.
このトランジスタは、第１半導体層１０１と第２半導体層１０２との間において、中間層１０３と第２半導体層１０２との界面に形成されるトンネル接合１１１によるトンネル電界効果トランジスタである。このトンネル電界効果トランジスタは、トンネル接合１１１にゲート電界（電圧）を印加するためのゲート電極１０４を備える。 This transistor is a tunnel field effect transistor formed by a tunnel junction 111 formed at the interface between the intermediate layer 103 and the second semiconductor layer 102 between the first semiconductor layer 101 and the second semiconductor layer 102. This tunnel field effect transistor includes a gate electrode 104 for applying a gate electric field (voltage) to the tunnel junction 111.
従来のＩｎＰ上のＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造を用いたトンネル電界効果トランジスタでは、図１３に示したようにＶ族元素が切り換わる界面とトンネル接合界面が一致している。これに対し、中間層１０３を用いるようにした実施の形態によれば、図２に示すように、Ｖ族元素が切り換わる界面１１２とトンネル接合１１１の界面とが分離される。 In the conventional tunnel field effect transistor using the InGaAs / GaAsSb heterostructure on InP, the interface where the V group element is switched coincides with the tunnel junction interface as shown in FIG. On the other hand, according to the embodiment in which the intermediate layer 103 is used, the interface 112 where the group V element is switched and the interface of the tunnel junction 111 are separated as shown in FIG.
図２は、第１半導体層１０１から中間層１０３を経由して第２半導体層１０２にかけての、ＡｓおよびＳｂの組成変化を示した説明図である。なお、図２では、第１半導体層１０１は、Ｉｎ0.53Ｇａ0.47Ａｓから構成し、第２半導体層１０２は、ＧａＡｓ0.51Ｓｂ0.49から構成した場合を示している。これは、ＩｎＰに格子整合する組成である。なお、これらの組成は、格子歪により結晶欠陥が入らない範囲で調整することが可能であり、厳密にＩｎ0.53Ｇａ0.47Ａｓ、ＧａＡｓ0.51Ｓｂ0.49である必要はない。 FIG. 2 is an explanatory diagram showing changes in the composition of As and Sb from the first semiconductor layer 101 to the second semiconductor layer 102 via the intermediate layer 103. In FIG. 2, the first semiconductor layer 101 is made of In 0.53 Ga 0.47 As, and the second semiconductor layer 102 is made of GaAs 0.51 Sb 0.49 . This is a composition lattice-matched to InP. Note that these compositions can be adjusted within a range in which crystal defects do not occur due to lattice strain, and do not need to be strictly In 0.53 Ga 0.47 As and GaAs 0.51 Sb 0.49 .
図２に示すように、Ｖ族組成がＡｓのみからＡｓ＋Ｓｂの混晶へと変化する界面１１２は、トンネル接合１１１とは異なる。この構成において、中間層１０３には、Ｓｂが組成レベルで含まれている必要がある。ＩＩＩ−Ｖ族化合物半導体の製造において、Ｖ族元素を組成として制御する場合、一般的にはパーセントオーダー（組成比で０．０１以上）のＶ族元素が含まれる必要がある。このため、中間層１０３のＶ族元素におけるＳｂの組成比は、０．０１以上である必要がある。この他にも、中間層１０３の組成や層厚には、より有効な範囲が存在する。 As shown in FIG. 2, the interface 112 in which the V group composition changes from only As to a mixed crystal of As + Sb is different from the tunnel junction 111. In this configuration, the intermediate layer 103 needs to contain Sb at the composition level. In the manufacture of a III-V compound semiconductor, when a group V element is controlled as a composition, it is generally necessary to include a group V element in percent order (composition ratio of 0.01 or more). For this reason, the composition ratio of Sb in the group V element of the intermediate layer 103 needs to be 0.01 or more. In addition, there are more effective ranges for the composition and the layer thickness of the intermediate layer 103.
次に組成と厚さの有効的な範囲について説明する。図３は、実施の形態のトンネル電界効果トランジスタにおける、トンネル接合１１１付近のバンド配列を模式的に示したバンド図である。このバンド配列において、トンネル接合１１１に電界が加わることにより、電子は、第２半導体層１０２（ＧａＡｓＳｂ）の価電子帯から、中間層１０３（ＩｎＧａＡｓＳｂ）の伝導帯へとトンネリングする。この電界を加える際に必要な電圧は、図１２を用いて説明したように、実効的な障壁高さが小さい程、小さくすることができる。実効的な障壁高さ（ＥBeff）は、中間層１０３のバンドギャップをＥg（ＩｎＧａＡｓＳｂ）、第２半導体層１０２と中間層１０３との間の価電子帯のバンド不連続をΔＥvとすると、「ＥBeff＝Ｅg（ＩｎＧａＡｓＳｂ）−ΔＥv・・・（２）」で表すことができる。 Next, an effective range of composition and thickness will be described. FIG. 3 is a band diagram schematically showing a band arrangement in the vicinity of the tunnel junction 111 in the tunnel field-effect transistor of the embodiment. In this band arrangement, an electric field is applied to the tunnel junction 111, so that electrons tunnel from the valence band of the second semiconductor layer 102 (GaAsSb) to the conduction band of the intermediate layer 103 (InGaAsSb). As described with reference to FIG. 12, the voltage necessary for applying this electric field can be reduced as the effective barrier height is reduced. Assuming that the effective barrier height (E Beff ) is E g (InGaAsSb) as the band gap of the intermediate layer 103 and ΔE v as the band discontinuity of the valence band between the second semiconductor layer 102 and the intermediate layer 103. , “E Beff = E g (InGaAsSb) −ΔE v (2)”.
式（２）から、実効的な障壁高さの低減には、価電子帯のバンド不連続を増加させること、および中間層１０３のバンドギャップを小さくすることが有効であることが分かる。中間層１０３のＶ族元素におけるＳｂの組成比（Ｓｂ組成）を増加させた場合、中間層１０３のバンドギャップと、価電子帯のバンド不連続はともに減少する。すなわち、中間層１０３のＳｂ組成を増加させた場合、実効的な障壁高さは中間層１０３のバンドギャップの減少分だけ小さくなり、価電子帯のバンド不連続の減少分だけ大きくなるため、中間層１０３のＳｂ組成の調整が重要になる。 From equation (2), it can be seen that increasing the band discontinuity of the valence band and reducing the band gap of the intermediate layer 103 are effective in reducing the effective barrier height. When the Sb composition ratio (Sb composition) in the group V element of the intermediate layer 103 is increased, both the band gap of the intermediate layer 103 and the band discontinuity of the valence band decrease. That is, when the Sb composition of the intermediate layer 103 is increased, the effective barrier height is decreased by the decrease in the band gap of the intermediate layer 103 and increased by the decrease in the band discontinuity of the valence band. Adjustment of the Sb composition of the layer 103 is important.
中間層１０３をトンネル接合界面に応用する場合、実効的な障壁高さが従来のトンネル接合界面で用いられるＩｎＧａＡｓよりも小さくなるようにＳｂ組成を調整することが望ましい。図４は、中間層１０３のＩＩＩ族元素におけるＩｎ組成比（Ｉｎ組成）が０．５３の場合について、中間層１０３におけるＳｂ組成を０から０．４まで変化させた場合の実効的な障壁高さの変化を計算により求めた特性図である。 When the intermediate layer 103 is applied to the tunnel junction interface, it is desirable to adjust the Sb composition so that the effective barrier height is smaller than InGaAs used at the conventional tunnel junction interface. FIG. 4 shows the effective barrier height when the Sb composition in the intermediate layer 103 is changed from 0 to 0.4 when the In composition ratio (In composition) in the group III element of the intermediate layer 103 is 0.53. It is the characteristic view which calculated | required the change of thickness by calculation.
実効的な障壁高さは、中間層１０３のＳｂ組成を０から０．１まで増加させることで減少し、さらにＳｂ組成を増加させると増加する。図４から、中間層１０３を用いた場合、実効的な障壁高さをＩｎＧａＡｓよりも小さくするには、中間層１０３のＳｂ組成を０．２以下にする必要があることが分かる。前述したようにＩｎＧａＡｓＳｂのＳｂをＶ族組成として制御するには０．０１以上のＳｂ組成が必要なため、中間層１０３のＳｂ組成の有効範囲は０．０１以上、０．２以下となる。 The effective barrier height decreases when the Sb composition of the intermediate layer 103 is increased from 0 to 0.1, and increases when the Sb composition is further increased. FIG. 4 shows that when the intermediate layer 103 is used, in order to make the effective barrier height smaller than InGaAs, the Sb composition of the intermediate layer 103 needs to be 0.2 or less. As described above, in order to control the Sb of InGaAsSb as the group V composition, an Sb composition of 0.01 or more is required, so the effective range of the Sb composition of the intermediate layer 103 is 0.01 or more and 0.2 or less.
中間層１０３のＳｂ組成を変化させた場合、層厚にも制限が加わる。以下に、この層厚の制限について説明する。図５は、Ｉｎ組成が０．５３のＩｎＧａＡｓＳｂについて、Ｓｂ組成を０から０．４まで変化させた場合のＩｎＰに対する格子不整合の変化を示した特性図である。ＩｎＧａＡｓＳｂでは、Ｓｂ組成を増加させることによりＩｎＰに対する格子不整合が増加する。この格子不整合のため、結晶内部の格子歪が増加し、一定以上の層厚になると格子緩和が起こり易くなる。この格子緩和により結晶欠陥が発生し、デバイス特性を劣化させるため、格子歪が加わった中間層１０３は一定の層厚以下にする必要がある。 When the Sb composition of the intermediate layer 103 is changed, the layer thickness is also limited. Hereinafter, the limitation on the layer thickness will be described. FIG. 5 is a characteristic diagram showing a change in lattice mismatch with respect to InP when the Sb composition is changed from 0 to 0.4 for InGaAsSb having an In composition of 0.53. In InGaAsSb, the lattice mismatch with respect to InP increases by increasing the Sb composition. Due to this lattice mismatch, lattice strain inside the crystal increases, and lattice relaxation tends to occur when the layer thickness exceeds a certain level. In order to cause crystal defects due to this lattice relaxation and to deteriorate device characteristics, the intermediate layer 103 to which lattice strain has been added needs to have a certain thickness or less.
図６は、Ｉｎ組成が０．５３のＩｎＧａＡｓＳｂについて、Ｓｂ組成を０から０．４まで変化させた場合の臨界層厚（格子歪により格子緩和が起き始める層厚）を、非特許文献４をもとに求めた結果を示している。ＩｎＧａＡｓＳｂには、Ｓｂ組成が０．２の場合で約＋１．５％の格子歪が加わる。この場合の臨界層厚は、約１５ｎｍである。このため、中間層１０３の層厚は、１５ｎｍ以下であることが望ましい。 FIG. 6 shows the critical layer thickness (layer thickness at which lattice relaxation starts to occur due to lattice strain) when InSb having an In composition of 0.53 is changed from 0 to 0.4. The results obtained from the original are shown. InGaAsSb has a lattice strain of about + 1.5% when the Sb composition is 0.2. The critical layer thickness in this case is about 15 nm. For this reason, the layer thickness of the intermediate layer 103 is desirably 15 nm or less.
次に層厚の下限について述べる。ＩｎＧａＡｓＳｂは、４つの元素からなる４元混晶である。４元混晶は、ＩｎＰなどの２元混晶と比べると組成と層厚を均一に成長することが困難である。一方、中間層１０３と同様にＩｎＰ基板上の４元混晶であるＩｎＧａＡｓＰでは、量子井戸構造で１ｎｍ刻みでの層厚制御が一般的に行われている。すなわち、中間層１０３は、１ｎｍ以上で層厚を制御することが可能である。以上より、中間層１０３の層厚の有効範囲は、１ｎｍ以上、１５ｎｍ以下となる。 Next, the lower limit of the layer thickness will be described. InGaAsSb is a quaternary mixed crystal composed of four elements. A quaternary mixed crystal is difficult to grow uniformly in composition and layer thickness compared to a binary mixed crystal such as InP. On the other hand, in the case of InGaAsP that is a quaternary mixed crystal on an InP substrate as in the intermediate layer 103, the layer thickness is controlled in increments of 1 nm in a quantum well structure. That is, the thickness of the intermediate layer 103 can be controlled at 1 nm or more. Thus, the effective range of the layer thickness of the intermediate layer 103 is 1 nm or more and 15 nm or less.
上記の例では、ＩｎＧａＡｓＳｂのＩｎ組成が０．５３の場合について説明したが、Ｉｎ組成は０．５３に限定されるものではない。これは、図示しないがＩｎＧａＡｓＳｂ のＩｎ組成を変化させても実効的な障壁高さのＳｂ組成に対する変化は、実効的な障壁高さの絶対値が異なるだけで図４と同様の傾向を示すためである。したがって、中間層１０３のＩｎ組成が０．５３以外の場合であっても、Ｓｂ組成の有効範囲（０．０１以上、０．２以下）は変わるものではない。 In the above example, the case where the In composition of InGaAsSb is 0.53 has been described. However, the In composition is not limited to 0.53. Although not shown, even if the In composition of InGaAsSb is changed, the change of the effective barrier height to the Sb composition shows the same tendency as in FIG. 4 except that the absolute value of the effective barrier height is different. It is. Therefore, even when the In composition of the intermediate layer 103 is other than 0.53, the effective range (0.01 or more and 0.2 or less) of the Sb composition does not change.
ＩｎＧａＡｓＳｂは、Ｉｎ組成を増加させることにより式（２）における価電子帯のバンド不連続をほとんど変化させることなく、バンドギャップを小さくすることができる。このため、ＩｎＧａＡｓＳｂのＩｎ組成を増加させることは、実効的な障壁高さを低減する上で有効である。 InGaAsSb can reduce the band gap without increasing the band discontinuity of the valence band in Formula (2) by increasing the In composition. Therefore, increasing the In composition of InGaAsSb is effective in reducing the effective barrier height.
図７は、Ｓｂ組成が０．０１のＩｎＧａＡｓＳｂについて、Ｉｎ組成を０．５３から１．０まで変化させた場合の実効的な障壁高さの変化を計算した図である。図７より、中間層１０３のＩｎ組成を増加させることで実効的な障壁高さを小さくできることが分かる。原理的には、Ｉｎ組成を１とした場合、言い換えると、中間層をＩｎＡｓＳｂから構成した場合に、実効的な障壁層の高さが最も低くなる。図７ではＳｂ組成が０．０１の場合について示したが、Ｓｂ組成が０．０１以上、０．２以下の場合、実効的な障壁高さは図７と同様にＩｎ組成の増加により単調に減少する。以上のことから、実効的な障壁高さを小さくするためには、中間層１０３のＩｎ組成を０．５３以上にすることが望ましい。 FIG. 7 is a graph showing the calculated change in effective barrier height when the In composition is changed from 0.53 to 1.0 for InGaAsSb having an Sb composition of 0.01. From FIG. 7, it can be seen that the effective barrier height can be reduced by increasing the In composition of the intermediate layer 103. In principle, when the In composition is 1, in other words, when the intermediate layer is made of InAsSb, the effective barrier layer height is the lowest. FIG. 7 shows the case where the Sb composition is 0.01. However, when the Sb composition is 0.01 or more and 0.2 or less, the effective barrier height is monotonous as the In composition increases as in FIG. Decrease. From the above, in order to reduce the effective barrier height, the In composition of the intermediate layer 103 is desirably 0.53 or more.
ＩｎＧａＡｓＳｂでは、Ｉｎ組成が０．５３以上の場合、Ｉｎ組成が増加することでＩｎＰよりも格子定数が大きくなり、結晶内部に加わる格子歪が増加する。前述したように、ＩｎＰに対して格子不整合が大きな結晶では、層厚を増加させることにより結晶欠陥が発生する。この格子不整合に起因した格子緩和は、ＩｎＧａＡｓの結晶成長時にＳｂを添加することで抑制できることが知られている（例えば、非特許文献５を参照）。 In InGaAsSb, when the In composition is 0.53 or more, the lattice constant is larger than that of InP due to the increase of the In composition, and the lattice strain applied to the inside of the crystal is increased. As described above, in a crystal having a large lattice mismatch with respect to InP, crystal defects are generated by increasing the layer thickness. It is known that the lattice relaxation due to this lattice mismatch can be suppressed by adding Sb during InGaAs crystal growth (see, for example, Non-Patent Document 5).
ＩｎＧａＡｓＳｂは、ＩｎＧａＡｓにＳｂが組成レベルで加えられた結晶と考えることができ、ＩｎＧａＡｓＳｂでもＩｎＧａＡｓと比べて、同じ格子不整合であっても格子緩和が起こり難いことに変わりはない（例えば、非特許文献６を参照）。すなわち、ＩｎＧａＡｓＳｂはＩｎ組成を増加させても格子緩和に起因した結晶欠陥が起こり難く、ＩｎＧａＡｓＳｂを中間層とした本特許の構造も同様に結晶欠陥が起こり難いと言える。 InGaAsSb can be considered as a crystal in which Sb is added to InGaAs at the composition level. InGaAsSb is also less susceptible to lattice relaxation than InGaAs, even if it has the same lattice mismatch (for example, non-patent Reference 6). That is, it can be said that InGaAsSb hardly causes crystal defects due to lattice relaxation even when the In composition is increased, and the structure of this patent using InGaAsSb as an intermediate layer is also unlikely to cause crystal defects.
中間層１０３の臨界層厚は、Ｓｂ組成とＩｎ組成が関係し、結晶成長条件にも大きく依存する。しかし、中間層１０３のＳｂ組成が０．０１以上、０．２以下、Ｉｎ組成が０．５３以上、１．０以下の範囲であれば、１ｎｍから１５ｎｍまでの範囲で格子緩和が発生しない層厚に設定することが可能である。すなわち、中間層１０３のＩｎ組成が、０．５３以上である場合、中間層１０３の層厚はＩｎ組成に応じて１ｎｍから１５ｎｍまでの範囲で、適宜、格子緩和が起こらないように設定すれば良い。 The critical layer thickness of the intermediate layer 103 is related to the Sb composition and the In composition, and greatly depends on the crystal growth conditions. However, if the Sb composition of the intermediate layer 103 is 0.01 or more and 0.2 or less, and the In composition is 0.53 or more and 1.0 or less, a layer in which lattice relaxation does not occur in the range of 1 nm to 15 nm. It is possible to set the thickness. That is, when the In composition of the intermediate layer 103 is 0.53 or more, the layer thickness of the intermediate layer 103 is set in a range from 1 nm to 15 nm depending on the In composition, so that lattice relaxation does not occur appropriately. good.
次に、実際に作製した試料における特性評価の結果について説明する。はじめに、作製したトンネル接合界面の評価について説明する。図８は、作製した試料の層構造を示す構成図である。試料の作製においては、よく知られた有機金属分子線エピタキシー法を用いた。また、ＩＩＩ族原料ガスは、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）を用いた。また、Ｖ族原料ガスは、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）、トリスジメチルアミノアンチモン（ＴＤＭＡＳｂ）を用いた。 Next, the result of the characteristic evaluation on the actually manufactured sample will be described. First, the evaluation of the produced tunnel junction interface will be described. FIG. 8 is a configuration diagram showing the layer structure of the manufactured sample. In the preparation of the sample, a well-known metalorganic molecular beam epitaxy method was used. Trimethylindium (TMIn) and triethylgallium (TEGa) were used as the group III source gas. Further, phosphine (PH 3 ), arsine (AsH 3 ), and trisdimethylaminoantimony (TDMASb) were used as the group V source gas.
まず、ｎ−ＩｎＰ基板２０１上に、層厚が０．２ｍｍのｎ−ＩｎＰ層２０２と、層厚が０．３ｍｍのＩｎＧａＡｓからなる第１半導体層２０３を積層し、引き続いて中間層として層厚が１０ｎｍのＩｎ0.74Ｇａ0.26Ａｓ0.90Ｓｂ0.10からなる中間層２０４を積層し、最後に層厚が０．１５ｍｍのＧａＡｓＳｂからなる第２半導体層２０５を積層した。第１半導体層２０３および第２半導体層２０５は、ＩｎＰにほぼ格子整合するようにそれぞれ組成を調整する。 First, an n-InP layer 202 having a layer thickness of 0.2 mm and a first semiconductor layer 203 made of InGaAs having a layer thickness of 0.3 mm are stacked on an n-InP substrate 201, and subsequently, the layer thickness is used as an intermediate layer. An intermediate layer 204 made of In 0.74 Ga 0.26 As 0.90 Sb 0.10 with a thickness of 10 nm was laminated, and finally a second semiconductor layer 205 made of GaAsSb with a layer thickness of 0.15 mm was laminated. The compositions of the first semiconductor layer 203 and the second semiconductor layer 205 are adjusted so as to substantially lattice match with InP.
中間層２０４は、前述したようにＳｂを組成として含んでいるためにＩｎＰに対する格子不整合が大きくても格子緩和が起き難いと考えられる。このことを確認するため、本実施例では層厚を１０ｎｍとした中間層２０４は、ＩｎＧａＡｓでは容易に格子緩和が起こる＋２．１％もの格子不整合を持つＩｎ0.74Ｇａ0.26Ａｓ0.90Ｓｂ0.10を用いた。 Since the intermediate layer 204 contains Sb as a composition as described above, it is considered that lattice relaxation is unlikely to occur even if the lattice mismatch with InP is large. In order to confirm this, in this embodiment, the intermediate layer 204 having a layer thickness of 10 nm uses In 0.74 Ga 0.26 As 0.90 Sb 0.10 having lattice mismatch of + 2.1% in which lattice relaxation easily occurs in InGaAs. It was.
この試料について、Ｘ線回折パターンを測定し、シミュレーション結果と比較する。図９は、上述した試料に対する実験結果（ａ）とシミュレーション結果（ｂ）を示したものである。実験結果とシミュレーション結果は、細かな振幅も含めてよく一致している。この細かい振幅は、作製した試料の構造において、第１の半導体層２０３から第２の半導体層２０５までのすべての界面を反映したものであり、これらの界面の平坦性が良好であることを示している。入射角が３０．２度付近のピークは、主に中間層２０４を反映したものであり、中間層２０４はＩｎＰとの格子不整合が大きいにも関わらず、格子緩和が起きていないことを示している。 About this sample, an X-ray diffraction pattern is measured and compared with a simulation result. FIG. 9 shows experimental results (a) and simulation results (b) for the above-described sample. The experimental and simulation results are in good agreement, including fine amplitudes. This fine amplitude reflects all the interfaces from the first semiconductor layer 203 to the second semiconductor layer 205 in the structure of the manufactured sample, and indicates that the flatness of these interfaces is good. ing. The peak at an incident angle of about 30.2 degrees mainly reflects the intermediate layer 204, indicating that the intermediate layer 204 has no lattice relaxation despite large lattice mismatch with InP. ing.
中間層２０４と第２半導体層２０５との間の界面の平坦性と結晶欠陥の有無について、さらに詳しく調べるため、ＨＡＡＤＦ−ＳＴＥＭを用いた断面観察を行った。断面観察は、比較のために作製した図８において、中間層２０４がない試料に関しても実施した。図１０は、このＨＡＡＤＦ−ＳＴＥＭを用いた断面観察の結果を示したものである。界面の平坦性に関しては、中間層２０４（ＩｎＧａＡｓＳｂ）を挿入することで、中間層２０４と第２半導体層２０５（ＧａＡｓＳｂ）との界面（トンネル接合界面）が明瞭になり、界面の平坦性も良くなっていることが確認された。なお、ＨＡＡＤＦ−ＳＴＥＭで検出できるような結晶欠陥は、中間層の有無によらず、いずれの試料でも観察されなかった。 In order to investigate in more detail the flatness of the interface between the intermediate layer 204 and the second semiconductor layer 205 and the presence or absence of crystal defects, cross-sectional observation using HAADF-STEM was performed. The cross-sectional observation was also performed on a sample without the intermediate layer 204 in FIG. FIG. 10 shows the result of cross-sectional observation using this HAADF-STEM. Regarding the flatness of the interface, by inserting the intermediate layer 204 (InGaAsSb), the interface (tunnel junction interface) between the intermediate layer 204 and the second semiconductor layer 205 (GaAsSb) becomes clear, and the flatness of the interface is also good. It was confirmed that Note that no crystal defects that could be detected by HAADF-STEM were observed in any sample regardless of the presence or absence of the intermediate layer.
ＴＥＭやＳＴＥＭは、結晶欠陥の観察に広く用いられている方法であるが、ここで観察されるのは貫通転位などの比較的広範囲にわたる結晶欠陥であり、界面で局所的に発生する点欠陥などの結晶欠陥は観察が困難である。この局所的な結晶欠陥に関しては、界面の平坦性からある程度は判断することができる。一般的に、界面の平坦性が良いほど、結晶欠陥は発生し難く、結晶欠陥があったとしても、欠陥密度は少ない場合が多い。したがって、中間層を用いた場合は、中間層がない場合よりも界面の平坦性が良いため、結晶欠陥が起こり難く、結晶欠陥があったとしても、欠陥密度は少ないと考えられる。 TEM or STEM is a widely used method for observing crystal defects, but what is observed here is a relatively wide range of crystal defects such as threading dislocations, and point defects locally generated at the interface. These crystal defects are difficult to observe. This local crystal defect can be judged to some extent from the flatness of the interface. In general, the better the flatness of the interface, the more difficult the crystal defects are generated, and even if there are crystal defects, the defect density is often small. Therefore, when the intermediate layer is used, since the flatness of the interface is better than when there is no intermediate layer, crystal defects are less likely to occur, and even if there are crystal defects, the defect density is considered to be low.
Ｉｎ0.74Ｇａ0.26Ａｓ0.90Ｓｂ0.10から構成した中間層は、前述したトンネル接合の実効的な障壁高さを低減できるＳｂ組成（０．０１以上、０．２以下）、Ｉｎ組成（０．５３以上、１．０以下）を満たしている。計算からは、中間層がある構造では、中間層がない場合に比べて実効的な障壁高さを５０ｍｅＶ以上低減できると見積もられた。以上のことから、本発明の中間層を用いた構造をトンネル電界トランジスタに用いることで、トンネル接合界面における結晶欠陥の発生を抑制でき、さらにトンネル接合の実効的な障壁高さを低減できることが分かる。 The intermediate layer composed of In 0.74 Ga 0.26 As 0.90 Sb 0.10 has an Sb composition (0.01 or more, 0.2 or less) and an In composition (0.53 or more) that can reduce the effective barrier height of the tunnel junction described above. 1.0 or less). From the calculation, it was estimated that the effective barrier height can be reduced by 50 meV or more in the structure with the intermediate layer as compared with the case without the intermediate layer. From the above, it can be seen that the use of the structure using the intermediate layer of the present invention for a tunnel electric field transistor can suppress the generation of crystal defects at the tunnel junction interface and further reduce the effective barrier height of the tunnel junction. .
上述では、中間層のＩｎ組成が０．７４、Ｓｂ組成が０．１０、層厚が１０ｎｍの場合について示したが、組成や層厚は設計や作製の容易さを考慮して変更できるため、組成と層厚はこれに限られるものではなく、上述した実施の形態における組成と層厚の範囲内で変更することが可能なことは明らかである。 In the above description, the intermediate layer has an In composition of 0.74, an Sb composition of 0.10, and a layer thickness of 10 nm. However, since the composition and the layer thickness can be changed in consideration of the ease of design and production, It is obvious that the composition and the layer thickness are not limited to these, and can be changed within the range of the composition and the layer thickness in the above-described embodiment.
また、上述では、結晶成長方法として有機金属分子線エピタキシー法を用いた場合について説明したが、本発明の層構成は、有機金属気相エピタキシー法や分子線エピタキシー法などの他の成長方法を用いても作製できるため、結晶成長方法によらず有効なことは明らかである。 In the above description, the case where the metal organic molecular beam epitaxy method is used as the crystal growth method has been described. However, the layer structure of the present invention uses another growth method such as a metal organic vapor phase epitaxy method or a molecular beam epitaxy method. However, it is clear that it is effective regardless of the crystal growth method.
次に、本発明の実施の形態におけるトンネル電界効果トランジスタについて、図１１を用いてより詳細に説明する。このトンネル電界効果トランジスタは、まず、ｎ型のＩｎＰからなる基板３０１の上に、ｎ型のＩｎＰからなるバッファ層３０２を備える。また、バッファ層３０２の上には、第１半導体層３０３，中間層３０４，第２半導体層３０５から構成されたメサ部を備える。第１半導体層３０３は、ＩｎＧａＡｓから構成されている。中間層３０４は、ＩｎＧａＡｓＳｂから構成されている。第２半導体層３０５は、ｐ型のＧａＡｓＳｂから構成されている。 Next, the tunnel field effect transistor according to the embodiment of the present invention will be described in more detail with reference to FIG. The tunnel field effect transistor includes a buffer layer 302 made of n-type InP on a substrate 301 made of n-type InP. In addition, a mesa portion including a first semiconductor layer 303, an intermediate layer 304, and a second semiconductor layer 305 is provided on the buffer layer 302. The first semiconductor layer 303 is made of InGaAs. The intermediate layer 304 is made of InGaAsSb. The second semiconductor layer 305 is made of p-type GaAsSb.
また、第１半導体層３０３，中間層３０４，第２半導体層３０５から構成されたメサ部の側面には、ゲート絶縁層３０６が形成され、メサ部の側面には、ゲート絶縁層３０６を介してゲート電極３０７が形成されている。ゲート電極３０７により、中間層３０４と第２半導体層３０５との界面におけるトンネル接合に、電界を印加可能としている。また、第２半導体層３０５の上には、ソース電極３０８がオーミック接続して形成されている。また、基板３０１の裏面には、ドレイン電極３０９がオーミック接続して形成されている。 A gate insulating layer 306 is formed on the side surface of the mesa portion including the first semiconductor layer 303, the intermediate layer 304, and the second semiconductor layer 305, and the side surface of the mesa portion is interposed via the gate insulating layer 306. A gate electrode 307 is formed. An electric field can be applied to the tunnel junction at the interface between the intermediate layer 304 and the second semiconductor layer 305 by the gate electrode 307. A source electrode 308 is formed on the second semiconductor layer 305 in ohmic contact. A drain electrode 309 is formed on the back surface of the substrate 301 by ohmic connection.
上述したトンネル電界効果トランジスタの製造について、簡単に説明する。まず、基板３０１の上に、有機金属分子線エピタキシー法を用い、層厚が０．２ｍｍのｎ−ＩｎＰ層、層厚が０．３ｍｍのＩｎＧａＡｓ層を積層し、引き続いて層厚が１０ｎｍのＩｎ0.74Ｇａ0.26Ａｓ0.90Ｓｂ0.10層を積層し、最後に層厚が０．１５ｍｍのｐ−ＧａＡｓＳｂ層を積層する。ＩＩＩ族原料ガスは、ＴＭＩｎ、ＴＥＧａを用いればよい。また、Ｖ族原料ガスは、ＰＨ3、ＡｓＨ3、ＴＤＭＡＳｂを用いればよい。 The manufacture of the tunnel field effect transistor described above will be briefly described. First, an n-InP layer having a layer thickness of 0.2 mm and an InGaAs layer having a layer thickness of 0.3 mm are stacked on the substrate 301 by using a metal organic molecular beam epitaxy method, and subsequently, an InGaAs layer having a thickness of 10 nm is stacked. A 0.74 Ga 0.26 As 0.90 Sb 0.10 layer is laminated, and finally a p-GaAsSb layer having a layer thickness of 0.15 mm is laminated. TMIn and TEGa may be used as the group III source gas. Further, PH 3 , AsH 3 , and TDMASb may be used as the group V source gas.
次に、公知のリソグラフィー技術およびエッチング技術により、ＩｎＧａＡｓ層、Ｉｎ0.74Ｇａ0.26Ａｓ0.90Ｓｂ0.10層、ｐ−ＧａＡｓＳｂ層をパターニングし、第１半導体層３０３，中間層３０４，第２半導体層３０５からなるメサ部を形成する。 Next, the InGaAs layer, the In 0.74 Ga 0.26 As 0.90 Sb 0.10 layer, and the p-GaAsSb layer are patterned by a known lithography technique and etching technique to form the first semiconductor layer 303, the intermediate layer 304, and the second semiconductor layer 305. A mesa portion is formed.
次に、メサ部を覆うようにゲート絶縁膜３０６となるＡｌ2Ｏ3の膜を形成し、次いで、Ａｌ2Ｏ3の膜の上に、ゲート電極３０７となる金属膜を蒸着する。次に、ソース電極を形成する領域のＡｌ2Ｏ3の膜および金属膜を、リソグラフィー技術およびエッチング技術により除去して、この領域に金属膜を蒸着して、ソース電極３０８を形成する。 Next, an Al 2 O 3 film to be the gate insulating film 306 is formed so as to cover the mesa portion, and then a metal film to be the gate electrode 307 is deposited on the Al 2 O 3 film. Next, the Al 2 O 3 film and the metal film in the region where the source electrode is to be formed are removed by the lithography technique and the etching technique, and the metal film is deposited in this area to form the source electrode 308.
ソース電極３０８は、ゲート電極３０７とは絶縁分離した状態に形成する。この後、基板３０１の裏面に、例えば、蒸着法により金属を堆積することで、ドレイン電極３０９を形成する。 The source electrode 308 is formed so as to be insulated from the gate electrode 307. Thereafter, a drain electrode 309 is formed on the back surface of the substrate 301 by depositing metal by, for example, vapor deposition.
ここで、トンネル電界トランジスタの駆動電圧を下げるためには、ドレイン電流（ドレイン〜ソース間に流れる電流）を小さなゲート電圧（ゲート〜ソース間の電圧）で大きく変化させることが重要となる。この性能指標には、サブスレッショルド係数が用いられる。このサブスレッショルド係数とは、ドレイン電流が１桁増加するのに必要なゲート電圧のことであり、基本的にはサブスレッショルド係数が小さいほど低電圧での駆動が可能である。 Here, in order to lower the driving voltage of the tunnel field transistor, it is important to largely change the drain current (current flowing between the drain and the source) with a small gate voltage (voltage between the gate and the source). A subthreshold coefficient is used for this performance index. The subthreshold coefficient is a gate voltage required for the drain current to increase by one digit. Basically, the smaller the subthreshold coefficient, the lower the voltage can be driven.
実際に作製した上述の中間層３０４のあるトンネル電界効果トランジスタでは、サブスレッショルド係数が３５０ｍＶ／ｄｅｃである。一方、中間層を形成していない、中間層以外は同一構成のトンネル電界効果トランジスタでは、サブスレッショルド係数が４２０ｍＶ／ｄｅｃである。このように、実施の形態における中間層の挿入は、トンネル電界効果トランジスタの駆動電圧の低減に有効である。 In the tunnel field effect transistor having the above-described intermediate layer 304 actually manufactured, the subthreshold coefficient is 350 mV / dec. On the other hand, in the tunnel field effect transistor having the same configuration except for the intermediate layer in which the intermediate layer is not formed, the subthreshold coefficient is 420 mV / dec. Thus, the insertion of the intermediate layer in the embodiment is effective for reducing the drive voltage of the tunnel field effect transistor.
また、トンネル電界トランジスタにおいて、オン状態での電流を増加させるためには、ドレイン電流の飽和値が大きいことが望ましい。実際に作製した上述の中間層３０４のあるトンネル電界効果トランジスタでは、ドレイン電流の飽和値は、２．５Ａ／ｍである。一方、中間層を形成していない、中間層以外は同一構成のトンネル電界効果トランジスタでは、ドレイン電流の飽和値は、１．８Ａ／ｍである。このように、実施の形態における中間層の挿入は、トンネル電界効果トランジスタのオン状態における電流を増加させる上でも有効である。 Further, in the tunnel field transistor, in order to increase the current in the on state, it is desirable that the drain current has a large saturation value. In the tunnel field effect transistor having the above-described intermediate layer 304 actually manufactured, the saturation value of the drain current is 2.5 A / m. On the other hand, in the tunnel field effect transistor having the same configuration except for the intermediate layer in which the intermediate layer is not formed, the saturation value of the drain current is 1.8 A / m. As described above, the insertion of the intermediate layer in the embodiment is also effective in increasing the current in the ON state of the tunnel field effect transistor.
なお、図１１を用いて説明したトンネル電界効果トランジスタでは、メサ構造を用いた所謂縦型のトランジスタについて例示したが、これに限るものではない。例えば、プレーナ型などの他の構造を持つトンネル電界トランジスタにおいても、中間層を用いることでトンネル接合界面とＶ族元素の切り換え界面とを分離できるため、上述同様の効果が得られることは明らかである。 In the tunnel field effect transistor described with reference to FIG. 11, a so-called vertical transistor using a mesa structure is illustrated, but the present invention is not limited to this. For example, even in a tunnel field transistor having another structure such as a planar type, it is clear that the same effect as described above can be obtained because the tunnel junction interface and the V group element switching interface can be separated by using the intermediate layer. is there.
以上に説明したように、本発明によれば、ＩｎＧａＡｓから構成された第１半導体層とＧａＡｓＳｂから構成された第２半導体層との間に、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層を挿入したので、ＩｎＧａＡｓの層とＧａＡｓＳｂの層とを用いたトンネル電界効果トランジスタのデバイス特性が改善できるようになる。 As described above, according to the present invention, the intermediate layer made of InGaAsSb having a lattice constant larger than that of InP is provided between the first semiconductor layer made of InGaAs and the second semiconductor layer made of GaAsSb. Therefore, the device characteristics of the tunnel field effect transistor using the InGaAs layer and the GaAsSb layer can be improved.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。 The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious.
１０１…第１半導体層、１０２…第２半導体層、１０３…中間層、１０４…ゲート電極、１１１…トンネル接合。 DESCRIPTION OF SYMBOLS 101 ... 1st semiconductor layer, 102 ... 2nd semiconductor layer, 103 ... Intermediate | middle layer, 104 ... Gate electrode, 111 ... Tunnel junction.
Claims (3)
前記第１半導体層と前記第２半導体層との間に形成されて、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層と、
前記中間層と前記第２半導体層との間に形成される前記トンネル接合にゲート電界を印加するためのゲート電極と
を備えることを特徴とするトンネル電界効果トランジスタ。 A first semiconductor layer made of InGaAs formed on a substrate made of InP and a second semiconductor layer made of GaAsSb formed on the substrate; and the first semiconductor layer and the first semiconductor layer A tunnel field effect transistor by a tunnel junction formed between two semiconductor layers,
An intermediate layer made of InGaAsSb formed between the first semiconductor layer and the second semiconductor layer and having a lattice constant larger than that of InP;
A tunnel field effect transistor comprising: a gate electrode for applying a gate electric field to the tunnel junction formed between the intermediate layer and the second semiconductor layer.
前記中間層は、Ｖ族元素におけるＳｂの組成比が０．０１以上０．２以下であり、
前記第１半導体層、前記中間層、および前記第２半導体層の積層方向の前記中間層の厚さは、１ｎｍ以上１５ｎｍ以下とされている
ことを特徴とするトンネル電界効果トランジスタ。 The tunnel field effect transistor of claim 1,
The intermediate layer has a composition ratio of Sb in the group V element of 0.01 or more and 0.2 or less,
A tunnel field effect transistor characterized in that a thickness of the intermediate layer in the stacking direction of the first semiconductor layer, the intermediate layer, and the second semiconductor layer is 1 nm or more and 15 nm or less.
前記中間層は、ＩＩＩ族元素におけるＩｎの組成比が、０．５３以上であることを特徴とするトンネル電界効果トランジスタ。 The tunnel field effect transistor according to claim 1 or 2,
The tunnel field effect transistor, wherein the intermediate layer has a composition ratio of In in the group III element of 0.53 or more.
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