JP2018521622A5

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Info

Publication number: JP2018521622A5
Application number: JP2018501892A
Authority: JP
Filing date: 2016-06-30
Publication date: 2019-07-18

Claims

ブーストスイッチングレギュレータ回路であって、
第1の電圧を受けるように構成される第1の端子と、第2の端子とを有するインダクタと、
前記インダクタの前記第2の端子に結合される第1の端子と、第1の基準電圧を受けるように構成される第2の端子とを有する第1のスイッチと、
前記インダクタの前記第2の端子に結合される第1の端子と、前記ブーストスイッチングレギュレータの出力端子に結合される第2の端子とを有する第2のスイッチと、
前記インダクタの前記第1の端子に結合される第1の端子と、第2の端子とを有する第1のキャパシタと、
前記キャパシタの前記第2の端子に結合される第1の端子と、第2の端子とを有する第1のレジスタと、
前記レジスタの前記第2の端子に結合される第1の端子と、前記第1の基準電圧を受けるように構成される第2の端子とを有する第3のスイッチと、
前記レジスタの前記第2の端子に結合される第1の端子と、第2の基準電圧に結合される第2の端子とを有する第4のスイッチと
を備え、
前記インダクタの前記第2の端子が前記第1の基準電圧に結合されるとき、前記第1のレジスタの前記第2の端子が前記第2の基準電圧に結合され、
前記インダクタの前記第2の端子が前記出力端子に結合されるとき、前記レジスタの前記第2の端子が前記第2の基準電圧に結合される、
回路。
前記第2の基準電圧が、前記ブーストスイッチングレギュレータの前記出力端子上の出力電圧である、請求項1に記載の回路。
前記第1のスイッチがクローズとなるとき、前記第2のスイッチがオープンとなり、前記第3のスイッチがオープンとなり、かつ前記第4のスイッチがクローズとなり、前記第1のスイッチがオープンであるとき、前記第2のスイッチがクローズとなり、前記第3のスイッチがクローズとなり、かつ前記第4のスイッチがオープンとなる、請求項2に記載の回路。
前記インダクタの前記第1の端子に結合される第1の端子と、第2の端子とを有する第2のキャパシタと、
前記第2のキャパシタの前記第2の端子に結合される第1の端子と、前記インダクタの前記第2の端子に結合される第2の端子とを有する第2のレジスタと
をさらに備える、請求項2に記載の回路。
前記ブーストスイッチングレギュレータの前記出力端子上のブーストされた出力電圧と、前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する第1の感知電圧と、前記第2のキャパシタの前記第2の端子上のDCインダクタ電流に対応する第2の感知電圧とを受けるように構成される制御回路をさらに備える、請求項4に記載の回路。
前記インダクタ電流に対応する第1のランプ信号を発生させるために、前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する第1の感知電圧と、前記第2のキャパシタの前記第2の端子上のDCインダクタ電流に対応する第2の感知電圧とを受けるように構成される電圧コンバイナ回路と、
第2のランプ信号を生成するためのランプ発生器回路と、
前記第1のランプ信号に基づいて前記第2のランプ信号を補償するためのランプ傾斜補償回路と
をさらに備える、請求項4に記載の回路。
前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する第1の感知電圧を受け、かつ第1の電流を発生させるように構成される第3のキャパシタと、
第2の電流を発生させるために前記第2のキャパシタの前記第2の端子上のDCインダクタ電流に対応する第2の感知電圧を受けるための第1の電圧電流変換器と、
第1の端子および第2の端子を有する第4のキャパシタと、
前記インダクタ電流に対応する第1のランプ信号を発生させるために前記第1の電流と前記第2の電流とを加算するための、前記第4のキャパシタの前記第2の端子に結合されるレジスタネットワークと、
第2のランプ信号を発生させるために前記第4のキャパシタの前記第1の端子に結合される電流源であって、前記第4のキャパシタの前記第1の端子が比較器の入力に結合される、電流源と
をさらに備える、請求項4に記載の回路。
前記ブーストスイッチングレギュレータの前記出力端子上のブーストされた出力電圧と、前記第1のキャパシタの前記第2の端子上のACインダクタ電流に対応する感知電圧とを受けるように構成される制御回路をさらに備える、請求項2に記載の回路。
前記ブーストスイッチングレギュレータが、前記ブーストされた出力電圧と、電圧制御モードにおいて前記ACインダクタ電流に対応する前記感知電圧とを使用するように構成される、請求項8に記載の回路。
ブーストされた安定化電圧を生成する方法であって、
入力電圧をインダクタの第1の端子に結合するステップと、
前記インダクタの第2の端子を第1の基準電圧とブーストされた出力電圧との間で交互に結合するステップと、
前記入力電圧を積分器回路の第1の端子に結合するステップと、
前記インダクタ内の電流に対応する電圧を発生させるために、前記積分器回路の第2の端子を前記第1の基準電圧と第2の基準電圧との間で交互に結合するステップと
を含み、
前記インダクタの前記第2の端子が前記第1の基準電圧に結合されるとき、前記積分器回路の前記第2の端子が前記第2の基準電圧に結合され、前記インダクタの前記第2の端子が前記ブーストされた出力電圧に結合されるとき、前記積分器回路の前記第2の端子が前記第2の基準電圧に結合される、
方法。
前記第2の基準電圧が前記ブーストされた出力電圧である、請求項10に記載の方法。
少なくとも前記インダクタの前記第2の端子と前記第1の基準電圧との間に結合される第1のスイッチと、前記インダクタの前記第2の端子と前記ブーストされた出力電圧を有する出力端子との間に結合される第2のスイッチと、前記積分器回路の前記第2の端子と前記第1の基準電圧との間に結合される第3のスイッチと、前記積分器の前記第2の端子と前記第2の基準電圧との間に結合される第4のスイッチとに対する複数のスイッチング信号を生成するステップをさらに含み、前記第1のスイッチがクローズとなるとき、前記第2のスイッチがオープンとなり、前記第3のスイッチがオープンとなり、かつ前記第4のスイッチがクローズとなり、前記第1のスイッチがオープンであるとき、前記第2のスイッチがクローズとなり、前記第3のスイッチがクローズとなり、かつ前記第4のスイッチがオープンとなる、請求項10に記載の方法。
前記入力電圧を第2のキャパシタの第1の端子に結合するステップをさらに含み、前記第2のキャパシタが第2のレジスタの第1の端子に結合される第2の端子を有し、前記第2のレジスタが前記インダクタの前記第2の端子に結合される第2の端子を含み、電流制御モードにおいて、ACインダクタ電流に対応する前記積分器回路からの第1の感知電圧と、DCインダクタ電流に対応する前記第2のキャパシタの前記第2の端子上の第2の感知電圧とを組み合わせるステップをさらに含む、請求項10に記載の方法。
電圧制御モードにおいて動作する制御回路において、ACインダクタ電流に対応する前記積分器回路からの第1の感知電圧と、前記ブーストされた出力電圧とを受けるステップをさらに含む、請求項10に記載の方法。
前記積分器回路が、前記入力電圧に結合される第1の端子と、第1のレジスタの第1の端子に結合される第2の端子とを有する第1のキャパシタを備え、前記第1のレジスタの前記第2の端子が、前記積分器回路の前記第2の端子である、請求項10に記載の方法。