JP2018506897A5 - - Google Patents

Claims (16)

1. プリント基板（ＰＣＢ）上の出力ドライバと、および
   前記ＰＣＢ上の複数のチップと、ここにおいて、前記チップは第１のチップと第２のチップを含む、
   を備え、前記ＰＣＢは、
   前記出力ドライバに接続された第１の送信ラインと、
   前記第１の送信ラインおよび前記第１のチップに接続された第２の送信ラインと、および
   前記第１の送信ラインと前記第２のチップに接続された第３の送信ラインと、
   前記第１の送信ライン、前記第２の送信ライン、および前記第３の送信ラインの接合部におけるインピーダンスの変化のため、前記出力ドライバから駆動される信号の反射の低減をもたらすために、
   前記第２の送信ラインは前記第１の送信ラインの長さの１０倍以上の長さを有し、
   前記第３の送信ラインは前記第１の送信ラインの前記長さの１０倍以上の長さを有する、
   を備えた、装置。
2. 前記第２の送信ラインは前記ＰＣＢ上で終端抵抗に結合されることなく前記第１のチップに接続し、前記第３の送信ラインは、前記ＰＣＢ上で終端抵抗に結合されることなく前記第２のチップに接続する、請求項１の装置。
3. 前記出力ドライバは同じ信号を前記複数のチップに送信するように構成される、請求項１の装置。
4. 前記出力ドライバは前記第１の送信ライン上の前記信号を前記第２および第３の送信ラインを介して前記複数のチップに送信するように構成され、前記信号は、制御信号、クロック信号またはアドレス信号のうちの１つである、請求項３の装置。
5. 前記第１の送信ラインの前記長さは、前記信号を、前記信号の立ち上がり時間の１／５未満遅延させるように構成される、請求項３の装置。
6. 前記第２の送信ラインと前記第３の送信ラインの特性インピーダンスは前記第１の送信ラインの特性インピーダンスに等しい、請求項１の装置。
7. 前記出力ドライバの出力インピーダンスは並列の前記第２および第３の送信ラインの特性インピーダンスにほぼ等しい、請求項１の装置。
8. 前記出力ドライバの出力インピーダンスは前記第２の送信ラインまたは前記第３の送信ラインの特性インピーダンスの１／２にほぼ等しい、請求項１の装置。
9. プリント基板（ＰＣＢ）上の信号を伝搬するための装置において、
   信号を複数のチップに駆動する手段と、
   前記信号を駆動する前記手段からの前記信号を伝搬する第１の手段と、ここにおいて、前記第１の手段は前記信号を駆動する前記手段に接続される、
   前記第１の手段からの前記信号を伝搬する第２の手段と、ここにおいて、前記第２の手段は、複数のチップの第１のチップと前記第１の手段に接続される、
   前記第１の手段から前記信号を伝搬する第３の手段と、ここにおいて、前記第３の手段は、前記複数のチップの第２のチップと前記第１の手段に接続され、
   前記第１の手段、前記第２の手段、および前記第３の手段の接合部におけるインピーダンスの変化のため、前記信号の反射の低減があるように、
   前記第２の手段は、前記第１の手段の長さの１０倍以上の長さを有し、
   前記第３の手段は、前記第１の手段の長さの１０倍以上の長さを有する、
   を備えた装置。
10. 前記第２の手段は、前記ＰＣＢ上で終端抵抗に結合されることなく前記第１のチップに接続し、前記第３の手段は、前記ＰＣＢ上で終端抵抗に結合されることなく前記第２のチップに接続する、請求項９の装置。
11. 前記第２の手段を介した前記信号および前記第３の手段を介した前記信号は前記第１の手段を介した前記信号と同じ情報を搬送する、請求項９の装置。
12. 前記信号は、制御信号、クロック信号またはアドレス信号の１つである、請求項１１の装置。
13. 前記信号は前記信号の立ち上がり時間の１／５未満だけ前記第１の手段を介して遅延される、請求項１１の装置。
14. 前記第２の手段と前記第３の手段の特性インピーダンスは、前記第１の手段の特性インピーダンスに等しい、請求項９の装置。
15. 前記信号を駆動する前記手段の出力インピーダンスは、並列の前記第１および第２の手段の特性インピーダンスにほぼ等しい、請求項９の装置。
16. 前記信号を駆動する前記手段の出力インピーダンスは、前記第１の手段または前記第２の手段の前記特性インピーダンスの１／２にほぼ等しい、請求項９の装置。