JP2018198104A - 内容参照メモリ - Google Patents

Abstract

【課題】信頼性の高い内容参照メモリを提供することにある。【解決手段】内容参照メモリは、複数のＣＡＭセルと、前記複数のＣＡＭセルに結合されたワード線と、前記複数のＣＡＭセルに結合された複数のビット線と、前記複数のＣＡＭセルに結合された複数のサーチ線と、前記複数のＣＡＭセルに結合されたマッチ線と、前記マッチ線に結合されたマッチアンプと、前記マッチアンプの出力を、前記ワード線の値に応じて、選択可能とする選択回路と、を備える。【選択図】図４

Description

本開示は内容参照メモリに関し、特に、半導体装置に内蔵可能な内容参照メモリ及び内容参照メモリを内蔵する半導体装置に適用可能である。

連想メモリまたはＣＡＭ（内容参照メモリ：Content Addressable Memory）と呼ばれる記憶装置は、記憶しているデータワード(エントリ)の中から検索ワード(サーチデータ)に一致しているものを検索し、一致しているデータワードが見つかった場合は、そのアドレスを出力するものである。

ＣＡＭにはＢＣＡＭ（Binary CAM）とＴＣＡＭ（Ternary CAM）とがある。ＢＣＡＭの各メモリセルは“０”か“１”かのいずれかの情報を記憶する。一方、ＴＣＡＭの場合には、各メモリセルは、“０”および“１”の他に“ドントケア（Don't Care）”の情報を記憶可能である。“ドントケア”は“０”および“１”のどちらでも良いことを示す。

ＴＣＡＭを用いたＴＣＡＭ装置は、インターネットなどのネットワーク用のルータにおいてアドレス検索およびアクセス制御のために幅広く利用されている。

特許文献１は、ＣＡＮマクロのテスト技術を開示している。

特開２００６−２３６５１５号公報

半導体装置に内蔵可能な高い信頼性を有するＴＣＡＭマクロセルを開発および提供する場合、ＴＣＡＭマクロセルのテストを、テスト用の回路構成や配線数をそれほど増加させることなく、比較的簡単に実施可能とすることが望まれる。

本開示の課題は、信頼性の高い内容参照メモリを提供することにある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、内容参照メモリは、複数のＣＡＭセルと、前記複数のＣＡＭセルに結合されたワード線と、前記複数のＣＡＭセルに結合された複数のビット線と、前記複数のＣＡＭセルに結合された複数のサーチ線と、前記複数のＣＡＭセルに結合されたマッチ線と、前記マッチ線に結合されたマッチアンプと、前記マッチアンプの出力を、前記ワード線の値に応じて、出力可能とする選択回路と、を備える。

上記半導体装置によれば、信頼性の高い内容参照メモリを提供することが可能である。

ＣＡＭのテストの問題点を説明するための図である。 実施例に係るＴＣＡＭセルの構成の一例を示す回路図である。 図２のＸセルおよびＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。 実施例に係るＴＣＡＭ装置の構成を示すブロック図である。 実施例に係るＴＣＡＭマクロセルを概念的に示す回路図である。 １ｂｉｔ-ｍｉｓｓテストのタイミングチャートを示す図である。 変形例１に係るＴＣＡＭマクロセルを概念的に示す回路図である。 変形例２に係るＴＣＡＭマクロセルを概念的に示す回路図である。 変形例２に係るＴＣＡＭマクロセルを概念的に示す回路図である。 変形例２に係る選択回路およびマッチアンプのラッチ回路の回路構成の一例を示す図である。 変形例３に係る出力ラッチトリガの生成方法を説明するための図である。 変形例４に係るＴＣＡＭマクロセルを概念的に示す回路図である。 変形例５に係るマッチライン選択回路ＭＬＳの構成の一例を示す図である。 応用例に係る半導体装置の概念的なブロック図である。

本発明者らは、半導体装置に内蔵可能なＣＡＭにおいて、そのサーチ機能の良否判定のテストをマッチ線ＭＬのレベルを検出して行う構成を検討した。

ＣＡＭはエントリの数と同数のマッチ線を有する。ＣＡＭのサーチ機能のテストを行う場合、テストのために入力されるサーチデータと全エントリとを比較し、全マッチ線の出力値が期待値か否かの判定を行う必要がある。全エントリのデータ値と複数のサーチデータとの組み合わせは極めて膨大な数であり、それに対応して、全マッチ線の期待値の組み合わせも膨大な数となる。図１は、ＣＡＭのテストの問題点を説明するためのテスト構成の概念図であり、本発明者により検討されたものである。図１には、内蔵自己試験回路ＢＩＳＴと、ＣＡＭと、プライオリティエンコーダＰＲＥＮと、それら間の接続配線が描かれている。図１において、ＣＡＭは、ｎ＋１ビットのエントリをｍ＋１個を有し、ｍ＋１個のエントリに対応してマッチ線ＭＬ０−ＭＬｍが設けられている。内蔵自己試験回路ＢＩＳＴは、ＣＡＮへテスト用サーチデータを入力するためのｎ＋１本のテストデータ供給配線ｉＴＳＴ（ｎ＋１）と、ＣＡＮのマッチ線ＭＬ０−ＭＬｍからテスト結果を受け取るためのｍ＋１本のテスト結果配線ｏＴＳＴ（ｍ＋１）と、に接続される必要がある。さらに、ｎ＋１個の選択回路Ｓｅｌ（ｎ＋１）が設けられる。選択回路Ｓｅｌ（ｎ＋１）は、テスト動作時においてテストデータ供給配線ｉＴＳＴ（ｎ＋１）を選択し、通常動作時においてｎ＋１本の通常入力配線ｉ（ｎ＋１）を選択する。この構成は、配線数（ｎ＋１本のテストデータ供給配線ｉＴＳＴ（ｎ＋１）とｍ＋１本のテスト結果配線ｏＴＳＴ（ｍ＋１）とを加算した本数（２＋ｎ＋ｍ））が極めて多く、配線性が悪い。そのため、図１の構成は、半導体装置への内蔵には不向きである。

以下、実施形態、実施例、変形例、応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

［実施形態］
本実施形態においては、以下のように構成される。

１）テスト動作におけるサーチ時において、サーチ結果の出力はテスト対象のエントリの選択と同期して、対応するマッチ線を選択して行う。対応するマッチ線の選択は、マッチ線選択回路により行う。マッチ線選択回路は、テスト対象のエントリのワード線の選択レベルに応じて対応するマッチ線を選択する。ＴＣＡＭセルを用いてエントリが記憶される場合、マッチ線選択回路は２本のワード線のいずれか一方のワード線が選択レベルとされることに応じて、対応するマッチ線を選択する。

２）テスト用サーチデータは、スキャン入力回路を用いて、サーチ線へ入力する。テスト用サーチデータは、テスト対象のエントリの格納データに対して、１ビットのミスが発生するようなデータである。１ビットのミスさせるテスト用サーチデータは、テスト対象の全エントリのサーチテストが実施された後、スキャン入力回路によってシフトされ、新たなテスト用サーチデータによって、テスト対象の全エントリに対するサーチテストが再度実施される。

実施形態によれば、ワード線のレベルに応じてマッチ線を選択し、テスト結果を出力する。そのため、テスト結果の出力のためのテスト用信号配線の数が削減可能であり、配線性の向上が可能である。また、スキャン入力回路によってテスト用サーチデータを入力するので、テストデータ（テスト用サーチデータ）の入力のためのテスト用信号の配線数が削減可能であり、配線性の向上が可能である。

［ＴＣＡＭセルの構成］
図２は、実施例に係るＴＣＡＭセルの構成の一例を示す回路図である。図２を参照して、ＴＣＡＭセル（メモリセルＭＣ、または、ビットセル（ｂｉｔｃｅｌｌ）とも称する）は、２個のＳＲＡＭセル（Static Random Access Memory Cell）１１，１２と、データ比較部１３とを含む。ＳＲＡＭセル１１をＸセルとも称し、ＳＲＡＭセル１２をＹセルとも称する。Ｘセル１１は、内部の記憶ノード対ＮＤ１，ＮＤ１＿ｎに互いに相補となる（一方が“１”のとき他方が“０”となる）１ビット（ｂｉｔ）のデータを記憶する。Ｙセル１２は、内部の記憶ノード対ＮＤ２，ＮＤ２＿ｎに互いに相補となる１ビットのデータを記憶する。

ＴＣＡＭセルは、ビット線対ＢＴ，ＢＢ、サーチ線対ＳＴ，ＳＢ、マッチ線ＭＬ、およびワード線ＷＬＡ，ＷＬＢと接続される。ビット線対ＢＴ，ＢＢは、図４のＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。サーチ線対ＳＴ，ＳＢは、ＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。

マッチ線ＭＬは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＡ，ＷＬＢは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬＡ，ＷＬＢは、第１ワード線、第２ワード線という事もできる。

Ｘセル１１は、インバータＩＮＶ１，ＩＮＶ２と、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１，Ｑ２とを含む。インバータＩＮＶ１は、記憶ノードＮＤ１＿ｎから記憶ノードＮＤ１へ向かう方向が順方向となるように、記憶ノードＮＤ１と記憶ノードＮＤ１＿ｎの間に接続される。インバータＩＮＶ２は、ＩＮＶ１と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ１は、記憶ノードＮＤ１とビット線ＢＴとの間に接続される。ＭＯＳトランジスタＱ２は、記憶ノードＮＤ１＿ｎとビット線ＢＢとの間に接続される。ＭＯＳトランジスタＱ１，Ｑ２のゲートは、ワード線ＷＬＡと接続される。

Ｙセル１２は、インバータＩＮＶ３，ＩＮＶ４と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ３，Ｑ４とを含む。インバータＩＮＶ３は、記憶ノードＮＤ２＿ｎから記憶ノードＮＤ２に向かう方向が順方向となるように、記憶ノードＮＤ２と記憶ノードＮＤ２＿ｎの間に接続される。インバータＩＮＶ４は、ＩＮＶ３と並列かつ逆方向に接続される。ＭＯＳトランジスタＱ３は、記憶ノードＮＤ２とビット線ＢＴとの間に接続される。ＭＯＳトランジスタＱ４は、記憶ノードＮＤ２＿ｎとビット線ＢＢとの間に接続される。ＭＯＳトランジスタＱ３，Ｑ４のゲートは、ワード線ＷＬＢと接続される。

データ比較部１３は、ＮチャネルＭＯＳトランジスタＱ６〜Ｑ９を含む。ＭＯＳトランジスタＱ６，Ｑ７はマッチ線ＭＬとの接続点であるノードＮＤ３と接地ノードＧＮＤとの間に直列に接続される。ＭＯＳトランジスタＱ８，Ｑ９は、ノードＮＤ３と接地ノードＧＮＤとの間に直列に、かつ、直列接続されたＭＯＳトランジスタＱ６，Ｑ７の全体と並列に接続される。ＭＯＳトランジスタＱ６，Ｑ８のゲートは、記憶ノードＮＤ１，ＮＤ２とそれぞれ接続される。ＭＯＳトランジスタＱ７，Ｑ９のゲートは、サーチ線ＳＴ，ＳＢとそれぞれ接続される。

なお、ＢＣＡＭのメモリセルは、例えば、図２において、ワード線ＷＬＢ，Ｙセルを削除し、ＭＯＳトランジスタＱ８のゲート電極を、Ｘセルの記憶ノードＮＤ１＿ｎへ接続することで構成できる。

図３は、図２のＸセルおよびＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。

図２および図３を参照して、ＴＣＡＭセルは、２ビットのＳＲＡＭセルを用いて、“０”、“１”、“ｘ”（ドントケア：don't care）の３値を格納することができる。具体的に、Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１２の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“０”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１２の記憶ノードＮＤ２に“１”が格納されているとき、ＴＣＡＭセルには“１”が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“０”が格納され、Ｙセル１２の記憶ノードＮＤ２に“０”が格納されているとき、ＴＣＡＭセルには“ｘ”（ドントケア）が格納されているとする。Ｘセル１１の記憶ノードＮＤ１に“１”が格納され、Ｙセル１２の記憶ノードＮＤ２に“１”が格納されている場合は使用しない。

上記のＴＣＡＭセルの構成によれば、サーチデータが“１”（すなわち、サーチ線ＳＴが“１”、かつ、サーチ線ＳＢが“０”）であり、ＴＣＡＭデータが“０”（記憶ノードＮＤ１が“１”、かつ、記憶ノードＮＤ２が“０”）である場合には、ＭＯＳトランジスタＱ６，Ｑ７がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。サーチデータが“０”（すなわち、サーチ線ＳＴが“０”、かつ、サーチ線ＳＢが“１”）であり、ＴＣＡＭデータが“１”（記憶ノードＮＤ１が“０”、かつ、記憶ノードＮＤ２が“１”）である場合には、ＭＯＳトランジスタＱ８，Ｑ９がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。すなわち、サーチデータとＴＣＡＭデータとが不一致の場合には、マッチ線ＭＬの電位は接地電位まで引き抜かれる。

逆に、入力されたサーチデータが“１”であり、かつ、ＴＣＡＭデータが“１”または“ｘ”の場合、もしくは、サーチデータが“０”であり、かつ、ＴＣＡＭデータが“０”または“Ｘ”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬの電位（電源電位ＶＤＤレベル）は維持される。

上記のように、ＴＣＡＭでは、１つのエントリ（行）に対応するマッチ線ＭＬに接続された全てのＴＣＡＭセルのデータが入力サーチデータと一致しない限り、マッチ線ＭＬに蓄えられた電荷が引き抜かれる。

［アレイの構成］
図４は、実施例に係るＴＣＡＭ装置の構成を示すブロック図である。図３を参照して、ＴＣＡＭ装置１は、ＴＣＡＭマクロセル１０とプライオリティエンコーダ（ＰＲＥＮ）３０とを含む。ＴＣＡＭマクロセル１０は、ＴＣＡＭセルアレイ（ＣＡＲＹ）２０（単にセルアレイとも称する）と、書込みドライバおよび読み出し用センスアンプ（ＷＤ／ＳＡ）２１とサーチ線ドライバ（ＳＤ）２２と、マッチアンプ部（ＭＡ）２３と、制御論理回路（ＣＮＴ）２４と、図２のワード線ＷＬＡ，ＷＬＢを駆動するためのワード線ドライバ（ＷＬＤ）２５と、を含む。ＴＣＡＭマクロセル１０は、さらに、テストのためのマッチライン選択回路部（マッチ線出力選択部）（ＭＬＳ）２６と、テストのためのスキャン入力回路部（ＳＣＣ）２７と、を含む。

セルアレイ２０は、行列状（Ｍ＋１行；ｎ＋１列）に配列されたＴＣＡＭセルを含む。セルアレイ２０は、行数（エントリ数）がＭ＋１（Ｍは、正の整数）であり、列数（エントリのビット数）がｎ＋１（ｎは、正の整数）の場合が示されている。

セルアレイ２０の各列に対応して、ｎ＋１個のビット線対（ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］）と、ｎ＋１個のサーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）とが設けられる。セルアレイ２０の各行に対応して、Ｍ＋１本のマッチ線（ＭＬ［０］−ＭＬ［Ｍ］）と、Ｍ＋１本のＸセル用のワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］）と、Ｍ＋１本のＹセル用のワード線（ＷＬＢ［０］−ＷＬＢ［Ｍ］）とが設けられている。ワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］）は第１ワード線であり、ワード線（ＷＬＢ［０］−ＷＬＢ［Ｍ］）は第２ワード線である。

書込みドライバおよび読み出し用センスアンプ２１は、書込みドライバＷＤと、読み出し用センスアンプＳＡとを含む。書込みドライバＷＤは、書込み時に、ビット線対ＢＴ，ＢＢを介して各ＴＣＡＭセルに書込みデータを供給する。読み出し用センスアンプＳＡは、読み出し時に、ビット線対ＢＴ，ＢＢを介して各ＴＣＡＭセルから読み出されたデータを増幅して出力する。

サーチ線ドライバ２２は、検索時に、サーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）を介して各ＴＣＡＭセルにサーチデータを供給する。

制御論理回路２４は、ＴＡＣＭマクロセル１０全体の動作を制御する。たとえば、制御論理回路２４は、検索時には、サーチコマンドを受け取り、サーチ線ドライバ２２と、マッチアンプ部２３に制御信号を出力することによって、サーチ線ドライバ２２、マッチアンプ部２３、およびプリチャージ回路の動作を制御する。制御論理回路２４は、書込み時には、書込みドライバＷＤとワード線ドライバ（ＷＬＤ）２５とに制御信号を出力することによって、書込みドライバＷＤとワード線ドライバ（ＷＬＤ）２５との動作を制御する。また、制御論理回路２４は、読み出し時には、ワード線ドライバ（ＷＬＤ）２５と読み出し用センスアンプＳＡとに制御信号を出力することによって、ワード線ドライバ（ＷＬＤ）２５と読み出し用センスアンプＳＡとの動作を制御する。

マッチアンプ部ＭＡ２３は、セルアレイの行にそれぞれ対応する複数のマッチアンプＭＡ０−ＭＡｍを有する。マッチアンプＭＡ０−ＭＡｍの入力は対応するマッチ線ＭＬ（ＭＬ［０］−ＭＬ［Ｍ］）にそれぞれ接続され、マッチアンプＭＡ０−ＭＡｍの出力は対応するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）にそれぞれ接続される。マッチアンプＭＡ０−ＭＡｍは、検索時に、対応するマッチ線ＭＬ（ＭＬ［０］−ＭＬ［Ｍ］）の電位に基づいて、対応するＴＣＡＭセルデータと入力サーチデータの対応部分とが一致するか否かの検出信号を生成して、対応するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）へ出力する。この例では、マッチアンプＭＡ０−ＭＡｍは、検索時に対応するマッチ線ＭＬ［０］−ＭＬ［Ｍ］をプリチャージするためのプリチャージ回路を含む。

マッチライン選択回路部（ＭＬＳ）２６は、複数のマッチライン選択回路ＭＬＳ０−ＭＬＳｍを含む。各は、各行に対応するワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］、ＷＬＢ［０］−ＷＬＢ［Ｍ］）と、各行に対応するマッチ信号出力線（ＭＬｏ０−ＭＬｏｍ）と、に接続される。各マッチライン選択回路ＭＬＳ０−ＭＬＳｍの出力は、マッチ読み出し線（ＭＲＬ）を介して、マッチ読み出し信号ＭＲＯとして出力される。例えば、マッチライン選択回路ＭＬＳ０は、２本のワード線（ＷＬＡ［０］、ＷＬＢ［０］）と１本のマッチ信号出力線ＭＬｏ０に接続される。テスト時において、２本のワード線（ＷＬＡ［０］、ＷＬＢ［０］）に接続されるエントリ０に対するテスト用サーチデータとエントリ０とサーチ動作が行われた後、２本のワード線（ＷＬＡ［０］、ＷＬＢ［０］）のいずれかが選択レベルとされる。これにより、マッチ信号出力線ＭＬ０が選択され、マッチ信号出力線ＭＬ０の信号レベルに対応するテスト出力信号がマッチ読み出し線（ＭＲＬ）を介してマッチ読み出し信号ＭＲＯとして出力される。

テストのためのスキャン入力回路（ＳＣＣ）２７は、テスト時において、テスト用サーチデータを入力するために、設けられる。例えば、スキャン入力回路（ＳＣＣ）２７は、テスト時において、各エントリに対して１ビットのミスを発生させさせるような、サーチデータをサーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）へ入力するために利用される。

プライオリティエンコーダ（ＰＲＥＮ）３０は、通常動作における検索時において、複数のマッチ信号出力線ＭＬo０−ＭＬｏｍの内の複数が一致を示す信号レベルとされた場合、所定の優先順位に従って、１つのマッチ信号出力線を選択するために設けられる。

図５は、実施例に係るＴＣＡＭマクロセルを概念的に示す回路図である。

ＴＣＡＭマクロセル１０は、行列状に配置された複数のビットセル（ｂｉｔｃｅｌｌ）と、複数のビット線対（ＢＢ［０］，ＢＴ［０］−ＢＢ［ｎ］、ＢＴ［ｎ］）と、複数のワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］、ＷＬＢ［０］−ＷＬＢ［Ｍ］）と、複数のサーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）と、マッチ線（ＭＬ［０］−ＭＬ［Ｍ］）と、を有する。

ＴＣＡＭマクロセル１０は、さらに、ビット線対（ＢＢ［０］，ＢＴ［０］−ＢＢ［ｎ］、ＢＴ［ｎ］）に書き込みデータを供給する書き込みドライバＷＤ（本図では省略される）と、読み出しのセンスアンプ（ＳＡ０−ＳＡｎ）と、複数のサーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）と、複数のサーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）を駆動するサーチ線ドライバ（ＳＤ０−ＳＤｎ）と、複数のマッチ線（ＭＬ［０］−ＭＬ［Ｍ］）と、を持つ。読み出しのセンスアンプ（ＳＡ０−ＳＡｎ）は、センスアンプイネーブル信号ＳＡＥにより、その動作が制御される。サーチ線ドライバ（ＳＤ０−ＳＤｎ）は、サーチラッチイネーブル信号ＳＬＥによってその動作が制御される。

マッチ線（ＭＬ［０］−ＭＬ［Ｍ］）は、マッチアンプ部２３内のマッチアンプ（ＭＡ０−ＭＡｍ）に接続される。各マッチアンプ（ＭＡ０−ＭＡｍ）は、マッチアンプＭＡ０に例示されるように、ラッチトリガＣＰ２によってサーチ結果を格納するラッチ回路ＬＴが設けられる。なお、ラッチ回路ＬＴは、フリップフロップにより構成されても良い。各マッチアンプ（ＭＡ０−ＭＡｍ）の出力は、各マッチアンプ（ＭＡ０−ＭＡｍ）の出力信号線とされるマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）に供給される。

マッチライン選択回路部（ＭＬＳ）２６は、複数のマッチライン選択回路ＭＬＳ０−ＭＬＳｍを含む。各マッチライン選択回路ＭＬＳ０−ＭＬＳｍのおのおのは、マッチライン選択回路ＭＬＳ０に例示されるように、オア回路ＯＲと、Ｎチャネル型ＭＯＳトランジスタ(第１ＭＯＳトランジスタ)Ｔ１と、Ｎチャネル型ＭＯＳトランジスタ(第２ＭＯＳトランジスタ)Ｔ２とを含む。オア回路ＯＲの２つの入力は、２本のワード線（ＷＬＡ［０］、ＷＬＢ［０］）に接続される。Ｎチャネル型ＭＯＳトランジスタＴ１のゲートは、オア回路ＯＲの出力に接続される。Ｎチャネル型ＭＯＳトランジスタＴ２のゲートは、マッチ信号出力線ＭＬｏ０に接続される。Ｎチャネル型ＭＯＳトランジスタＴ１のソースドレイン経路とＮチャネル型ＭＯＳトランジスタＴ２ソースドレイン経路とは、接地電位（ＧＮＤ）の様な参照電位とマッチ読み出し線（ＭＲＬ）との間に、直列に接続される。マッチ読み出し線（ＭＲＬ）には、センスアンプイネーブル信号ＳＡＥにより、その動作が制御されるバッファアンプＢＡが設けられており、バッファアンプＢＡの出力信号がマッチ読み出し信号ＭＲＯとして出力される。

なお、上記では、Ｎチャネル型ＭＯＳトランジスタＴ２のソースは接地電位（ＧＮＤ）の様な参照電位に接続されるとしたが、電源電位Ｖｄｄの様な参照電位へ接続しても良い。また、Ｎチャネル型ＭＯＳトランジスタ(第１ＭＯＳトランジスタ)Ｔ１と、Ｎチャネル型ＭＯＳトランジスタ(第２ＭＯＳトランジスタ)Ｔ２は、ＰチャネルＭＯＳトランジスタへ変更されても良い。つまり、マッチライン選択回路（ＭＬＳ０−ＭＬＳｍ）の回路構成は、マッチライン選択回路（ＭＬＳ０−ＭＬＳｍ）がマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）の電位レベルをマッチ読み出し線（ＭＲＬ）へ伝達可能な構成であればよい。

スキャン入力回路（ＳＣＣ）２７は、スキャンテストモード信号ＳＴＭの信号レベルに応じてスキャンイン端子ＳＩから入力されるテスト用のサーチデータと、通常動作モードにサーチデータ入力端子ＳＤ［０］−ＳＤ［ｎ］から供給されるサーチデータと、を選択する。スキャン入力回路（ＳＣＣ）２７に含まれる選択回路ＳＥ０−ＳＥｎは、スキャンテストモード信号ＳＴＭがテストモードを示す時、スキャンイン端子ＳＩから入力されるテスト用のサーチデータを選択し、フリップフロップ回路ＦＦ０−ＦＦｎの出力からサーチ線ドライバ（ＳＤ０−ＳＤｎ）の入力へ供給する。一方、選択回路ＳＥ０−ＳＥｎは、スキャンテストモード信号ＳＴＭが通常動作モードを示す場合、サーチ時において、サーチデータ入力端子ＳＤ［０］−ＳＤ［ｎ］から供給されるサーチデータを選択し、サーチデータラッチであるフリップフロップ回路ＦＦ０−ＦＦｎを介してサーチ線ドライバ（ＳＤ０−ＳＤｎ）へ供給する。フリップフロップ回路ＦＦ０−ＦＦｎは、サーチラッチイネーブル信号ＳＬＥによってその動作が制御される。スキャンテストモード信号ＳＴＭがテストモードを示す時、スキャンイン端子ＳＩから入力されるテスト用のサーチデータは、サーチラッチイネーブル信号ＳＬＥに従って、順次シフトされて、フリップフロップ回路ＦＦ０−ＦＦｎへスキャンインされる。ＳＯは、スキャン出力端子である。

図５において、通常モードのサーチでは、サーチデータ入力端子ＳＤ［０］−ＳＤ［ｎ］からサーチデータまたはサーチキーを入力し、サーチラッチイネーブル信号ＳＬＥをアサートして複数のサーチ線対（ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］）にサーチデータを入力する。その後、各エントリとサーチデータとの一致または不一致の結果が複数のマッチ線（ＭＬ［０］−ＭＬ［Ｍ］）を通してマッチアンプ（ＭＡ０−ＭＡｍ）の各ラッチ回路ＬＴに取り込まれる。マッチアンプ（ＭＡ０−ＭＡｍ）の各ラッチ回路ＬＴに取り込まれた検索結果は、マッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）を介してプライオリティエンコーダ（ＰＲＥＮ）３０へ入力される。

サーチデータとビットセルに格納される全エントリデータとを比較して、不一致がある場合、不一致に対応するマッチ線（ＭＬ［０］−ＭＬ［Ｍ］）がプリチャージ電位から接地電位の様な“０”（ローレベル）に引き抜かれる。マッチ線（ＭＬ［０］−ＭＬ［Ｍ］）の電位は、マッチアンプ（ＭＡ０−ＭＡｍ）の各ラッチ回路ＬＴに取り込まれ、マッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）に出力される。

本開示のテストにおいては、同じマッチ線ＭＬにつながる複数のビットセルの内において、１ビットのみ不一致の状態を意図的に生成し、それを全エントリについて実行するテストを行う（以後、このテスト手法を、１ビットミス（１ｂｉｔ-Ｍｉｓｓ）テストと呼ぶこととする）。

本開示では、スキャンテストモード信号ＳＴＭによって、サーチキーのエントリをスキャンパス入力ＳＩから行った上で、そのサーチキーを用いてサーチする事が可能である。1ｂｉｔ-Ｍｉｓｓテストを行うには、以下の様にする。
１．全ビットセルに、“０”を記憶させる（全エントリのデータを、“００・・０”とする）。
２．その後、サーチデータラッチ（ＦＦ１−ＦＦｎ）に、すべて“０”（All“０”）を入れて初期化する。
３．スキャンイン端子ＳＩから”1”を入力して、１回だけサーチラッチイネーブル信号ＳＬＥを活性化させ、テストサーチデータを“１０・・０”として、サーチ実行する。

これによって、サーチラッチイネーブル信号ＳＬＥを活性化させてサーチする毎に、“１”がサーチデータラッチ（ＦＦ１−ＦＦｎ）へ順次シフトされて、1ｂｉｔ-Ｍｉｓｓテストが可能になる。

テスト時におけるマッチ信号出力線ＭＬｏ０−ＭＬｏｍの出力の選択は、マッチ信号出力線ＭＬｏ０−ＭＬｏｍの１つをワード線（ＷＬＡ［０］−ＷＬＡ［Ｍ］、ＷＬＢ［０］−ＷＬＢ［Ｍ］）により選択して、マッチ読み出し信号ＭＲＯとして出力する。例えば、マッチライン選択回路ＭＬＳ０によってマッチ信号出力線ＭＬｏ０を選択する場合、ワード線（ＷＬＡ［０］またはＷＬＢ［０］）を選択状態とする。それにより、マッチライン選択回路ＭＬＳ０内のオア回路ＯＲがＮチャネル型ＭＯＳトランジスタＴ１をオン状態にさせる。マッチ信号出力線ＭＬｏ０の電位が高い場合（一致）、Ｎチャネル型ＭＯＳトランジスタＴ２がオン状態にされて、例えば、マッチ読み出し線（ＭＲＬ）のハイレベルのプリチャージ電位がローレベルへ放電される。マッチ信号出力線ＭＬｏ０の電位が低い場合（不一致）、Ｎチャネル型ＭＯＳトランジスタＴ２がオフ状態にされて、例えば、マッチ読み出し線（ＭＲＬ）のハイレベルのプリチャージ電位が維持される。

マッチ読み出し信号ＭＲＯの出力のタイミングは、バッファアンプＢＡに入力されるタイミング信号ＳＡＥにより制御される。タイミング信号ＳＡＥは、ＴＣＡＭマクロセルの読み出し動作のイネーブル信号、すなわち、センスアンプＳＡに供給されるセンスアンプイネーブル信号と共用化される。

ＴＣＡＭセル（ビットセル）は、図２に示された様に、０／１／Ｘの三状態あるため、一般に２本のワード線（ＷＬＡ、ＷＬＢ）が接続されている。どちらのワード線でもマッチ読み出し信号ＭＲＯを出力可能とするため、ワード線ＷＬＡおよびＷＬＢの論理オア(ＯＲ回路)を利用している。ワード線ＷＬＡおよびＷＬＢのどちらか１本に反応するようにしてもよい。この場合、ＯＲ回路はマッチライン選択回路ＭＬＳから削除され、ワード線ＷＬＡおよびＷＬＢのどちらか１本のワード線がＮチャネル型ＭＯＳトランジスタＴ１のゲートに入力される。なお、図４のＴＣＡＭセルがＢＣＡＭのメモリセルへ変更する場合、ＢＣＡＭのメモリセルは、図２において、例えば、ワード線ＷＬＢ，Ｙセルを削除し、ＭＯＳトランジスタＱ８のゲート電極を、Ｘセルの記憶ノードＮＤ１＿ｎへ接続することで構成できる。この場合も、ＯＲ回路はマッチライン選択回路ＭＬＳから削除されて、ワード線ＷＬＡがＮチャネル型ＭＯＳトランジスタＴ１のゲートに入力される。

図６は、１ｂｉｔ-ｍｉｓｓテストのタイミングチャートを示す図である。同図は、通常動作モードからテストモード（ＢＩＳＴモード）へ遷移する状態を示している。

全エントリのデータをＡｌｌ“０”とした場合の１ｂｉｔ-ｍｉｓｓテストのタイミングチャートである。

通常動作モードにおいては、スキャンテストモード信号ＳＴＭが“０”(ＳＴＭ＝”０”)とされており、メインクロック信号ＣＬＫをトリガーにして、サーチ時には、サーチデータ（ＳＤ）を供給した後、サーチラッチイネーブル信号ＳＬＥをハイレベルとしてサーチ動作を行い、マッチ線ＭＬに比較結果として一致ないし不一致データが現れる。サーチデータ（ＳＤ）の入力と、サーチラッチイネーブル信号ＳＬＥのハイレベルとを順次実行してサーチ動作が行われる。図示されないが、読み出し（Ｒｅａｄ）時には、センスアンプイネーブル信号ＳＡＥを順次ハイレベルとして読み出し動作が行われる。

１ｂｉｔ-Ｍｉｓｓテストは、下記のステップないし手順で実行される。

なお、全ビットセルには、あらかじめ、“０”を記憶させてあるものとする（全エントリのデータは、“００・・０”とされている）。

（ａ）最初に、スキャンテストモード信号ＳＴＭをローレベル（ＳＴＭ＝”Ｌ”）とし、サーチデータを全ビット“０”（Ａｌｌ“０”）にして、サーチラッチイネーブル信号ＳＬＥをハイレベルとしてサーチ動作を実行する。テスト用サーチデータの初期化が行われる。

（ｂ）次に、スキャンテストモード信号ＳＴＭをハイレベル（ＳＴＭ＝”Ｈ”）とし、スキャン入力端子ＳＩをハイレベル（ＳＩ＝”Ｈ”）として、サーチラッチイネーブル信号ＳＬＥをハイレベルとしてサーチ動作を行う。テスト用サーチデータは、“１０・・０”とされている。

（ｃ）全アドレスを読み出して、マッチ読み出し信号ＭＲＯが期待値通りであることを確認する。すなわち、対象のアドレスＡｄｄｒ（検査対象ワード線のアドレスまたはエントリのアドレス）を入力し、センスアンプイネーブル信号ＳＡＥをハイレベル“Ｈ”へ変化させて、検査対象アドレスに対応するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）を選択して、マッチ読み出し信号ＭＲＯを読み出す。この動作を、全アドレス、すなわち、全エントリの数だけ繰り返し実施する。これにより、各エントリに対するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）の信号レベルがマッチ読み出し信号ＭＲＯとして読み出しされるので、テスト用サーチデータ“１０・・０”での期待値との比較が可能である。

（ｄ）次に、スキャンテストモード信号ＳＴＭがハイレベル（ＳＴＭ＝”Ｈ”）の状態で、スキャン入力端子ＳＩ（ＳＩ＝”Ｌ”）として、サーチラッチイネーブル信号ＳＬＥをハイレベルとして、サーチを実行する。テスト用サーチデータは、“０１・・０”とされている。

（ｅ）上記（ｃ）同様に、全アドレスを読み出し、マッチ読み出し信号ＭＲＯが期待値通りであることを確認する。すなわち、対象のアドレスＡｄｄｒ（検査対象ワード線のアドレスまたはエントリのアドレス）を入力し、センスアンプイネーブル信号ＳＡＥをハイレベル（“Ｈ”）へ変化させて、検査対象アドレスに対応するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）を選択して、マッチ読み出し信号ＭＲＯを読み出す。この動作を、全アドレス、すなわち、全エントリの数だけ繰り返し実施する。これにより、各エントリに対するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）の信号レベルがマッチ読み出し信号ＭＲＯとして読み出しされるので、テスト用サーチデータ“０１・・０”における期待値との比較が可能である。

（ｆ）上記（ｄ）及び（ｅ）を、サーチデータ幅の分、繰り返す。図５の例では、サーチデータ幅は１＋ｎビットであり、上記（ｂ）を含めて、１＋ｎ回繰り替えされることとなる。

なお、上記（ｃ）及び（ｄ）において、読み出しデータ端子Ｑ（Ｑ［０］−Ｑ［ｎ］）から読み出しデータが出力されるが、この読み出しデータはテストの検証のために利用しても良いし、利用しなくても良い。

すなわち、上記（ａ）で、サーチデータラッチに“０”を記憶させ、上記（ｂ）で１ビット目のサーチデータを“１”にしてサーチする。これによって、サーチデータとＴＣＡＭセルのエントリデータは、１ビット目のみが不一致、残りが一致となる。その後、上記（ｃ）で、読み出しモード（ＳＡＥ＝“Ｈ”）を使ってマッチアンプ（ＭＡ０−ＭＡｍ）のラッチ回路ＬＴのデータをマッチ読み出し線（ＭＲＬ）を介してマッチ読み出し信号ＭＲＯとして読み出し、期待値との判定を行う。

上記（ｄ）において、スキャンテストモード信号ＳＴＭはＳＴＭ＝”Ｈ”なので、サーチデータはスキャンパス（スキャン入力端子ＳＩ）から入力される。スキャン入力端子ＳＩはＳＩ＝“Ｌ”なので、元々のサーチデータＳＤ［０］のＳＤ［０］＝“Ｈ”がシフトし、ＳＤ［０］＝”Ｌ”、ＳＤ［１］＝”Ｈ”となる。そこで、サーチを実行し、マッチアンプ（ＭＡ０−ＭＡｍ）のラッチ回路ＬＴにサーチ結果を格納したら、上記（ｅ）でマッチ読み出し信号ＭＲＯとして読み出し、期待値との判定を行う。この上記（ｄ）、（ｅ）を繰り返すことで、全エントリおよび全エントリの全ビットに対する１ｂｉｔ-ｍｉｓｓテストが可能になる。

実施例によれば、テスト結果の出力のためのテスト用信号の配線数を削減し、配線性の向上が可能である。また、テストデータ（テスト用サーチデータ）の入力のためのテスト用信号の配線数を削減し、配線性の向上が可能である。また、ＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）のための論理回路の規模も減らす事が可能である。

［変形例１］
図７は、変形例１に係るＴＣＡＭマクロセルを概念的に示す回路図である。図７は、図５のスキャン入力回路（ＳＣＣ）２７の変形例を示す図面である。変形例１は、実施例へ適用可能である。

図７において、スキャン入力回路（ＳＣＣ）２７ａは、通常入力用のサーチデータ入力端子と書き込みデータ入力端子とを兼用し、データ入力端子Ｄ［０］−Ｄ［ｎ］からサーチデータの入力と書き込みデータの入力とを行う構成である。これにより、書き込みデータのフリップフロップとサーチデータのフリップフロップとを一つにまとめ、さらに、スキャンパスを持たせて１ｂｉｔ-ｍｉｓｓテストを可能とした。さらに、スキャンデータのＴＣＡＭセルへの書き込みを可能にしたことにより、様々なテストデータのパターンに対応することが可能になる。

図７が図５と異なる部分は、図７においてスキャン入力回路（ＳＣＣ）２７ａ内のフリップフロップＦＦ０−ＦＦｎの出力が複数のサーチ線ドライバ（ＳＤ０−ＳＤｎ）の入力と複数の書き込みドライバＷＤ０−ＷＤｎの入力とに接続されている点と、サーチデータ入力端子ＳＤ［０］−ＳＤ［ｎ］がデータ入力端子Ｄ［０］−Ｄ［ｎ］へ変更されている点である。フリップフロップＦＦ０−ＦＦｎは、ラッチトリガＣＰ１によりその動作が制御される。書き込みドライバＷＤ０−ＷＤｎは書き込みイネーブル信号ＷＴＥによって、その動作が制御される。なお、書き込みドライバＷＤ０−ＷＤｎとサーチ線ドライバＳＤ０−ＳＤｎとは、排他的に動作する。図７の他の構成は図５と同じであり、その説明は省略する。

変形例１によれば、書き込みデータの入力ラッチとサーチデータの入力ラッチとを共用することで、回路規模または回路面積を削減できる。

［変形例２］
図８Ａおよび図８Ｂは、変形例２に係るＴＣＡＭマクロセルを概念的に示す回路図である。図８Ａおよび図８Ｂは、図７の構成において、マッチアンプ部２３ａ内の複数のラッチ回路ＬＴにスキャンパスを設けた構成である。図８Ａおよび図８Ｂの変形例２は、実施例および変形例１に適用可能である。

図８Ａにおいて、マッチアンプ部２３ａ内の複数のラッチ回路ＬＴのスキャンパスは、第２スキャンインデータ端子ＳＩ２と第２スキャンアウトデータ端子ＳＯ２との間に設けられる。第２スキャンインデータ端子ＳＩ２は、選択回路ＳＥＬ０の第２入力に接続される。選択回路ＳＥＬ０の出力は、マッチアンプＭＡ０のラッチ回路ＬＴの入力に結合され、マッチアンプＭＡ０のラッチ回路ＬＴの出力は、選択回路ＳＥＬ１の第２入力に接続される。マッチアンプＭＡ１のラッチ回路ＬＴの出力は、次段の図示されない選択回路ＳＥＬ２の第２入力に結合される。このようにして、順次接続され、マッチアンプＭＡｍのラッチ回路ＬＴの出力が第２スキャンアウトデータ端子ＳＯ２に接続される。選択回路ＳＥＬ０−ＳＥＬｍのおのおのの第１入力は、マッチ線ＭＬ［０］−ＭＬ［Ｍ］にそれぞれ接続される。選択回路ＳＥＬ０−ＳＥＬｍの制御入力には、スキャンパスモード信号ＳＰが供給される。スキャンパスモード信号ＳＰのハイレベルはスキャンパスモードであり、そのローレベルは通常動作モードを示す。スキャンパスモード信号ＳＰがハイレベルにされると、選択回路ＳＥＬ０−ＳＥＬｍのおのおのにおいて、その第２入力がその出力に接続される。一方、スキャンパスモード信号ＳＰがローレベルにされると、選択回路ＳＥＬ０−ＳＥＬｍのおのおのにおいて、その第１入力がその出力に接続される。

マッチアンプ部２３ａ内の複数のラッチ回路ＬＴのラッチトリガは、選択回路ＳＥＬＣＰにより供給される。選択回路ＳＥＬＣＰの第1入力は、スキャン入力回路（ＳＣＣ）２７ａ内のフリップフロップＦＦ０−ＦＦｎのラッチトリガＣＰ１が供給される。選択回路ＳＥＬＣＰの第２入力はラッチトリガＣＰ２が供給され、選択回路ＳＥＬＣＰの制御入力はスキャンパスモード信号ＳＰされる。したがって、スキャンパスモード信号ＳＰがハイレベルのスキャンパスモードを示す時、選択回路ＳＥＬＣＰはラッチトリガとしてラッチトリガＣＰ１を選択し、マッチアンプ部２３ａ内の複数のラッチ回路ＬＴへ供給する。これにより、第２スキャンインデータ端子ＳＩ２と第２スキャンアウトデータ端子ＳＯ２との間において、マッチアンプ部２３ａ内の複数のラッチ回路ＬＴのスキャンパスが形成されて、マッチアンプ部２３ａ内の複数のラッチ回路ＬＴに格納されたデータがスキャンシフトされ、第２スキャンアウトデータ端子ＳＯ２から出力されることになる。一方、スキャンパスモード信号ＳＰがローレベルの通常モードを示す時、選択回路ＳＥＬＣＰはラッチトリガとしてラッチトリガＣＰ２を選択し、マッチアンプ部２３ａ内の複数のラッチ回路ＬＴへ供給する。この場合においては、サーチテストの結果がラッチトリガＣＰ２によりマッチアンプ部２３ａ内の複数のラッチ回路ＬＴへ取り込まれることになる。なお、マッチアンプ部２３ａ内の複数のラッチ回路ＬＴに取り込まれたテスト結果は、前述の様に、スキャンパスモード信号ＳＰをハイレベルとすることで、第２スキャンアウトデータ端子ＳＯ２から出力可能である。

図８Ｂは、図８Ａの選択回路ＳＥＬＣＰを削除し、その代わりに、フリップフロップＦＦＳを設けたものである。図８Ｂにおいて、図８Ａと同様に、マッチアンプ部２３ａ内の複数のラッチ回路ＬＴのスキャンパスは、第２スキャンインデータ端子ＳＩ２と第２スキャンアウトデータ端子ＳＯ２との間に設けられる。第２スキャンインデータ端子ＳＩ２は、初段フリップフロップＦＦＳの入力に接続され、初段フリップフロップＦＦＳの出力は、選択回路ＳＥＬ０の第２入力に接続される。選択回路ＳＥＬ０の出力は、マッチアンプＭＡ０のラッチ回路ＬＴの入力に結合され、マッチアンプＭＡ０のラッチ回路ＬＴの出力は、選択回路ＳＥＬ１の第２入力に接続される。マッチアンプＭＡ１のラッチ回路ＬＴの出力は、次段の図示されない選択回路ＳＥＬ２の第２入力に結合される。このようにして、順次接続され、マッチアンプＭＡｍのラッチ回路ＬＴの出力が第２スキャンアウトデータ端子ＳＯ２に接続される。選択回路ＳＥＬ０−ＳＥＬｍのおのおのの第１入力は、マッチ線ＭＬ［０］−ＭＬ［Ｍ］にそれぞれ接続される。選択回路ＳＥＬ０−ＳＥＬｍの制御入力には、スキャンパスモード信号ＳＰが供給される。スキャンパスモード信号ＳＰのハイレベルはスキャンパスモードであり、そのローレベルは通常動作モードを示す。スキャンパスモード信号ＳＰがハイレベルにされると、選択回路ＳＥＬ０−ＳＥＬｍのおのおのにおいて、その第２入力がその出力に接続される。一方、スキャンパスモード信号ＳＰがローレベルにされると、選択回路ＳＥＬ０−ＳＥＬｍのおのおのにおいて、その第１入力がその出力に接続される。

マッチアンプ部２３ａ内の複数のラッチ回路ＬＴのスキャンパスを設けたことに伴い、スキャン入力回路（ＳＣＣ）２７ａのスキャンインデータ端子は第１スキャンインデータ端子ＳＩ１とされ、第１スキャンアウトデータ端子ＳＯ１がスキャン入力回路（ＳＣＣ）２７ａに設けられる。

マッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）の出力を受ける後段の論理回路（例えば、プライオリティエンコーダＰＲＥＮ）のテストのために、マッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）にもスキャンフリップフロップ（ＳＦＦ）を持たせることが行われる。一般的には、ＴＣＡＭマクロセルの外に、スキャンフリップフロップ（ＳＦＦ）を配置することが行われる。この場合、アドレス空間分（エントリ数分）に対応する数のＳＦＦを配置する必要があり、面積デメリットと配線性の悪化を招く虞がある。

図８Ｂにおいては、ＴＣＡＭマクロセルのマッチアンプ部２３ａのラッチ回路ＬＴにスキャンパスを設けた。この構成における特徴は、第２スキャンインデータ端子ＳＩ２に接続された初段フリップフロップＦＦＳのラッチトリガＣＰ１と、マッチアンプ部２３ａのラッチ回路ＬＴのラッチトリガＣＰ２とを、異なるラッチトリガ信号としたことにある。

一般的に、マッチ線ＭＬ（ＭＬ０−ＭＬｍ）は負荷が大きいため、サーチ開始からサーチ結果が出力されるまでの時間（遅延時間）が長くなる。従って、マッチ線ＭＬ（ＭＬ０−ＭＬｍ）の出力を正しくマッチアンプ部２３ａ内の複数のラッチ回路ＬＴでラッチするため、ラッチトリガＣＰ２は、ラッチトリガＣＰ１よりも遅くアサートないし活性化される必要がある。これに対し、第２スキャンインデータ端子ＳＩ２に接続された初段フリップフロップＦＦＳのラッチトリガとしてラッチトリガＣＰ２を用いると、ラッチトリガＣＰ２がアサートされるまで第２スキャンインデータ端子ＳＩ２に供給されたデータをホールドする必要があり、タイミング設計が極めて困難になる虞がある。そこで、第２スキャンインデータ端子ＳＩ２に接続される初段フリップフロップＦＦＳのラッチトリガを、ラッチトリガＣＰ２ではなく、ラッチトリガＣＰ１とした。

図８Ｂの変形例２によれば、第２スキャンインデータ端子ＳＩ２に接続される初段フリップフロップＦＦＳのラッチトリガを入力データラッチ（ＦＦ０−ＦＦｎ）のラッチトリガＣＰ１と共通にすることで、ラッチトリガの配線性を向上することが可能である。

図９は、変形例２に係る選択回路およびマッチアンプのラッチ回路の回路構成の一例を示す図である。図９は、図８Ａまたは図８Ｂの選択回路ＳＥＬ０，ＳＥＬ１およびマッチアンプＭＡ０、ＭＡ１のラッチ回路ＬＴの回路構成の一例を示す。この例では、マッチアンプＭＡ０、ＭＡ１のラッチ回路ＬＴは、スキャンフリップフロップＳＦＦ０，ＳＦＦ１へと変更されている。

選択回路ＳＥＬ０は、ＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１、ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１１を含む第１クロックドインバータ回路と、ＰチャネルＭＯＳトランジスタＰ２０，Ｐ２１、ＮチャネルＭＯＳトランジスタＮ２０，Ｎ２１を含む第２クロックドインバータ回路と、を有する。

第１クロックドインバータ回路において、ＰチャネルＭＯＳトランジスタＰ１１とＮチャネルＭＯＳトランジスタＮ１１のゲートは選択回路ＳＥＬ０の第１入力であり、マッチ線ＭＬ［０］に接続される。ＰチャネルＭＯＳトランジスタＰ１１とＮチャネルＭＯＳトランジスタＮ１１の共通ドレインは選択回路ＳＥＬ０の出力であり、マッチアンプＭＡ０の入力に接続される。ＰチャネルＭＯＳトランジスタＰ１１のソースは、ＰチャネルＭＯＳトランジスタＰ１０のソースドレイン経路を介して電源電位Ｖｄｄへ接続される。ＮチャネルＭＯＳトランジスタＮ１１のソースは、ＮチャネルＭＯＳトランジスタＮ１０のソースドレイン経路を介して接地電位に接続される。ＰチャネルＭＯＳトランジスタＰ１０のゲートは、スキャンパスモード信号ＳＰを受ける様に接続され、ＮチャネルＭＯＳトランジスタＮ１０のゲートは、インバータＩＮＶ１を介して、スキャンパスモード信号ＳＰの反転信号を受ける様に接続される。

第２クロックドインバータ回路において、ＰチャネルＭＯＳトランジスタＰ２１とＮチャネルＭＯＳトランジスタＮ２１のゲートは選択回路ＳＥＬ０の第２入力であり、初段フリップフロップ回路ＦＦＳの出力に接続される。ＰチャネルＭＯＳトランジスタＰ２１とＮチャネルＭＯＳトランジスタＮ２１の共通ドレインは選択回路ＳＥＬ０の出力であり、マッチアンプＭＡ０の入力に接続される。ＰチャネルＭＯＳトランジスタＰ２１のソースは、ＰチャネルＭＯＳトランジスタＰ２０のソースドレイン経路を介して電源電位Ｖｄｄへ接続される。ＮチャネルＭＯＳトランジスタＮ２１のソースは、ＮチャネルＭＯＳトランジスタＮ２０のソースドレイン経路を介して接地電位に接続される。ＰチャネルＭＯＳトランジスタＰ２０のゲートは、インバータＩＮＶ１を介して、スキャンパスモード信号ＳＰの反転信号を受ける様に接続され、ＮチャネルＭＯＳトランジスタＮ２０のゲートは、スキャンパスモード信号ＳＰを受ける様に接続される。

選択回路ＳＥＬ１は、ＰチャネルＭＯＳトランジスタＰ３０，Ｐ３１、ＮチャネルＭＯＳトランジスタＮ３０，Ｎ３１を含む第３クロックドインバータ回路と、ＰチャネルＭＯＳトランジスタＰ４０，Ｐ４１、ＮチャネルＭＯＳトランジスタＮ４０，Ｎ４１を含む第４クロックドインバータ回路と、を有する。

第３クロックドインバータ回路において、ＰチャネルＭＯＳトランジスタＰ３１とＮチャネルＭＯＳトランジスタＮ３１のゲートは選択回路ＳＥＬ１の第１入力であり、マッチ線ＭＬ［１］に接続される。ＰチャネルＭＯＳトランジスタＰ３１とＮチャネルＭＯＳトランジスタＮ３１の共通ドレインは選択回路ＳＥＬ１の出力であり、マッチアンプＭＡ１の入力に接続される。ＰチャネルＭＯＳトランジスタＰ３１のソースは、ＰチャネルＭＯＳトランジスタＰ３０のソースドレイン経路を介して電源電位Ｖｄｄへ接続される。ＮチャネルＭＯＳトランジスタＮ３１のソースは、ＮチャネルＭＯＳトランジスタＮ３０のソースドレイン経路を介して接地電位に接続される。ＰチャネルＭＯＳトランジスタＰ３０のゲートは、スキャンパスモード信号ＳＰを受ける様に接続され、ＮチャネルＭＯＳトランジスタＮ３０のゲートは、インバータＩＮＶ１を介して、スキャンパスモード信号ＳＰの反転信号を受ける様に接続される。

第４クロックドインバータ回路において、ＰチャネルＭＯＳトランジスタＰ４１とＮチャネルＭＯＳトランジスタＮ４１のゲートは選択回路ＳＥＬ１の第２入力であり、マッチアンプＭＡ０の出力に接続される。ＰチャネルＭＯＳトランジスタＰ４１とＮチャネルＭＯＳトランジスタＮ４１の共通ドレインは選択回路ＳＥＬ１の出力であり、マッチアンプＭＡ１の入力に接続される。ＰチャネルＭＯＳトランジスタＰ４１のソースは、ＰチャネルＭＯＳトランジスタＰ４０のソースドレイン経路を介して電源電位Ｖｄｄへ接続される。ＮチャネルＭＯＳトランジスタＮ４１のソースは、ＮチャネルＭＯＳトランジスタＮ４０のソースドレイン経路を介して接地電位に接続される。ＰチャネルＭＯＳトランジスタＰ４０のゲートは、インバータＩＮＶ１を介して、スキャンパスモード信号ＳＰの反転信号を受ける様に接続され、ＮチャネルＭＯＳトランジスタＮ１１のゲートは、スキャンパスモード信号ＳＰを受ける様に接続される。

マッチアンプＭＡ０は、マスターラッチ回路ＭＬＴ０とスレーブラッチ回路ＳＬＴ０とを含む。

マスターラッチ回路ＭＬＴ０は、その入力と出力とが交差結合されたインバータＩＮＶ１０およびインバータ回路ＩＮＶ１１を含む。インバータＩＮＶ１１の入力は、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタから構成されたＣＭＯＳスイッチＳＷ１０を介して、選択回路ＳＥＬ０の第２入力に接続される。インバータＩＮＶ１１の入力は、また、インバータＩＮＶ１５を介してマッチ信号出力線ＭＬｏ０に接続される。インバータＩＮＶ１１の出力は、インバータＩＮＶ１４を介してスレーブラッチ回路ＳＬＴ０の入力に接続される。

スレーブラッチ回路ＳＬＴ０は、その入力と出力とが交差結合されたインバータＩＮＶ１２およびインバータ回路ＩＮＶ１３を含む。インバータＩＮＶ１３の入力は、インバータＩＮＶ１４の出力に接続されており、インバータＩＮＶ１３の出力は、選択回路ＳＥＬ１の第２入力に接続される。

インバータＩＮＶ１０、インバータＩＮＶ１２およびインバータＩＮＶ１４は、クロックドインバータ回路であり、ラッチトリガＣＰ２及びラッチトリガＣＰ２をインバータＩＮＶ２により反転した反転信号を受ける。インバータＩＮＶ１０およびインバータＩＮＶ１４の動作は、インバータＩＮＶ１２の動作と逆相の動作とされている。ラッチトリガＣＰ２がハイレベルとされる場合、インバータＩＮＶ１０およびインバータＩＮＶ１４はオフ状態とされ、インバータＩＮＶ１２はオン状態とされる。ラッチトリガＣＰ２がローレベルとされる場合、インバータＩＮＶ１０およびインバータＩＮＶ１４はオン状態とされ、インバータＩＮＶ１２はオフ状態とされる。ＣＭＯＳスイッチＳＷ１０は、ラッチトリガＣＰ２がハイレベルとされると、オン状態とされ、ラッチトリガＣＰ２がローレベルとされると、オフ状態とされる。

マッチアンプＭＡ１は、マスターラッチ回路ＭＬＴ１とスレーブラッチ回路ＳＬＴ１とを含む。

マスターラッチ回路ＭＬＴ１は、その入力と出力とが交差結合されたインバータＩＮＶ２０およびインバータ回路ＩＮＶ２１を含む。インバータＩＮＶ２１の入力は、ＰチャネルＭＯＳトランジスとおよびＮチャネルＭＯＳトランジスタから構成されたＣＭＯＳスイッチＳＷ２０を介して、選択回路ＳＥＬ１の第２入力に接続される。インバータＩＮＶ２１の入力は、また、インバータＩＮＶ２５を介してマッチ信号出力線ＭＬｏ１に接続される。インバータＩＮＶ２１の出力は、インバータＩＮＶ２４を介してスレーブラッチ回路ＳＬＴ１の入力に接続される。

スレーブラッチ回路ＳＬＴ１は、その入力と出力とが交差結合されたインバータＩＮＶ２２およびインバータ回路ＩＮＶ２３を含む。インバータＩＮＶ２３の入力は、インバータＩＮＶ２４の出力に接続されており、インバータＩＮＶ２３の出力は、次段の選択回路の第２入力に接続される。図９では、インバータＩＮＶ２３の出力は、模式的に、第２スキャンアウトデータ端子ＳＯ２に接続されるとして描かれる。

インバータＩＮＶ２０、インバータＩＮＶ２２およびインバータＩＮＶ２４は、クロックドインバータ回路であり、ラッチトリガＣＰ２及びラッチトリガＣＰ２をインバータＩＮＶ２により反転した反転信号を受ける。インバータＩＮＶ２０およびインバータＩＮＶ２４の動作は、インバータＩＮＶ２２の動作と逆相の動作とされている。ラッチトリガＣＰ２がハイレベルとされる場合、インバータＩＮＶ２０およびインバータＩＮＶ２４はオフ状態とされ、インバータＩＮＶ２２はオン状態とされる。ラッチトリガＣＰ２がローレベルとされる場合、インバータＩＮＶ２０およびインバータＩＮＶ２４はオン状態とされ、インバータＩＮＶ２２はオフ状態とされる。ＣＭＯＳスイッチＳＷ２０は、ラッチトリガＣＰ２がハイレベルとされると、オン状態とされ、ラッチトリガＣＰ２がローレベルとされると、オフ状態とされる。

スキャンパスモード信号ＳＰがローレベルとされる通常動作モードにおいて、ＰチャネルＭＯＳトランジスタＰ１０、Ｐ３０およびＮチャネルＭＯＳトランジスタＮ１０、Ｎ３０はオン状態とされるので、マッチ線ＭＬ［０］およびＭＬ［１］の信号レベルは、マッチアンプＭＡ０及び、ＭＡ１の入力へ供給される。ＰチャネルＭＯＳトランジスタＰ２０、Ｐ４０およびＮチャネルＭＯＳトランジスタＮ２０、Ｎ４０はオフ状態とされる。この時、ラッチトリガＣＰ２がハイレベルとされると、ＣＭＯＳスイッチＳＷ１０およびＳＷ２０がオン状態にされ、マッチ線ＭＬ［０］およびＭＬ［１］の信号レベルに従う信号がインバータＩＮＶ１５，ＩＮＶ２５を介してマッチ信号出力線ＭＬｏ０及びＭＬｏ１へ供給される。この後、ラッチトリガＣＰ２がローレベルにされると、ＣＭＯＳスイッチＳＷ１０およびＳＷ２０がオフ状態にされ、インバータＩＮＶ１０，ＩＮＶ２０がオン状態とされ、マスターラッチＭＬＴ０及びＭＬＴ１にマッチ線ＭＬ［０］およびＭＬ［１］の信号レベルに従うレベルが保持される。

スキャンパスモード信号ＳＰがハイレベルとされるスキャンパスモードにおいて、ＰチャネルＭＯＳトランジスタＰ２０、Ｐ４０およびＮチャネルＭＯＳトランジスタＮ２０、Ｎ４０はオン状態とされる。ＰチャネルＭＯＳトランジスタＰ１０、Ｐ３０およびＮチャネルＭＯＳトランジスタＮ１０、Ｎ３０はオフ状態とされる。これにより、第２スキャンインデータ端子ＳＩ２に供給された信号を保持する初段ＦＦＳの出力が、マッチアンプＭＡ０の入力に供給される。また、マッチアンプＭＡ０のスレーブラッチの出力が、マッチアンプＭＡ１の入力に供給される。

この状態において、ラッチトリガＣＰ２がハイレベルとされると、ＣＭＯＳスイッチＳＷ１０およびＳＷ２０がオン状態にされ、初段ＦＦＳの出力およびマッチアンプＭＡ０のスレーブラッチＳＬＴ０の出力がマッチアンプＭＡ０のマスターラッチＭＬＴ０及びマッチアンプＭＡ１のマスターラッチＭＬＴ１へそれぞれ供給される。この時、インバータＩＮＶ１４およびＩＮＶ２４はオフ状態とされる。

その後、ラッチトリガＣＰ２がローレベルとされると、ＣＭＯＳスイッチＳＷ１０およびＳＷ２０がオフ状態にされ、マッチアンプＭＡ０のマスターラッチＭＬＴ０及びマッチアンプＭＡ１のマスターラッチＭＬＴ１は初段ＦＦＳの出力およびマッチアンプＭＡ０のスレーブラッチＳＬＴ０の出力を保持する。この時、インバータＩＮＶ１４およびＩＮＶ２４はオン状態とされるので、マッチアンプＭＡ０のスレーブラッチＳＬＴ０及びマッチアンプＭＡ１のスレーブラッチＳＬＴ１は、マッチアンプＭＡ０のマスターラッチＭＬＴ０及びマッチアンプＭＡ１のマスターラッチＭＬＴ１の記憶状態を供給される。

このようにして、スキャンパスモード信号ＳＰがハイレベルとされるスキャンパスモードにおいて、初段ＦＦＳの出力が、順次、マッチアンプＭＡ０、マッチアンプＭＡ１に伝達されていくことになる。

この構成によれば、初段をスキャンパスからのセレクタ（第２クロックドインバータ回路、第４クロックドインバータ回路）とし、スキャンフリップフロップＳＦＦ０，ＳＦＦ１のマスターラッチＭＬＴ０，ＭＬＴ１からマッチ信号出力線ＭＬｏ［０］，ＭＬｏ［１］に信号を出力させることにより、マッチ線ＭＬ［０］，ＭＬ［１］の出力の高速化が実現可能である。また、スキャンパス側はスレーブラッチＳＬＴ０，ＳＬＴ１から出力することで、マスターラッチＭＬＴ０，ＭＬＴ１の負荷が軽減できる。

［変形例３］
図１０は、変形例３に係る出力ラッチトリガの生成方法を説明するための図である。図１０は、マッチアンプ部内のラッチ回路ＬＴ(またはスキャンフリップフロップＳＦＦ)の出力ラッチトリガＣＰ２の生成方法を説明するための図である。変形例３は、実施例、変形例１および変形例２に適用可能である。

先に述べた通り、マッチ線ＭＬは負荷が大きいので、ラッチ回路ＬＴの出力ラッチトリガＣＰ２は遅らせる必要がある。コンパイルドＴＣＡＭマクロセルの場合、データ幅(１エントリのビット数)が可変に変更することが可能である。そのため、マッチ線ＬＭの長さはデータ幅(１エントリのビット数)に対応して変更される。当然、マッチ線ＭＬの長さが短いときは、マッチ線ＭＬの負荷が軽いので、マッチ線ＭＬの電位の変更は高速に行うことが出来る。その為、マッチ線ＭＬの長さが短いときは、出力ラッチトリガＣＰ２を高速にするのが望ましい。

変形例３では、マッチ線ＭＬと並行方向に配置した第１負荷配線ＲＰＬＭＬおよび第１負荷配線ＢＡＣＫＭＬを用いることにより、データ幅をレプリカ(複製)する。これにより、最適な出力ラッチトリガＣＰ２を生成することが可能である。

図１０の（ａ）は、マッチ線ＭＬと、第１負荷配線ＲＰＬＭＬおよび第１負荷配線ＢＡＣＫＭＬとのレイアウト的な配置関係を示す図である。図１０の（ｂ）は、ラッチトリガＣＰ２を生成するためのラッチトリガ生成回路１００の回路構成の一例を示す図である。図１０の（ｃ）は、ラッチトリガ生成回路１００のタイミングを概念的に示す図である。

図１０の（ａ）は、図４のＴＣＡＭマクロセル１０のレイアウト配置を概念的に示している。ワード線ドライバ（ＷＬＤ）２５、ＴＣＡＭセルアレイ（ＣＡＲＹ）２０、マッチアンプ部（ＭＡ）２３およびマッチライン選択回路部（ＭＬＳ）２６はＹ方向に沿って順次配置される。Ｘ方向において、ワード線ドライバ（ＷＬＤ）２５の下側には、制御論理回路（ＣＮＴ）２４の形成領域が配置される。Ｙ方向において、制御論理回路（ＣＮＴ）２４の右横側には、書込みドライバおよび読み出し用センスアンプ（ＷＤ／ＳＡ）２１とサーチ線ドライバ（ＳＤ）２２を含む入出回路領域ＩＯが配置される。Ｙ方向において入出力回路領域ＩＯの右横側には、領域ＴＰが配置される。

ＴＣＡＭセルアレイＣＡＲＹ内には、例示的に、１本のマッチ線ＭＬが描かれており、Ｙ方向に沿って配置されている。ＴＣＡＭセルアレイＣＡＲＹ内には、さらに、例示的に、Ｙ方向に沿って配置されるワード線（ＷＬＡ，ＷＬＢ）と、Ｘ方向に沿って配置されるビット線対（ＢＴ，ＢＢ）と、Ｘ方向に沿って配置されるサーチ線対（ＳＴ，ＳＢ）と、が描かれる。

入出力回路領域ＩＯ内には、第１負荷配線ＲＰＬＭＬおよび第１負荷配線ＢＡＣＫＭＬが描かれる。第１負荷配線ＲＰＬＭＬおよび第１負荷配線ＢＡＣＫＭＬは、マッチ線ＭＬと並行にＹ方向に沿って配置される。マッチ線ＭＬ、第１負荷配線ＲＰＬＭＬおよび第１負荷配線ＢＡＣＫＭＬは、ほぼ同じ長さとされている。マッチ線ＭＬ、第１負荷配線ＲＰＬＭＬおよび第２負荷配線ＢＡＣＫＭＬの長さは、データ幅(１エントリのビット数)に対応してその長さが決まるように構成される。すなわち、第１負荷配線ＲＰＬＭＬおよび第２負荷配線ＢＡＣＫＭＬは、マッチ線ＭＬをレプリカする配線（レプリカ配線）と見做すことが出来る。マッチ線ＭＬの寄生容量の値とほぼ同等の値の寄生容量が第１負荷配線ＲＰＬＭＬおよび第２負荷配線ＢＡＣＫＭＬに設けられる。

図１０の（ｂ）は、ラッチトリガＣＰ２を生成するためのラッチトリガ生成回路の一例を示している。ラッチトリガ生成回路１００は、図１０の（ａ）の制御論理回路（ＣＮＴ）２４の配置領域内に形成される第１回路部分Ａと、図１０の（ａ）の入出力回路領域ＩＯの配置領域内に形成される第２回路部分Ｂと、図１０の（ａ）の領域ＴＰで示される配置領域内に形成される第３回路部分Ｃと、を含む。

ラッチトリガ生成回路１００は、メインクロック信号ＣＬＫから第１内部クロック信号ＣＫＦを生成する第１クロック生成回路１１０を含む。第１クロック生成回路１１０は、インバータＩＶ１０，ＯＲ回路ＯＲ１０，遅延回路ＤＬＹ、インバータＩＶ１１，およびセットリセットラッチ回路ＲＳＬＴ、バッファアンプＢＡを含む。

第１クロック生成回路１１０から生成された第１内部クロック信号ＣＫＦは、第１負荷配線ＲＰＬＭＬの充電および放電を行う第１充放電回路ＣＤＣ１に入力される。第１充放電回路ＣＤＣ１は、ＰチャネルＭＯＳトランジスタＰ５０、ＮチャネルＭＯＳトランジスタＮ５０−Ｎ５５を含む。ＰチャネルＭＯＳトランジスタＰ５０は、第１内部クロック信号ＣＫＦのハイレベルに従って、第１負荷配線ＲＰＬＭＬの負荷容量Ｃを充電する。また、ＮチャネルＭＯＳトランジスタＮ５０、Ｎ５１は、第１内部クロック信号ＣＫＦのローレベルに従って、第１負荷配線ＲＰＬＭＬの負荷容量Ｃを放電する。ＮチャネルＭＯＳトランジスタＮ５３のゲートはインバータＩＮ１５を介して第２テスト端子ＴＥ２に接続される。ＮチャネルＭＯＳトランジスタＮ５３がオン状態とされると、ＮチャネルＭＯＳトランジスタＮ５２及びＮ５３により、第１負荷配線ＲＰＬＭＬの負荷容量Ｃを放電する。同様に、ＮチャネルＭＯＳトランジスタＮ５５のゲートは第１テスト端子ＴＥ１に接続される。ＮチャネルＭＯＳトランジスタＮ５５がオン状態とされると、ＮチャネルＭＯＳトランジスタＮ５４及びＮ５５により、第１負荷配線ＲＰＬＭＬの負荷容量Ｃを放電する。第１テスト端子ＴＥ１および第２テスト端子ＴＥ２は、テスト時において、ハイレベル“Ｈ”の様な信号レベルが供給され、通常動作時において、ローレベル“Ｌ”の様な信号レベルが供給される。したがって、ＮチャネルＭＯＳトランジスタＮ５３は、テスト時には、オフ状態とされ、通常動作時には、オン状態とされる。このため、第１負荷配線ＲＰＬＭＬの負荷容量Ｃを放電する速度は、通常動作時と比べてテスト時には遅くなる。一方、ＮチャネルＭＯＳトランジスタＮ５５は、テスト時には、オン状態とされ、通常動作時には、オフ状態とされる。このため、第１負荷配線ＲＰＬＭＬの負荷容量Ｃを放電する速度は、通常動作時と比べてテスト時には速くなる。

インバータＩＶ１３は、第１負荷配線ＲＰＬＭＬのレベルに従って第２内部クロック信号ＣＫＲを生成する。第２内部クロック信号ＣＫＲは、第２内部クロック信号ＣＫＲに従って第２負荷配線ＢＡＣＫＭＬの充電および放電を行う第２充放電回路ＣＤＣ２に入力される。

第２充放電回路ＣＤＣ２は、ＰチャネルＭＯＳトランジスタＰ６０、ＮチャネルＭＯＳトランジスタＮ６０−Ｎ６５を含む。ＰチャネルＭＯＳトランジスタＰ６０は、第２内部クロック信号ＣＫＲのハイレベルに従って、第２負荷配線ＢＡＣＫＭＬの負荷容量Ｃを充電する。また、ＮチャネルＭＯＳトランジスタＮ６０、Ｎ６１は、第２内部クロック信号ＣＫＲのローレベルに従って、第２負荷配線ＢＡＣＫＭＬの負荷容量Ｃを放電する。

ＮチャネルＭＯＳトランジスタＮ６３のゲートは第１テスト端子ＴＥ１に接続される。ＮチャネルＭＯＳトランジスタＮ６３がオン状態とされると、ＮチャネルＭＯＳトランジスタＮ６２及びＮ６３により、第２負荷配線ＢＡＣＫＭＬの負荷容量Ｃを放電する。同様に、ＮチャネルＭＯＳトランジスタＮ６５のゲートはインバータＩＮ１５を介して第２テスト端子ＴＥ２に接続される。ＮチャネルＭＯＳトランジスタＮ６５がオン状態とされると、ＮチャネルＭＯＳトランジスタＮ６４及びＮ６５により、第２負荷配線ＢＡＣＫＭＬの負荷容量Ｃを放電する。なお、ＮチャネルＭＯＳトランジスタＮ６５は、テスト時には、オフ状態とされ、通常動作時には、オン状態とされる。このため、第２負荷配線ＢＡＣＫＭＬの負荷容量Ｃを放電する速度は、通常動作時と比べてテスト時には遅くなる。一方、ＮチャネルＭＯＳトランジスタＮ６３は、テスト時には、オン状態とされ、通常動作時には、オフ状態とされる。このため、第２負荷配線ＢＡＣＫＭＬの負荷容量Ｃを放電する速度は、通常動作時と比べてテスト時には速くなる。

オア回路ＯＲ１４は、第２負荷配線ＢＡＣＫＭＬに結合された第１入力と、インバータＩＶ１４を介して第１内部クロック信号ＣＫＦを受ける第２入力と、を有する。オア回路ＯＲ１４の出力は、リセット信号ＲＳＴとしてセットリセットラッチ回路ＲＳＬＴのリセット端子に入力される。また、オア回路ＯＲ１４の出力は、インバータＩＶ１２を介してラッチトリガＣＰ２として出力される。

図１０の（ｃ）に示されるように、メインクロック信号ＣＬＫのローレベルからハイレベルへの変化に同期して、第１内部クロック信号ＣＫＦがローレベルからハイレベルへ変化する。第１内部クロック信号ＣＫＦのハイレベルにしたがって、第１負荷配線ＲＰＬＭＬの負荷容量Ｃの放電が開始される。第１負荷配線ＲＰＬＭＬのレベルがインバータＩＶ１３の論理閾値を超えると、第２内部クロック信号ＣＫＲがローレベルからハイレベルへ変化する。第２内部クロック信号ＣＫＲのハイレベルにしたがって、第２負荷配線ＢＡＣＫＭＬの負荷容量Ｃの放電が開始される。インバータＩＶ１４の出力はローレベルであり、第２負荷配線ＢＡＣＫＭＬのレベルがオア回路ＯＲ１１の論理閾値を超えると、リセット信号ＲＳＴがハイレベルからローレベルへ変化する。これにより、ラッチトリガＣＰ２がローレベルからハイレベルへ変化する。また、セットリセットラッチＲＳＬＴの出力である第１内部クロック信号ＣＫＦはハイレベルからローレベルへ変化する。それによって、リセット信号ＲＳＴがローレベルからハイレベルへ変化し、ラッチトリガＣＰ２がハイレベルからローレベルへ変化する。

図１０の（ｂ）の回路の特徴は、下記のとおりである。
（ａ）メインクロック信号ＣＬＫをセットリセットラッチＲＳＬＴで受ける。
（ｂ）セットリセットラッチＲＳＬＴの出力をＣＫＦ、ＲＰＬＭＬ、ＣＫＲ、ＢＡＣＫＭＬと順次遅延させる。第１負荷配線ＲＰＬＭＬ/第２負荷配線ＢＡＣＫＭＬはマッチ線ＭＬと並行して配置する。
（ｃ）セットリセットラッチＲＳＬＴのリセット信号ＲＳＴは、第２負荷配線ＢＡＣＫＭＬとセットリセットラッチＲＳＬＴの出力直後の第１内部クロックＣＫＦとのＯＲ論理（オア回路ＯＲ１１が設けられる）で行う。

上記（ｃ）において、リセット信号ＲＳＴを第２負荷配線ＢＡＣＫＭＬからだけでなく第１内部クロックＣＫＦとのＯＲ論理にしたことがポイントである。これがないと、セットリセットラッチＲＳＬＴのリセット期間が長くなりすぎ、ＴＣＡＭの動作周波数が遅くなる。リセット信号ＲＳＴをＢＡＣＫＭＬに比べショートパルス化することで、ＴＣＡＭ動作周波数を上げることができる。

次に、第１テスト端子ＴＥ１および第２テスト端子ＴＥ２に関して説明する。

第１テスト端子ＴＥ１および第２テスト端子ＴＥ２は、以下の様にして利用することが出来る。第１テスト端子ＴＥ１では、マッチ線出力ラッチトリガＣＰ２を高速に発生させることで、駆動力の弱いＴＣＡＭセルのテストスクリーニングをすることが出来る。また、第２テスト端子ＴＥ２では、マッチ線出力ラッチトリガＣＰ２の発生を低速にする。ＴＣＡＭのサーチ動作は、一般的に、マッチ線ＭＬを“Ｈ”にプリチャージしたところから、”Ｌ”に引き抜くか(不一致)、“Ｈ”状態でフローティングになるか(一致)を、マッチアンプ部内のラッチ回路ＬＴによりラッチする。従って、リーク電流の発生などがあると、フローティングになっているマッチ線ＭＬが“Ｈ”レベルを維持できずに誤動作することになる。実使用時にリーク電流が増加することはよくある不良の１つであり、出荷テスト時に、予め、スクリーニングすることが望ましい。第２テスト端子ＴＥ２では、出力ラッチトリガＣＰ２を遅らせ、マッチ線ＭＬのフローティング状態の時間を長くする。これにより、小さなリーク電流が発生して不良を検出でき、信頼性の高いスクリーニングが実施できる。

この構成によれば、コンパイラに対応した最適なマッチ線出力タイミングが作成可能である。また、最適なマッチ線出力タイミングが生成できるので、ＴＣＡＭマクロセルの高速化も可能である。また、スクリーニングテストにより、ＴＣＡＭマクロセルの品質および信頼性を向上することが出来る。

［変形例４］
図１１は、変形例４に係るＴＣＡＭマクロセルを概念的に示す回路図である。図１１のＴＣＡＭマクロセルは、Ｙ選択信号(カラム選択信号)Ｙｎによって、ビット線対ＢＴ［０］，ＢＢ［０］またはビット線対ＢＴ［１］，ＢＢ［１］を可能とする構成である。Ｙ選択信号ＹｎがＹ０の場合、ＹスイッチＹＳＷ０がオン状態とされ、ビット線対ＢＴ［０］，ＢＢ［０］がセンスアンプＳＡ０へ接続される。一方、Ｙ選択信号ＹｎがＹ１の場合、ＹスイッチＹＳＷ１がオン状態とされ、ビット線対ＢＴ［１］，ＢＢ［１］がセンスアンプＳＡ０へ接続される。

また、この変更に伴い、マッチ読み出し線ＭＲＬは、第１マッチ読み出し線ＭＲＬ［０］と第２マッチ読み出し線ＭＲＬ［１］とにされる。Ｙ選択信号ＹｎがＹ０の場合、ＹスイッチＹＳＷＲ０がオン状態とされ、第１マッチ読み出し線ＭＲＬ［０］がバッファアンプＢＡに接続される。一方、Ｙ選択信号ＹｎがＹ１の場合、ＹスイッチＹＳＷＲ１がオン状態とされ、第２マッチ読み出し線ＭＲＬ［１］がバッファアンプＢＡに接続される。

また、この変更に伴い、マッチライン選択回路ＭＬＳ０及びＭＬＳ１の構成も変更される。マッチライン選択回路ＭＬＳ０は、マッチアンプＭＡ０の出力（マッチ信号出力線ＭＬｏ［０］）を第２マッチ読み出し線ＭＲＬ［１］へ読み出すためのＮチャネルＭＯＳトランジスタＴ１＿０及びＴ２＿０と、マッチアンプＭＡ１の出力（マッチ信号出力線ＭＬｏ［１］）を第１マッチ読み出し線ＭＲＬ［０］へ読み出すためのＮチャネルＭＯＳトランジスタＴ１＿１及びＴ２＿１と、を有する。また、同様に、マッチライン選択回路ＭＬＳ１は、マッチアンプＭＡ２の出力（マッチ信号出力線ＭＬｏ［２］）を第２マッチ読み出し線ＭＲＬ［１］へ読み出すためのＮチャネルＭＯＳトランジスタＴ１＿０及びＴ２＿０と、マッチアンプＭＡ３の出力（マッチ信号出力線ＭＬｏ［３］）を第１マッチ読み出し線ＭＲＬ［０］へ読み出すためのＮチャネルＭＯＳトランジスタＴ１＿１及びＴ２＿１と、を有する。他の構成は、実施例と同様である。変形例４は、実施例、変形例１−３に適用可能である。

この構成によれば、Ｙ選択信号によってビット線対およびマッチ読み出し線ＭＲＬを選択する構成であっても、実施例と同様な効果を得ることが出来る。

［変形例５］
図１２は、変形例５に係るマッチライン選択回路ＭＬＳの構成の一例を示す図である。図１２のマッチライン選択回路ＭＬＳは、マッチ読み出し信号ＭＲＯを差動アンプＤＦＡにより読み出し可能とするための構成であり、マッチ読み出し信号ＭＲＯの読み出し安定化ないし高速化を可能とするものである。この構成は、実施例、変形例１−４へ適用可能である。

マッチ読み出し線（ＭＲＬ）は、第１マッチ読み出し線ＭＲＬＴと第２マッチ読み出し線ＭＲＬＢとに変更され、第１マッチ読み出し線ＭＲＬＴと第２マッチ読み出し線ＭＲＬＢとが差動アンプＤＦＡの入力に接続される。

この変更に伴い、マッチライン選択回路ＭＬＳ０は、マッチアンプＭＡ０の出力を第１マッチ読み出し線ＭＲＬＴへ読み出すためのＮチャネルＭＯＳトランジスタＴ１及びＴ２と、マッチアンプＭＡ０の出力を第２マッチ読み出し線ＭＲＬＢへ読み出すためのインバータＩＮＶ、ＮチャネルＭＯＳトランジスタＴ１＿１及びＴ２＿１と、を有する。ＮチャネルＭＯＳトランジスタＴ１およびＴ１＿１のゲートはオア回路ＯＲの出力に接続される。オア回路ＯＲは、図５に示されるマッチライン選択回路ＭＬＳ０のオア回路ＯＲである。ＮチャネルＭＯＳトランジスタＴ２のゲートはマッチ信号出力線ＭＬｏ［０］に接続され、ＮチャネルＭＯＳトランジスタＴ２＿１のゲートはインバータＩＮＶを介してマッチ信号出力線ＭＬｏ［０］に接続される。マッチライン選択回路ＭＬＳ１、ＭＬＳｍも、マッチライン選択回路ＭＬＳ０と同様な構成とされている。

この構成によれば、マッチ読み出し信号ＭＲＯの読み出しの安定化および高速化が可能である。

［応用例］
図１３は、応用例に係る半導体装置の概念的なブロック図である。

半導体装置３００は、中央処理装置ＣＰＵと、揮発性メモリであるスタチックランダムアクセスメモリＳＲＡＭと、不揮発性メモリとしてのフラッシュメモリＦｌａｓｈと、ネットワークインタフェース回路ＮＥＩＦと、ＴＣＡＭ装置１と、周辺回路ＰＨＣＫＴと、バスＢＵＳとを有する。スタチックランダムアクセスメモリＳＲＡＭは、ＣＰＵの作業領域として利用される。フラッシュメモリＦｌａｓｈは、中央処理装置ＣＰＵのプログラムを格納する。バスＢＵＳは、ＣＰＵ、ＳＲＡＭ、Ｆｌａｓｈ、ＮＥＩＦ、ＴＣＡＭ装置１、ＰＨＣＫＴを相互に接続する。ネットワークインタフェース回路ＮＥＩＦは、ネットワーク回線ＮＥＬを介して、半導体装置３００の外部の設けられたネットワーク装置ＮＥＤＥＶと通信する。ネットワークインタフェース回路ＮＥＩＦは、また、ＴＣＡＭ装置１と接続される。ＴＣＡＭ装置１は、ＴＣＡＭ１０とプライオリティエンコーダＰＲＥＮを含む。ＴＣＡＭ１０は、実施例、変形例１−５の構成を適用可能である。ＴＣＡＭ装置１は、ネットワーク装置ＮＥＤＥＶからネットワーク回線ＮＥＬを介してネットワークインタフェース回路ＮＥＩＦへ供給された通信パケットを受け取り、通信パケットのルーティングなどを行う。

以上、本発明者によってなされた発明を実施形態および実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１：ＴＣＡＭ装置
１０：ＴＣＡＭマクロセル
２０：ＴＣＡＭセルアレイ
２１：書込みドライバおよび読み出し用センスアンプ（ＷＤ／ＳＡ）
２２：サーチ線ドライバ（ＳＤ）
２３：マッチアンプ部（ＭＡ）
２４：制御論理回路
２５：ワード線ドライバ（ＷＬＤ）
２６：マッチライン選択回路部（ＭＬＳ）
２７：スキャン入力回路部（ＳＣＣ）
３０：プライオリティエンコーダ（ＰＲＥＮ）
ＷＬＡ、ＷＬＢ：ワード線
ＭＣ、ｂｉｔｃｅｌｌ：ＴＣＡＭセル
ＢＴ、ＢＢ、ＢＴ［０］，ＢＢ［０］−ＢＴ［ｎ］，ＢＢ［ｎ］：ビット線対
ＳＴ、ＳＢ、ＳＴ［０］，ＳＢ［０］−ＳＴ［ｎ］，ＳＢ［ｎ］：サーチ線対
ＭＬ、ＭＬ［０］−ＭＬ［Ｍ］：マッチ線
ＭＡ０−ＭＡｍ：マッチアンプ
ＭＬＳ０−ＭＬＳｍ：マッチライン選択回路

Claims (15)

1. 複数のＣＡＭセルと、
   前記複数のＣＡＭセルに接続されたワード線と、
   前記複数のＣＡＭセルに接続された複数のビット線と、
   前記複数のＣＡＭセルに接続された複数のサーチ線と、
   前記複数のＣＡＭセルに接続されたマッチ線と、
   前記マッチ線に接続されたマッチアンプと、
   前記ワード線の値に応じて、前記マッチアンプの出力を選択可能とする選択回路と、を備える、
   内容参照メモリ。
2. 請求項１に記載の内容参照メモリにおいて、
   前記複数のＣＡＭセルのおのおのは、ＴＣＡＭセルを含み、
   前記ワード線は、第１ワード線と第２ワード線とを含み、
   前記選択回路は、前記第１ワード線または前記第２ワード線の値に応じて、前記マッチアンプの出力を選択する、内容参照メモリ。
3. 請求項２に記載の内容参照メモリにおいて、さらに、
   前記マッチアンプの出力を供給されるマッチ信号出力線と、
   読み出し線と、を含み、
   前記選択回路は、
   前記第１ワード線と前記第２ワード線とに接続された入力を有するＯＲ回路と、
   前記ＯＲ回路の出力に接続されたゲートを有する第１ＭＯＳトランジスタと、
   前記マッチ信号出力線に接続されたゲートを有する第２ＭＯＳトランジスタと、を含み、
   前記第１ＭＯＳトランジスタのソースドレイン経路と前記第２ＭＯＳトランジスタのソースドレイン経路とは、前記読み出し線と参照電位との間に、直列に接続される、内容参照メモリ。
4. 請求項１に記載の内容参照メモリにおいて、さらに、
   前記複数のサーチ線に接続され、前記複数のサーチ線へテスト用のサーチデータを供給するスキャン入力回路を、含む、内容参照メモリ。
5. 請求項１に記載の内容参照メモリにおいて、さらに、
   前記マッチアンプの出力を供給されるマッチ信号出力線と、
   読み出し線と、を含み、
   前記選択回路は、
   前記ワード線に接続されたゲートを有する第１ＭＯＳトランジスタと、
   前記マッチ信号出力線に接続されたゲートを有する第２ＭＯＳトランジスタと、を含み、
   前記第１ＭＯＳトランジスタのソースドレイン経路と前記第２ＭＯＳトランジスタのソースドレイン経路とは、前記読み出し線と接地電位との間に、直列に接続される、内容参照メモリ。
6. 複数のＣＡＭセルと、
   前記複数のＣＡＭセルに接続されたワード線と、
   前記複数のＣＡＭセルに接続された複数のビット線と、
   前記複数のＣＡＭセルに接続された複数のサーチ線と、
   前記複数のＣＡＭセルに接続されたマッチ線と、
   前記マッチ線に接続されたマッチアンプと、
   前記複数のサーチ線へテスト用のサーチデータを供給するスキャン入力回路と、を備える、
   内容参照メモリ。
7. 請求項６に記載の内容参照メモリにおいて、
   前記複数のＣＡＭセルのおのおのは、ＴＣＡＭセルを含み、
   前記ワード線は、第１ワード線と第２ワード線とを含む、内容参照メモリ。
8. 請求項６に記載の内容参照メモリにおいて、さらに、
   前記複数のサーチ線に接続された複数のサーチ線ドライバ、を有し、
   前記スキャン入力回路は、前記テスト用のサーチデータを前記複数のサーチ線ドライバへ供給する複数のフリップフロップ回路を含む、内容参照メモリ。
9. 請求項８に記載の内容参照メモリにおいて、さらに、
   前記複数のビット線に接続された複数の書き込みドライバを、有し、
   前記複数のフリップフロップ回路の出力は、前記複数のサーチ線ドライバの入力と前記複数の書き込みドライバの入力とにそれぞれ接続される、内容参照メモリ。
10. 複数のＣＡＭセルと、
    前記複数のＣＡＭセルに接続された複数のワード線と、
    前記複数のＣＡＭセルに接続された複数のビット線と、
    前記複数のＣＡＭセルに接続された複数のサーチ線と、
    前記複数のＣＡＭセルに接続された複数のマッチ線と、
    前記複数のマッチ線に接続されたマッチアンプ部と、を含み、
    前記マッチアンプ部は、複数のラッチ回路と、複数の選択回路と、を含み、
    前記複数の選択回路のおのおのは、対応するマッチ線に接続された第１入力と、対応するラッチ回路の出力に接続された第２入力と、を含み、
    前記複数のラッチ回路と前記複数の選択回路とは、スキャン入力端子とスキャン出力端子との間において、スキャンパスを構成する、
    内容参照メモリ。
11. 請求項１０に記載の内容参照メモリにおいて、さらに、
    前記複数のワード線と前記複数のラッチ回路の出力とに接続されたマッチライン選択回路部と、
    読み出し線と、を含み、
    前記マッチライン選択回路部は、おのおのが対応するワード線と対応するラッチ回路の出力とに接続された複数の選択回路を含み、
    前記複数の選択回路のおのおのは、対応するワード線の選択レベルに応じて、対応するラッチ回路の出力を前記読み出し線へ出力する、内容参照メモリ。
12. 請求項１１に記載の内容参照メモリにおいて、
    前記複数のＣＡＭセルのおのおのは、ＴＣＡＭセルを含み、
    前記ワード線は、第１ワード線と第２ワード線とを含み、
    前記選択回路は、前記第１ワード線または前記第２ワード線の選択レベルに応じて、対応するラッチ回路の出力を前記読み出し線へ出力する、内容参照メモリ。
13. 請求項１２に記載の内容参照メモリにおいて、
    前記複数の選択回路のおのおのは、
    前記第１ワード線と前記第２ワード線とに接続された入力を有するＯＲ回路と、
    前記ＯＲ回路の出力に接続されたゲートを有する第１ＭＯＳトランジスタと、
    対応するラッチ回路の出力が供給されるゲートを有する第２ＭＯＳトランジスタと、を含み、
    前記第１ＭＯＳトランジスタのソースドレイン経路と前記第２ＭＯＳトランジスタのソースドレイン経路とは、前記読み出し線と参照電位との間に、直列に接続される、内容参照メモリ。
14. 請求項１１に記載の内容参照メモリにおいて、さらに、
    前記複数のサーチ線に接続され、前記複数のサーチ線へテスト用のサーチデータを供給するスキャン入力回路を、含む、内容参照メモリ。
15. 請求項１４に記載の内容参照メモリにおいて、さらに、
    前記複数のサーチ線に接続された複数のサーチ線ドライバ、を有し、
    前記スキャン入力回路は、前記テスト用のサーチデータを前記複数のサーチ線ドライバへ供給する複数のフリップフロップ回路を含む、内容参照メモリ。

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