TW202147310A - 半導體裝置 - Google Patents

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藪內誠
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日商瑞薩電子股份有限公司
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Abstract

本發明揭示一種半導體裝置，其包含：複數個記憶體胞元，其等連接至一匹配線；一字線驅動器，其連接至一字線；一有效胞元，其經組態以儲存指示一條目之有效或無效之一有效位元；一第一預充電電路，其連接至該匹配線之一端且經組態以將該匹配線預充電至一高位準；及一第二預充電電路，其連接至該匹配線之另一端且經組態以將該匹配線預充電至一高位準。該複數個記憶體胞元配置在該第一預充電電路與該第二預充電電路之間，且該第二預充電電路配置在該字線驅動器與該複數個記憶體胞元之間。

Description

半導體裝置
本發明係關於一種半導體裝置且適用於舉例而言包含一內容參考記憶體之一半導體裝置。
一種被稱為一內容可定址記憶體之儲存裝置或作為一搜尋記憶體之CAM經組態以自所儲存資料字組當中搜尋與一搜尋字組匹配之一資料字組，且當找到所匹配資料字組時輸出其位址。此處，資料字組亦稱為一條目，且搜尋字組亦稱為搜尋資料。
存在作為CAM之BCAM (二進制CAM)及TCAM (三進製CAM)。BCAM之每一記憶體胞元儲存「0」或「1」之資訊。另一方面，在TCAM之情形中，除「0」及「1」之外，每一記憶體胞元可儲存「x (任意值)」之資訊。請注意，「x」指示其可係「0」或「1」。
CAM具有一匹配線(ML)，用於比較儲存在記憶體胞元中之資訊與一使用者想要搜尋之資料且展示兩個資料是匹配還是失配。接著，輸出對應於所匹配匹配線之位址資訊(命中指標)。而且，某些CAM儲存指示CAM之條目內容是否有效之有效資訊。
下文列出所揭示技術。 [專利文件1] 日本未經審查專利申請公開案第2018-206451號
提高CAM中之搜尋存取速度係至關重要的。構成一個條目之複數個記憶體胞元連接至匹配線，該匹配線係該搜尋存取之關鍵路徑。因此，當該匹配線之佈線長度變長時，該匹配線之負載能力變大，且難以提高該搜尋存取速度。
在本發明之一態樣中，該匹配線之預充電電路配置在CAM胞元陣列之兩個側上，且有效資訊被供應至此等預充電電路。
藉由上文提及之半導體裝置，改良該搜尋存取速度係可能的。
在下文中，將參考各圖式闡述一實施例、若干修改方案及一應用實例。在以下闡述中，相同參考字符表示相同組件且將省略其重複闡述。請注意，與其他實際態樣相比，將依據每一組件之寬度、厚度、形狀及其他態樣來示意性地表示各圖式，以便使闡述更清晰，但各圖式僅係實例且不限制對本發明之闡釋。在實施例中，TCAM將被闡述為一實例，但本發明並不限於此且適用於使用一匹配線之一搜尋記憶體。
(實施例) 將參考圖1及圖2闡述一TCAM胞元之一組態。圖1係在實施例中展示一TCAM胞元之一組態之一實例的一電路圖。圖2係以表之形式展示一X胞元及一Y胞元之所儲存內容與圖1中所展示之TCAM胞元之資料之間的對應關係之一圖式。
如圖1中所展示，作為一記憶體胞元之一TCAM胞元MC包含一X胞元11、一Y胞元12及一資料比較單元13。X胞元11及Y胞元12係由SRAM (靜態隨機存取記憶體)構成，且亦稱為SRAM胞元。X胞元11將相互互補之1位元資料儲存在內部儲存節點ND1及ND1_n中。此處，進行互補意指其中當一個係「1」時另一個係「0」之一關係。Y胞元12將相互互補之1位元資料儲存在內部儲存節點ND2及ND2_n中。
TCAM胞元MC連接至一位元線對BT與BB、一搜尋線對ST與SB、一匹配線ML、一第一字線WLA及一第二字線WLB。
X胞元11包含反相器INV1及INV2以及N通道MOS (金屬氧化物半導體)電晶體Q1及Q2。反相器INV1連接在儲存節點ND1與儲存節點ND1_n之間，使得自儲存節點ND1_n至儲存節點ND1之方向係正向方向。反相器INV2並聯地且以相反方向連接至反相器INV1。N通道MOS電晶體Q1連接在儲存節點ND1與位元線BT之間。N通道MOS電晶體Q2連接在儲存節點ND1_n與位元線BB之間。N通道MOS電晶體Q1及Q2之閘極連接至第一字線WLA。
Y胞元12包含反相器INV3及INV4以及N通道MOS電晶體Q3及Q4。反相器INV3連接在儲存節點ND2與儲存節點ND2_n之間，使得自儲存節點ND2_n至儲存節點ND2之方向係正向方向。反相器INV4並聯地且以相反方向連接至反相器INV3。N通道MOS電晶體Q3連接在儲存節點ND2與位元線BT之間。N通道MOS電晶體Q4連接在儲存節點ND2_n與位元線BB之間。N通道MOS電晶體Q3及Q4之閘極連接至第二字線WLB。
資料比較單元13包含N通道MOS電晶體Q6至Q9。N通道MOS電晶體Q6及Q7串聯地連接在一節點ND3與一接地電位VSS之間，節點ND3係與匹配線ML連接之一點。N通道MOS電晶體Q8及Q9串聯地連接在節點ND3與接地電位VSS之間，且並聯地連接至串聯地連接之整個N通道MOS電晶體Q6及Q7。N通道MOS電晶體Q6及Q8之閘極分別連接至儲存節點ND1及ND2。N通道MOS電晶體Q7及Q9之閘極分別連接至搜尋線對ST與SB。
反相器INV1、INV2、INV3及INV4中之每一者具有一P通道MOS電晶體及一N通道MOS電晶體。P通道MOS電晶體之一源極-汲極路徑及N通道MOS電晶體之一源極-汲極路徑串聯地連接在作為第一電位之一電源電位VDD與作為第二電位之接地電位VSS之間。P通道MOS電晶體之閘極通常與N通道MOS電晶體之閘極連接以充當反相器之一輸入端子。P通道MOS電晶體之汲極通常與N通道MOS電晶體之汲極連接以充當反相器之一輸入端子。
請注意，一BCAM之一記憶體胞元可藉由舉例而言移除第二字線WLB及Y胞元12且將N通道MOS電晶體Q8之閘極電極連接至圖1中之X胞元11之儲存節點ND1_n來組態。
如圖1及圖2中所展示，TCAM胞元MC可藉由使用一個2位元SRAM胞元來儲存「0」、「1」及「x」之三個值。具體而言，假定當「1」儲存在X胞元11之儲存節點ND1中且「0」儲存在Y胞元12之儲存節點ND2中時，「0」儲存在TCAM胞元MC中。假定當「0」儲存在X胞元11之儲存節點ND1中且「1」儲存在Y胞元12之儲存節點ND2中時，「1」儲存在TCAM胞元MC中。假定當「0」儲存在X胞元11之儲存節點ND1中且「0」儲存在Y胞元12之儲存節點ND2中時，「x」儲存在TCAM胞元MC中。當「1」儲存在X胞元11之儲存節點ND1中且「1」儲存在Y胞元12之儲存節點ND2中時，「x」未使用。
根據上文所闡述之TCAM胞元MC之組態，當搜尋資料係「1」且TCAM資料係「0」時，MOS電晶體Q6及Q7處於ON狀態，且因此將經預充電匹配線ML之電位拉出至接地電位VSS。此處，當搜尋線ST係「1」且搜尋線SB係「0」時，將搜尋資料設定為「1」。當儲存節點ND1係「1」且儲存節點ND2係「0」時，將TCAM資料設定為「0」。
當搜尋資料係「0」且TCAM資料係「1」時，MOS電晶體Q8及Q9處於ON狀態，且因此將經預充電匹配線ML之電位拉出至接地電位VSS。此處，當搜尋線ST係「0」且搜尋線SB係「1」時，將搜尋資料設定為「0」。當儲存節點ND1係「0」且儲存節點ND2係「1」時，將TCAM資料設定為「1」。
即，當搜尋資料與TCAM資料失配時，將匹配線ML之電位拉出至接地電位VSS。
相反，當輸入搜尋資料係「1」且TCAM資料係「1」或「x」時，維持經預充電匹配線ML之電位。當輸入搜尋資料係「0」且TCAM資料係「0」或「x」時，維持經預充電匹配線ML之電位。即，當搜尋資料與TCAM資料匹配時，維持經預充電匹配線ML之電位。此處，經預充電匹配線ML之電位係在電源電位VDD之位準處。
如上文所闡述，在TCAM中，除非連接至對應於一個條目(記憶體胞元列)之匹配線ML的所有TCAM胞元MC之資料與輸入搜尋資料匹配，否則便拉出儲存在匹配線ML中之電荷。
將參考圖3闡述陣列組態。圖3係在實施例中展示一TCAM裝置之一組態的一方塊圖。
一TCAM裝置1包含一TCAM巨胞元100及一優先權編碼器(PREN) 300。TCAM巨胞元100包含一TCAM胞元陣列(CARY) 20、一有效位元單元23、一匹配線輸出電路單元(MO) 24及一字線驅動器(WLD) 2。此處，字線驅動器(WLD) 2係驅動圖1中所展示之第一字線WLA及第二字線WLB的一電路單元。
TCAM巨胞元100進一步包含一輸入/輸出電路單元IO、一輸入/輸出電路單元VIO及一控制邏輯電路(CNT) 25。輸入/輸出電路單元IO包含一寫入驅動器及讀取感測放大器(WD/SA) 21以及一搜尋線驅動器(SD) 22。輸入/輸出電路單元VIO包含針對有效位元單元23之一寫入驅動器及讀取感測放大器(VWD/VSA)。
TCAM胞元陣列20包含配置成一矩陣之複數個TCAM胞元MC。位元線對BT與BB在TCAM胞元陣列20之行方向上延伸且由配置在行方向上之複數個TCAM胞元MC共用。搜尋線對ST與SB在TCAM胞元陣列20之行方向上延伸且由配置在行方向上之複數個TCAM胞元MC共用。匹配線ML在TCAM胞元陣列20之列方向上延伸且由配置在列方向上之複數個TCAM胞元MC共用。第一字線WLA及第二字線WLB在TCAM胞元陣列20之列方向上延伸且由配置在列方向上之複數個TCAM胞元MC共用。此處，TCAM胞元陣列20之列方向係X方向，且TCAM胞元陣列20之行方向係Y方向。
圖3展示其中TCAM胞元陣列20之列數目(條目數目)係M+1 (M係一正整數)且行數目(條目之位元數目)係n+1 (n係一正整數)的情形。對於TCAM胞元陣列20之每一行，提供n+1個位元線對(BT[0]與BB[0]至BT[n]與BB[n])及n+1個搜尋線對(ST[0]與SB[0]至ST[n]與SB[n])。對於TCAM胞元陣列20之每一列，提供M+1個匹配線(ML[0]至ML[M])、M+1個針對X胞元11之第一字線(WLA[0]至WLA[M]])及M+1個針對Y胞元12之第二字線(WLB[0]至WLB[M])。
寫入驅動器及讀取感測放大器21包含寫入驅動器WD及讀取感測放大器SA。在進行寫入時，寫入驅動器WD透過位元線對BT與BB將寫入資料供應至每一TCAM胞元MC。在進行讀取時，讀取感測放大器SA透過位元線對BT與BB將自每一TCAM胞元MC讀取之資料放大且輸出經放大資料。
在進行搜尋時，搜尋線驅動器22透過搜尋線對(ST[0]與SB[0]至ST[n]與SB[n])將搜尋資料供應至每一TCAM胞元MC。
控制邏輯電路25控制整個TCAM巨胞元100之操作。舉例而言，控制邏輯電路25藉由在進行搜尋時接收一搜尋命令且將一控制信號輸出至搜尋線驅動器22來控制搜尋線驅動器22之操作。控制邏輯電路25藉由在進行寫入時將一控制信號輸出至寫入驅動器WD及字線驅動器2來控制寫入驅動器WD及字線驅動器2之操作。此外，控制邏輯電路25藉由在進行讀取時將一控制信號輸出至字線驅動器2及讀取感測放大器SA來控制字線驅動器2及讀取感測放大器SA之操作。
有效位元單元23包含複數個有效胞元(VC0至VCm)。複數個有效胞元(VC0至VCm)中之每一者連接至一位元線對VBT與VBB。該對位元線VBT及VBB中之每一者連接至輸入/輸出電路單元VIO。複數個有效胞元(VC0至VCm)中之每一者之一第三字線經由一OR電路(OR[0]至OR[M])連接至對應條目之第一字線(WLA[0]至WLA[M])及第二字線(WLB[0]至WLB[M])。此外，複數個有效胞元(VC0至VCm)中之每一者將一有效位元(VB0至VBm)儲存為指示對應條目是有效還是無效的資訊。複數個有效胞元(VC0至VCm)亦連接至重置信號所供應至之一佈線RT。藉由啟動重置信號，將儲存在複數個有效胞元(VC0至VCm)中之有效位元(VB0至VBm)共同地設定為指示為無效的之資料係可能的。此處，藉由舉例而言將有效位元設定為一高位準來啟動重置信號。此外，舉例而言，當有效位元處於一低位準時，有效位元(VB0至VBm)指示為無效的。
當對應條目之第一字線(WLA[0]至WLA[M])或第二字線(WLB[0]至WLB[M])進入一所選狀態時，對應OR電路(OR[0]至OR[M])之輸出進入一所選狀態，使得複數個有效胞元(VC0至VCm)進入一所選狀態。即，OR電路(OR[0]至OR[M])係一選擇電路，該選擇電路連接至第一字線(WLA[0]至WLA[M])及第二字線(WLB[0]至WLB[M])且經組態以根據第一字線(WLA[0]至WLA[M])或第二字線(WLB[0]至WLB[M])之所選狀態使複數個有效胞元(VC0至VCm)進入一所選狀態。因此，透過該對位元線VBT及VBB將有效位元(VB0至VBm)寫入至處於一所選狀態之有效胞元(VC0至VCm)。
匹配線輸出電路單元24具有對應於TCAM胞元陣列20之每一列的複數個匹配線輸出電路(MO0至MOm)。匹配線輸出電路(MO0至MOm)之每一輸入連接至對應匹配線(ML[0]至ML[M])，且匹配線輸出電路(MO0至MOm)之每一輸出連接至對應匹配信號輸出線(MLO0至MLOm)。每一匹配線輸出電路(MO0至MOm)自對應有效胞元(VC0至VCm)接收一有效位元(VB0至VBm)。匹配線輸出電路(MO0至MOm)之操作由有效位元(VB0至VBm)之值控制。
匹配線輸出電路(MO0至MOm)基於對應匹配線(ML[0]至ML[M])之電位而產生指示對應TCAM胞元資料與輸入搜尋資料是匹配還是失配的一偵測信號，且在進行搜尋時將信號輸出至對應匹配信號輸出線(MLO0至MLOm)。當有效位元(VB0至VBm)指示為有效的時，將匹配信號輸出線(MLO0至MLOm)之信號位準設定為指示對應TCAM胞元資料及輸入搜尋資料是匹配還是失配的偵測信號之位準。另一方面，當有效位元(VB0至VBm)指示為無效的時，將匹配信號輸出線(MLO0至MLOm)之信號位準設定為舉例而言指示為失配之信號位準，而不管指示對應TCAM胞元資料及輸入搜尋資料之對應部分是否匹配的偵測信號。此處，舉例而言，在匹配情況下將匹配信號輸出線(MLO0至MLOm)之信號位準設定為一高位準，且在失配的情況下設定為一低位準。
提供優先權編碼器(PREN) 300，以便當在進行搜尋時將複數個匹配信號輸出線(MLO0至MLOm)中之某些者設定為指示為匹配之信號位準時，根據一預定優先權次序來選擇一個匹配信號輸出線。
將參考圖4闡述TCAM巨胞元100之胞元配置。圖4係展示圖3之TCAM巨胞元之胞元之一部分之配置的一佈局圖。
藉由依此次序在X方向上配置字線驅動器(WLD) 2之每一胞元、一第二預充電電路單元(PC2) 27、TCAM胞元陣列(CARY) 20、有效位元單元(VC) 23、一第一預充電電路單元(PC1) 26及匹配線輸出電路單元(MO) 24來組態TCAM巨胞元100。即，將第一預充電電路單元26及第二預充電電路單元27配置在TCAM胞元陣列20之兩個側上。藉由一有效位元線VBL將有效位元VB自有效位元單元23供應至透過佈線連接配置在TCAM胞元陣列20之兩個側上的第一預充電電路單元26及第二預充電電路單元27。此處，如圖5中所展示，將有效位元線VBL並聯地配置至匹配信號輸出線。在圖3中，省略了第二預充電電路單元27之圖解說明。而且，將第一預充電電路單元26圖解說明為包含於匹配線輸出電路單元24中。
將參考圖5闡述TCAM巨胞元100之電路組態之一實例。圖5係展示一電路組態之一實例的一圖式，該電路組態對應於圖3中所展示之TCAM巨胞元之一個條目。
TCAM胞元(MC00至MC0n)連接至第一字線WLA[0]、第二字線WLB[0]及匹配線ML[0]。每一TCAM胞元(MC00至MC0n)分別連接至對應位元線對(BT[0]與BB[0]至BT[n]與BB[n])及對應搜尋線對(ST[0]與SB[0]至ST[n]與SB[n])。
有效胞元VC0包含一第三字線VWL[0]及位元線對VBT與VBB。有效胞元VC0包含反相器IV1及IV2、傳送MOS電晶體(存取電晶體)TM1及TM2、一反相器IV3及一重置MOS電晶體MRT。此處，傳送MOS電晶體TM1及TM2以及重置MOS電晶體MRT由N通道MOS電晶體構成。反相器IV1連接在一儲存節點VMT與一儲存節點VMB之間，使得自儲存節點VMT至儲存節點VMB之方向係正向方向。反相器IV2並聯地且以相反方向連接至反相器IV1。傳送MOS電晶體TM1之源極-汲極路徑連接在儲存節點VMT與位元線VBT之間。傳送MOS電晶體TM2之源極-汲極路徑連接在儲存節點VMB與位元線VBB之間。傳送MOS電晶體TM1及TM2之閘極連接至第三字線VWL[0]。重置MOS電晶體MRT之汲極進一步連接至儲存節點VMT。重置MOS電晶體MRT之源極連接至接地電位VSS。重置MOS電晶體MRT之閘極連接至重置信號所供應至之佈線RT。
請注意，反相器IV1及IV2中之每一者具有一P通道MOS電晶體及一N通道MOS電晶體。P通道MOS電晶體之一源極-汲極路徑及N通道MOS電晶體之一源極-汲極路徑串聯地連接在電源電位VDD與接地電位VSS之間。P通道MOS電晶體之閘極通常與N通道MOS電晶體之閘極連接以充當反相器之一輸入端子。P通道MOS電晶體之汲極通常與N通道MOS電晶體之汲極連接以充當反相器之一輸入端子。
第三字線VWL[0]連接至OR電路OR[0]之輸出。OR電路OR[0]之輸入連接至第一字線WLA[0]及第二字線WLB[0]。即，可將OR電路OR[0]視為一選擇電路，該選擇電路連接至第一字線WLA[0]及第二字線WLB[0]且經組態以根據第一字線WLA[0]或第二字線WLB[0]之所選狀態使第三字線VWL[0]進入一所選狀態。
經由反相器IV3將有效胞元VC0之儲存節點VMB之值供應至匹配線輸出電路MO0作為有效位元VB0。可將反相器IV3視為儲存節點VMB之一輸出電路。
匹配線輸出電路MO0包含一NAND電路NA10、一P通道MOS電晶體PM10、一N通道MOS電晶體NM10以及反相器IV5、IV6及IV7。此處，NAND電路NA10及P通道MOS電晶體PM10構成一第一預充電電路PC10。
NAND電路NA10之第一輸入透過有效位元線VBL[0]連接至反相器IV3之輸出且接收有效位元VB0。NAND電路NA10之第二輸入經由緩衝器電路BF1接收一預充電控制信號PCE之非反相信號。NAND電路NA10之輸出連接至P通道MOS電晶體PM10之閘極。N通道MOS電晶體NM10之閘極經由反相器IV5接收有效位元VB0之反相信號。當有效位元VB0處於一低位準時，提供此N通道MOS電晶體NM10，用於防止歸因於匹配線ML[0]在預充電週期期間未經預充電而變成一浮動節點的一操作問題。
P通道MOS電晶體PM10之源極-汲極路徑及N通道MOS電晶體NM10之源極-汲極路徑連接在電源電位VDD與接地電位VSS之間。匹配線ML[0]連接至P通道MOS電晶體PM10及N通道MOS電晶體NM10之汲極。P通道MOS電晶體PM10及N通道MOS電晶體NM10之汲極亦經由反相器IV6及IV7連接至匹配信號輸出線MLO0。
將參考圖6闡述預充電電路之一組態實例。圖6係展示預充電電路之一電路組態之一實例的一圖式，該電路組態對應於圖3中所展示之TCAM巨胞元之一個條目。
有效位元VB0藉由作為佈線之有效位元線VBL[0]自有效胞元VC0連接至配置在TCAM胞元陣列20之兩個側上的第一預充電電路PC10及第二預充電電路PC20。第一預充電電路PC10之組態係如上文所闡述。
第二預充電電路單元27之第二預充電電路PC20包含一NAND電路NA20及一P通道MOS電晶體PM20。NAND電路NA20之第一輸入透過有效位元線VBL[0]連接至有效胞元VC0之反相器IV3之輸出且接收有效位元VB0。NAND電路NA20之第二輸入經由緩衝器電路BF2接收預充電控制信號PCE之非反相信號。NAND電路NA20之輸出連接至P通道MOS電晶體PM20之閘極。P通道MOS電晶體PM20之源極-汲極路徑連接在電源電位VDD與匹配線ML[0]之間。
第二預充電電路PC20配置在字線驅動器2附近之匹配線ML[0]上。第一預充電電路PC10配置在匹配線輸出電路MO0附近之匹配線ML[0]上。因此，藉由第一預充電電路PC10及第二預充電電路PC20自兩個側將匹配線ML[0]預充電。
即，第二預充電電路PC20連接至更靠近字線驅動器2之側上匹配線ML[0]之一端，且自匹配線ML[0]之一端側將匹配線ML[0]預充電至預充電電位。另一方面，第一預充電電路PC10連接至更靠近匹配線輸出電路單元24之側上匹配線ML[0]之另一端，且自匹配線ML[0]之另一端側將匹配線ML[0]預充電至預充電電位。此處，預充電電位係作為一高位準之電源電位VDD。即，藉由第一預充電電路PC10之預充電電流流動的方向與藉由第二預充電電路PC20之預充電電流流動的方向彼此相反。
在佈線電遷移(EM)中，若不使電流僅自一個方向連續流動，而是使電流亦自相反方向流動，則經移動金屬返回至其原始位置且改良EM電阻。若驅動匹配線ML之TCAM記憶體胞元MC定位成遠離預充電電路，則電流路徑將係單向的。然而，藉由將第一預充電電路PC10及第二預充電電路PC20連接至匹配線ML之兩個端，電流路徑變成雙向的，使得TCAM巨胞元之EM電阻被改良。
接下來，將參考圖5闡述寫入操作。
當將條目資料寫入至TCAM胞元MC00至MC0n時，第一字線WLA[0]或第二字線WLB[0]進入所選狀態，且藉由將寫入資料供應至位元線對BT[0]與BB[0]至BT[n]與BB[n]來執行寫入。此時，由於有效胞元VC0之第三字線VWL[0]亦藉由OR電路OR[0]進入所選狀態，因此藉由透過位元線對VBT與VBB將寫入資料供應至有效胞元VC0來將有效位元寫入至有效胞元VC0係可能的。有效胞元VC0指示當儲存節點VMT處於一高位準且儲存節點VMB處於一低位準時，亦即，當有效位元VB0處於一高位準時，條目係有效的。另一方面，有效胞元VC0指示當儲存節點VMT處於一低位準且儲存節點VMB處於一高位準時，亦即，當有效位元VB0處於一低位準時，條目係無效的。
將參考圖5及圖6闡述搜尋操作。
藉由將搜尋資料供應至搜尋線對(ST[0]與SB[0]至ST[n]與SB[n])來執行儲存在TCAM胞元(MC00至MC0n)中之條目資料與搜尋資料之間的比較操作。
當有效位元VB0處於一高位準且預充電控制信號PCE進入待機狀態(低位準)時，P通道MOS電晶體PM10及PM20處於ON狀態，且N通道MOS電晶體NM0處於OFF狀態。因此，將匹配線ML[0]預充電至一高位準。
當有效位元VB0處於一高位準且預充電控制信號PCE進入作用狀態(高位準)時，P通道MOS電晶體PM10及PM20處於OFF狀態，且N通道MOS電晶體NM0處於OFF狀態。因此，匹配線ML[0]進入一浮動狀態。在此狀態中，當條目資料與搜尋資料匹配時，匹配線ML[0]之預充電電位維持在一高位準處。因此，匹配信號輸出線MLO0進入指示為匹配之一高位準。另一方面，當條目資料與搜尋資料失配時，匹配線ML[0]之預充電電位會改變為一低位準。因此，匹配信號輸出線MLO0進入指示為失配之一低位準。
另一方面，當有效位元VB0處於一低位準時，P通道MOS電晶體PM10及PM20處於OFF狀態，且N通道MOS電晶體NM0處於ON狀態。因此，匹配線ML[0]之電位進入一低位準，且匹配信號輸出線MLO0亦進入指示為失配之一低位準。
當將有效胞元VC0之所儲存內容重置時，供應至佈線RT之重置信號進入一高位準。因此，由於重置MOS電晶體MRT進入一ON狀態，因此儲存節點VMT進入一低位準且儲存節點VMB進入一高位準，使得指示為無效的之資料儲存在有效胞元VC0中。
儘管圖5中已闡述一個條目，但當條目數目係圖3中所展示之M+1時，由於提供複數個有效胞元(VC0至VCm)，因此提供第三字線(VWL[0]至VWL[M])。
(修改方案) 在下文中，將闡述實施例之某些典型修改方案。在修改方案之以下闡述中，與上文所闡述實施例中之參考相同的參考字符用於具有與上文實施例中所闡述之組態及功能相同的組態及功能之組件。此外，關於此等組件之闡述，可在技術上並不矛盾之一範圍內適當地併入上文實施例中之闡述。另外，上文所闡述實施例之一部分及複數次修改方案中之全部或一部分可在技術上並不矛盾之一範圍內酌情組合應用。
(第一修改方案) 將參考圖7闡述第一修改方案中之預充電電路。圖7係展示預充電電路之一電路組態之一實例的一圖式，該電路組態對應於第一修改方案中TCAM巨胞元之一個條目。
在TCAM胞元陣列中，匹配線ML之能力係大的，且當佈線寬度歸因於小型化而變得較小時，EM問題變得顯而易見。因此，在第一修改方案中，提供二極體連接在P通道MOS電晶體PM10及PM20與匹配線ML[0]之間的P通道MOS電晶體PD10及PD20。因此，可藉由降低匹配線ML[0]之預充電位準來使電流鬆弛。
(第二修改方案) 將參考圖8至圖10闡述第二修改方案中之匹配線輸出電路。圖8係展示匹配線輸出電路之一電路組態之一實例的一圖式，該電路組態對應於第二修改方案中TCAM巨胞元之一個條目。圖9係展示圖8中之感測放大器之一電路組態之一實例的一圖式。圖10係用於闡述第二修改方案中匹配線輸出電路之一操作的一時序圖表圖式。
如圖8中所展示，匹配線輸出電路MO0包含傳送閘40及41、一感測放大器50、一電力開關51、一電容器60及一鎖存器電路70。
在匹配線ML[0]與感測放大器50之一輸入節點CTM之間提供傳送閘40。傳送閘40根據控制信號SWE1及/SWE1來操作。在匹配線ML[0]與一輸入節點CBM之間提供傳送閘41。傳送閘41根據控制信號SWE2及/SWE2來操作。此處，藉由並聯地連接一P通道MOS電晶體與一N通道MOS電晶體來組態傳送閘40及41。控制信號SWE1及SWE2連接至N通道MOS電晶體之閘極，且控制信號/SWE1及/SWE2連接至P通道MOS電晶體之閘極。
當將控制信號SWE1及SWE2設定為一低位準且將控制信號/SWE1及/SWE2設定為一高位準時，接通傳送閘40及41。因此，將匹配線ML[0]與輸入節點CTM及CBM連接。
另一方面，當將控制信號SWE1及SWE2設定為一高位準且將控制信號/SWE1及/SWE2設定為一低位準時，關斷傳送閘40及41。因此，匹配線ML與輸入節點CTM及CBM之間的電連接發生接觸或脫離接觸。
感測放大器50將輸入節點CTM與輸入節點CBM之間的電位差放大且將經放大信號輸出至鎖存器電路70。
鎖存器電路70將由感測放大器50放大之低位準信號或高位準信號鎖存且將低位準信號或高位準信號輸出至匹配信號輸出線MLO0。當匹配信號輸出線MLO0處於一高位準時，匹配信號輸出線MLO0指示搜尋資料係匹配的。另一方面，當匹配信號輸出線MLO0處於一低位準時，匹配信號輸出線MLO0指示搜尋資料係失配的。
在輸入節點CBM與將控制信號SWE1輸入至其之一信號佈線42之間提供電容器60。電容器60之一端側連接至輸入節點CBM，且另一端側連接至將控制信號SWE1輸入至其之信號佈線42。電容器60可調整輸入節點CBM之電位。
如圖9中所展示，感測放大器50包含P通道MOS電晶體52及53以及N通道MOS電晶體54至56。
在一電源節點N0與輸入節點CBM之間提供P通道MOS電晶體52，且P通道MOS電晶體52之閘極連接至輸入節點CTM。在電源節點N0與輸入節點CTM之間提供P通道MOS電晶體53，且P通道MOS電晶體53之閘極連接至輸入節點CBM。
在接地電位VSS與一接地節點N1之間提供N通道MOS電晶體56，且N通道MOS電晶體56之閘極接收一控制信號SAE之輸入。在接地節點N1與輸入節點CBM之間提供N通道MOS電晶體54，且N通道MOS電晶體54之閘極連接至輸入節點CTM。在接地節點N1與輸入節點CTM之間提供N通道MOS電晶體55，且N通道MOS電晶體55之閘極連接至輸入節點CBM。
在電源電位VDD與電源節點N0之間提供由一P通道MOS電晶體構成之電力開關51，且電力開關51之閘極接收一控制信號/VB0之一輸入，控制信號/VB0係有效位元VB0之一反相信號。根據控制信號SAE及/VB0處於一高位準及一低位準來啟動感測放大器50。根據控制信號SAE及/VB0處於一低位準及一高位準來解除啟動感測放大器50。
將參考圖10闡述搜尋資料失配之情形。
在時間T10之前，將匹配線ML[0]之電位預充電至一高位準(電源電位VDD位準)。此外，將控制信號SWE1及SWE2設定為一高位準，且將控制信號/SWE1及/SWE2設定為一低位準。因此，接通傳送閘40及41，且匹配線ML[0]連接至輸入節點CTM及CBM。
在時間T10處，開始進行搜尋且將搜尋資料供應至搜尋線對ST與SB。當搜尋線對ST與SB由於搜尋線對ST與SB之耦合電容C1及C2、條目資料及匹配線ML[0]而上升時，匹配線ML[0]之電位一度升高且變得高於電源電位VDD。在時間T11處，由於搜尋資料失配，匹配線ML[0]之電位降低。此外，將控制信號SWE1設定為一高位準，且將控制信號/SWE1設定為一低位準。將控制信號SW2設定為一低位準，且將控制信號/SWE2設定為一高位準。因此，接通傳送閘40，且將匹配線ML[0]與輸入節點CTM連接。此外，關斷傳送閘40，且將輸入節點CBM設定為一開放狀態。因此，當匹配線ML[0]之電位降低時，感測放大器50之輸入節點CTM之電位降低。另一方面，維持輸入節點CBM之電位。
在時間T12處，將控制信號SWE1設定為一低位準，且將控制信號/SWE1設定為一高位準。相應地，關斷傳送閘40。此外，將連接至輸入節點CBM的電容器60之另一端之電位設定為一低位準。因此，輸入節點CBM之電位降低至一預定電位位準。
接下來，在時間T13處，將控制信號SAE設定為一高位準。相應地，啟動感測放大器50。當啟動感測放大器50時，輸入節點CTM與輸入節點CBM之間的電位差被放大，並且將輸入節點CTM設定為作為第二電位之接地電位VSS且將輸入節點CBM設定為作為第一電位之電源電位VDD。
接下來，將參考圖10闡述搜尋資料匹配之情形。
在時間T20之前，將匹配線ML[0]之電位預充電至一高位準(電源電位VDD位準)。此外，將控制信號SWE1及SWE2設定為一高位準，且將控制信號/SWE1及/SWE2設定為一低位準。因此，接通傳送閘40及41，且匹配線ML連接至輸入節點CTM及CBM。
在時間T20處，開始進行搜尋且將搜尋資料供應至搜尋線對ST與SB。當搜尋線對ST與SB因搜尋線對ST與SB之耦合電容C1及C2、條目資料及匹配線ML[0]而上升時，匹配線ML[0]之電位一度升高且變得高於電源電位VDD。由於條目資料與搜尋資料匹配，因此維持匹配線ML[0]之電位。此外，將控制信號SWE1設定為一高位準，且將控制信號/SWE1設定為一低位準。將控制信號SW2設定為一低位準，且將控制信號/SWE2設定為一高位準。因此，接通傳送閘40，且將匹配線ML[0]與輸入節點CTM連接。此外，關斷傳送閘40，且將輸入節點CBM設定為一開放狀態。因此，當維持匹配線ML[0]之電位時，將感測放大器50之輸入節點CTM及CBM之電位設定為電源電位VDD。
在時間T22處，將控制信號SWE1設定為一低位準，且將控制信號/SWE1設定為一高位準。相應地，關斷傳送閘40。此外，將連接至輸入節點CBM的電容器60之另一端之電位設定為一低位準。因此，輸入節點CBM之電位降低至一預定電位位準。
接下來，在時間T23處，將控制信號SAE設定為一高位準。相應地，啟動感測放大器50。當啟動感測放大器50時，輸入節點CTM與輸入節點CBM之間的電位差被放大，並且將輸入節點CTM設定為電源電位VDD且將輸入節點CBM設定為接地電位VSS。
根據第二修改方案之感測放大器50確證搜尋線對ST與SB，且接著自匹配線ML產生待比較之輸入節點CBM之參考電位。因此，甚至應對匹配線ML因來自搜尋線對ST與SB之耦合而移動或預充電位準改變的情形係可能的。此外，沒有必要提供用於產生待比較之一參考電壓的一電壓產生電路，且面積可減小。
請注意，藉由控制信號/VB0而不是控制信號SAE之反相信號將電源電位VDD供應至匹配線輸出電路MO0之感測放大器。當條目變為無效(VB0 = 0)時，匹配線ML變為一低位準且輸入節點CTM變為一低位準。自其產生之輸入節點CBM變為一負電位且向上感測輸出變為一高位準，使得匹配被輸出。為了防止此錯誤讀取，藉由控制信號/VB0來停止感測放大器之電源電位VDD之供應。
[應用實例] 圖11係一應用實例中一半導體裝置之一方塊圖。
在一個半導體晶片上形成一半導體裝置400。半導體裝置400具有舉例而言用於網路之一資料處理裝置(諸如一封包路由器)之一功能。
半導體裝置400包含一輸入/輸出電路(I/O_PRT) 401、一處理器(PRC) 402及一管線控制電路(PPL_CNT) 403。半導體裝置400亦包含一TCAM控制電路 (TCAM_CNT) 404、一TCAM巨胞元(TCAM_MCR) 100、一優先權編碼器(PREN) 300及作為一記憶體裝置之一SRAM 405。作為TCAM巨胞元100，可酌情應用實施例之組態、第一修改方案及第二修改方案或其一組合中之任一者。
輸入/輸出電路401透過一輸入/輸出匯流排BUS1連接至半導體裝置400之外部。輸入/輸出電路401亦透過一內部匯流排BUS2連接至處理器402、TCAM控制電路404及SRAM 405。輸入/輸出電路401亦透過一內部匯流排BUS3連接至管線控制電路403。管線控制電路403透過一內部匯流排BUS4連接至處理器402及TCAM控制電路404且控制處理器402及TCAM控制電路404之操作。處理器402透過一內部匯流排BUS5連接至TCAM控制電路404。此外，優先權編碼器300透過一內部匯流排BUS 6連接至SRAM 405，且SRAM 405透過一輸入/輸出匯流排BUS 7連接至半導體裝置400之外部。
TCAM控制電路404控制TCAM巨胞元100之操作且指令TCAM巨胞元100儲存或更新條目並執行搜尋操作。TCAM控制電路404儲存用於搜尋操作之一搜尋關鍵字(搜尋資料)。
優先權編碼器300接收TCAM巨胞元100之搜尋結果，且將根據一預定優先權次序將搜尋結果輸出至SRAM 405。SRAM 405由根據來自優先權編碼器300之搜尋結果的一位址進行存取，且透過輸入/輸出匯流排BUS7將存取結果輸出至舉例而言半導體裝置400之外部。
儘管上文已基於實施例及修改方案具體闡述由本發明揭示者製作之揭示內容，但不言而喻的係，本揭示內容不限於上文所闡述之實施例及修改方案，並且可以進行各種修改。
相關申請案之交叉參考 於2020年1月1日提出申請的包含說明書、圖式及摘要之日本專利申請案第2020-095806號以其全文引用方式併入本文中。
1:三進製內容可定址記憶體裝置 2:字線驅動器 11:X胞元 12:Y胞元 13:資料比較單元 20:三進製內容可定址記憶體胞元陣列 21:寫入驅動器及讀取感測放大器 22:搜尋線驅動器 23:有效位元單元 24:匹配線輸出電路單元 25:控制邏輯電路 26:第一預充電電路單元 27:第二預充電電路單元 40:傳送閘 41:傳送閘 42:信號佈線 50:感測放大器 51:電力開關 52:P通道金屬氧化物半導體電晶體 53:P通道金屬氧化物半導體電晶體 54:N通道金屬氧化物半導體電晶體 55:N通道金屬氧化物半導體電晶體 56:N通道金屬氧化物半導體電晶體 60:電容器 70:鎖存器電路 100:三進製內容可定址記憶體巨胞元 300:優先權編碼器 400:半導體裝置 401:輸入/輸出電路 402:處理器 403:管線控制電路 404:三進製內容可定址記憶體控制電路 405:靜態隨機存取記憶體 BB:位元線 BB[0]:位元線 BB[n]:位元線 BF1:緩衝器電路 BF2:緩衝器電路 BT:位元線 BT[0]:位元線 BT[n]:位元線 BUS1:輸入/輸出匯流排 BUS2 - BUS6:內部匯流排 BUS7:輸入/輸出匯流排 C1:耦合電容 C2:耦合電容 CBM:輸入節點 CTM:輸入節點 IO:輸入/輸出電路單元 INV1 - INV4:反相器 IV1 - IV3:反相器 IV5 - IV7:反相器 MC:三進製內容可定址記憶體胞元 MC00:三進製內容可定址記憶體胞元 MC0n:三進製內容可定址記憶體胞元 ML:匹配線/經預充電匹配線 ML[0]:匹配線 ML[M]:匹配線 MLO0:匹配信號輸出線 MLOm:匹配信號輸出線 MO0:匹配線輸出電路 MOm:匹配線輸出電路 MRT:重置金屬氧化物半導體電晶體 N0:電源節點 N1:接地節點 NA10:NAND電路 NA20:NAND電路 ND1:內部儲存節點/儲存節點 ND1_n:內部儲存節點/儲存節點 ND2:內部儲存節點/儲存節點 ND2_n:內部儲存節點/儲存節點 ND3:節點 NM10:N通道金屬氧化物半導體電晶體 OR[0]:OR電路 OR[M]:OR電路 PC10:第一預充電電路 PC20:第二預充電電路 PCE:預充電控制信號 PD10:P通道金屬氧化物半導體電晶體 PD20:P通道金屬氧化物半導體電晶體 PM10:P通道金屬氧化物半導體電晶體 PM20:P通道金屬氧化物半導體電晶體 Q1-Q4:N通道金屬氧化物半導體電晶體 Q6:N通道金屬氧化物半導體電晶體 Q7:N通道金屬氧化物半導體電晶體 Q8:N通道金屬氧化物半導體電晶體/金屬氧化物半導體電晶體 Q9:N通道金屬氧化物半導體電晶體/金屬氧化物半導體電晶體 RT:佈線 SAE:控制信號 SB:搜尋線 SB[0]:搜尋線 SB[n]:搜尋線 ST:搜尋線 ST[0]:搜尋線 ST[n]:搜尋線 ST/SB:搜尋線對 SWE1:控制信號 SWE2:控制信號 T10:時間 T11:時間 T12:時間 T13:時間 T20:時間 T22:時間 T23:時間 TM1:傳送金屬氧化物半導體電晶體(存取電晶體) TM2:傳送金屬氧化物半導體電晶體(存取電晶體) VB0:有效位元 VBm:有效位元 VBB:位元線 VBL:有效位元線 VBL[0]:有效位元線 VBT:位元線 VC0:有效胞元 VCm:有效胞元 VDD:電源電位 VIO:輸入/輸出電路單元 VMB:儲存節點 VMT:儲存節點 VSS:接地電位 VWD/VSA:寫入驅動器及讀取感測放大器 VWL[0]:第三字線 WLA:第一字線 WLA[0]:第一字線 WLA[M]:第一字線 WLB:第二字線 WLB[0]:第二字線 WLB[M]:第二字線 X:方向 Y:方向 /VB0:控制信號 /SWE1:控制信號 /SWE2:控制信號
圖1係在實施例中展示一TCAM胞元之一組態之一實例的一電路圖。 圖2係以表之形式展示一X胞元及一Y胞元之所儲存內容與圖1中所展示之TCAM胞元之資料之間的對應關係之一圖式。 圖3係在實施例中展示一TCAM裝置之一組態的一方塊圖。 圖4係展示圖3中所展示之一TCAM巨胞元之一胞元配置的一佈局圖。 圖5係展示一電路組態之一實例的一圖式，該電路組態對應於圖3中所展示之TCAM巨胞元之一個條目。 圖6係展示一預充電電路之一電路組態之一實例的一圖式，該電路組態對應於圖3中所展示之TCAM巨胞元之一個條目。 圖7係在第一修改方案中展示一預充電電路之一電路組態之一實例的一圖式，該電路組態對應於TCAM巨胞元之一個條目。 圖8係在第二修改方案中展示一匹配線輸出電路之一電路組態之一實例的一圖式，該電路組態對應於TCAM巨胞元之一個條目。 圖9係展示圖8中一感測放大器之一電路組態之一實例的一圖式。 圖10係用於在第二修改方案中闡述匹配線輸出電路之一操作的一時序圖表圖式。 圖11係一應用實例中一半導體裝置之一方塊圖。
20:TCAM胞元陣列
BF1:緩衝器電路
BF2:緩衝器電路
MC00:三進製內容可定址記憶體胞元
MC0n:三進製內容可定址記憶體胞元
ML[0]:匹配線
NA10:NAND電路
NA20:NAND電路
PC10:第一預充電電路
PC20:第二預充電電路
PCE:預充電控制信號
PM10:P通道金屬氧化物半導體電晶體
PM20:P通道金屬氧化物半導體電晶體
VBL[0]:有效位元線
VC0:有效胞元
VDD:電源電位

Claims (17)

  1. 一種半導體裝置，其包括： 一匹配線； 複數個記憶體胞元，其等連接至該匹配線； 一字線，其連接至該複數個記憶體胞元中之每一者； 一字線驅動器，其連接至該字線； 一輸出電路，其連接至該匹配線； 一有效胞元，其經組態以儲存指示一條目之有效或無效之一有效位元； 一第一預充電電路，其連接至該匹配線之一端且經組態以當儲存在該有效胞元中之該有效位元指示為有效的時基於一預充電控制信號將該匹配線預充電至一高位準；及 一第二預充電電路，其連接至該匹配線之另一端且經組態以當儲存在該有效胞元中之該有效位元指示為有效的時基於該預充電控制信號將該匹配線預充電至一高位準， 其中該複數個記憶體胞元配置在該第一預充電電路與該第二預充電電路之間，且 其中該第二預充電電路配置在該字線驅動器與該複數個記憶體胞元之間。
  2. 如請求項1之半導體裝置， 其中該字線驅動器、該第二預充電電路、該複數個記憶體胞元、該有效胞元、該第一預充電電路及該輸出電路依此次序在一第一方向上配置。
  3. 如請求項2之半導體裝置，其進一步包括該有效位元被傳輸至之一信號佈線， 其中該信號佈線及該匹配線在該第一方向上在該第一預充電電路與該第二預充電電路之間延伸。
  4. 如請求項3之半導體裝置， 其中該第一預充電電路及該第二預充電電路中之每一者包含一第一P通道MOS電晶體，該第一P通道MOS電晶體之源極-汲極路徑電連接在一電源與該匹配線之間。
  5. 如請求項4之半導體裝置， 其中該第一預充電電路及該第二預充電電路中之每一者進一步包含一第二P通道MOS電晶體，該第二P通道MOS電晶體係二極體連接在該第一P通道MOS電晶體與該匹配線之間。
  6. 一種半導體裝置，其包括： 複數個搜尋記憶體胞元，其等配置成一矩陣； 複數個匹配線，其等各自經設置以便對應於一記憶體胞元列且經組態以判定儲存在該搜尋記憶體胞元中之資料與搜尋資料之間的匹配/失配； 複數個有效資訊胞元，其等各自經設置以便對應於該記憶體胞元列且經組態以儲存指示該記憶體胞元列是否有效之資訊； 複數個第一預充電電路，其等各自經設置以便對應於該記憶體胞元列且經組態以將一第一電位供應至該匹配線之一端； 複數個第二預充電電路，其等各自經設置以便對應於該記憶體胞元列且經組態以將該第一電位供應至該匹配線之另一端；及 匹配線輸出電路，其等各自經設置以便對應於該記憶體胞元列且連接至該匹配線， 其中當儲存在該對應有效資訊胞元中之該資訊係有效的時，該第一預充電電路及該第二預充電電路在資料搜尋之前將該對應匹配線預充電至該第一電位且在該資料搜尋時將該對應匹配線設定為一開放狀態。
  7. 如請求項6之半導體裝置， 其中當該搜尋資料失配時，該匹配線經由該等搜尋記憶體胞元之該對應記憶體胞元列電連接至低於該第一電位之一第二電位。
  8. 如請求項7之半導體裝置， 其中根據一預充電控制信號來操作該第一預充電電路及該第二預充電電路。
  9. 如請求項8之半導體裝置， 其中該第二預充電電路、該搜尋記憶體胞元、該有效資訊胞元、該第一預充電電路及該匹配線輸出電路依此次序在一第一方向上配置。
  10. 如請求項9之半導體裝置，其進一步包括複數個信號佈線，該複數個信號佈線中之每一者經設置以便對應於該記憶體胞元列且該資訊被傳輸至該等信號佈線， 其中該信號佈線及該匹配線在該第一方向上在該第一預充電電路與該第二預充電電路之間延伸。
  11. 如請求項10之半導體裝置， 其中該第一預充電電路及該第二預充電電路中之每一者包含一第一P通道MOS電晶體，該第一P通道MOS電晶體具有電連接至一第一電源電位之一端及電連接至該匹配線之另一端。
  12. 如請求項11之半導體裝置， 其中該第一預充電電路及該第二預充電電路中之每一者進一步包含一第二P通道MOS電晶體，該第二P通道MOS電晶體係二極體連接在該第一P通道MOS電晶體之該另一端與該匹配線之間。
  13. 如請求項6之半導體裝置， 其中該匹配線輸出電路包含一差分感測放大器，且 其中該差分感測放大器基於一對應匹配線之一電位與待比較之一參考電位之間的一比較而輸出藉由放大一電位差獲得之一信號。
  14. 如請求項13之半導體裝置， 其中該差分感測放大器具有該對應匹配線之該電位所輸入至之一輸入節點及待比較之該參考電位所輸入至之一輸入參考節點， 該半導體裝置進一步包括： 一電容器，其具有連接至該輸入參考節點之一端；及 一第一控制信號佈線，其連接至該電容器之另一端。
  15. 如請求項14之半導體裝置，其進一步包括： 一第一開關，其經組態以根據該第一控制信號佈線之一第一控制指令電連接該匹配線與該輸入節點；及 一第二開關，其經組態以根據一第二控制指令電連接該匹配線與該輸入參考節點。
  16. 如請求項15之半導體裝置， 其中該第一控制指令及該第二控制指令具有不同輸入時序。
  17. 如請求項6之半導體裝置，其進一步包括一匹配信號輸出線，該匹配信號輸出線連接至該匹配線輸出電路， 其中當儲存在該對應有效資訊胞元中之該資訊指示為有效的時，該匹配線輸出電路將該匹配線之一高位準或一低位準輸出至該匹配信號輸出線，且 其中當儲存在該對應有效資訊胞元中之該資訊指示為無效的時，該匹配線輸出電路將該匹配信號輸出線設定為一低位準。
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