JP2018191187A - 情報処理装置 - Google Patents

Abstract

【課題】複数の伝送手段を有する情報処理装置において、制御コードにエラーが生じている場合であっても、制御コードを精度よく検出できるようにする。
【解決手段】情報処理装置は、複数の伝送手段から受信した複数のパラレル信号の同期を調整し、同期が調整された複数のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数を算出し、制御コード相違情報として出力し、出力された制御コード相違情報に基づいて複数のパラレル信号に含まれる制御コードの正確性を判定することで、制御コードを精度よく検出する。
【選択図】図１

Description

本発明は、制御コードを精度よく検出することができる情報処理装置に関する。

従来、複数の伝送手段を有する構成において、送信手段では生成した情報を複数のパケットにパケット化（分割）し、各パケットに制御コードを付加して出力する。なお、制御コードとしては、例えば、パケットの開始位置を示すスタートコードや、パケットの終了位置を示すエンドコード等が付加される。

受信手段では、送信手段から出力される制御コードが付加されたパケットから制御コードを検出し、その制御コードに基づいてパケットを抽出し処理を行う。

特許文献１には、送信手段から出力される制御コードが付加されたパケットのシンボル列と検出対象の制御コードのシンボル列を比較して制御コードを検出する方法が記載されている。

特許文献２では、複数の伝送手段において制御コードを検出し、検出した複数の制御コードに基づき複数のパケット間の同期をとる。

特開２０１３−１２３０８７号公報 特開２００８−２０４２８４号公報

しかしながら、特許文献１に記載された方法では、制御コードにエラーが生じ一部の受信手段のみシンボル列同士が一致しない個数が閾値以上である場合、その一部の受信手段のみパケットを抽出することができない。

特許文献２に記載された方法では、制御コードにエラーが生じた場合、制御コードを検出できず複数のパケット間の同期をとることができない。

そこで、本発明は、複数の伝送手段を有する情報処理装置において、制御コードにエラーが生じている場合であっても、制御コードを精度よく検出できる情報処理装置を提供することを目的とする。

上記の目的を達成するために、本発明に係る情報処理装置は、
送信手段と受信手段とを有する情報処理装置であって、前記送信手段は、複数の第１のパラレル信号を生成する情報生成手段と、前記生成された複数の第１のパラレル信号に複数種類の制御コードの中で同一の制御コードを複数の伝送手段に対して同一のタイミングで付加することを制御するタイミング制御信号を生成する制御手段と、前記タイミング制御信号に基づき、前記第１のパラレル信号に制御コードを付加する制御コード付加手段と、前記制御コードを付加した第１のパラレル信号をパラレルシリアル変換してシリアル信号を出力するパラレルシリアル変換手段とを有し、前記受信手段は、前記シリアル信号をシリアルパラレル変換して第２のパラレル信号を出力するシリアルパラレル変換手段と、前記複数のシリアルパラレル変換手段から出力される複数の前記制御コードを含む第２のパラレル信号の同期を調整する同期調整手段と、同期を調整された前記第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数を算出し、制御コード相違情報として出力する制御コード相違情報算出手段と、前記複数の制御コード相違情報算出手段から出力された前記制御コード相違情報に基づき、前記第２のパラレル信号に含まれる制御コードの正確性を判定し制御コード判定情報を出力する制御コード判定手段と、同期を調整された複数の前記第２のパラレル信号と制御コード判定情報を入力し処理する情報処理手段と、を有することを特徴とする。

本発明に係る情報処理装置によれば、複数の伝送手段を有する情報処理装置において、制御コードにエラーが生じている場合であっても、制御コードを精度よく検出することができる。

第１の実施形態における情報処理装置１００の構成の一例を説明するためのブロック図である。 送信手段１０１の処理を説明するためのフローチャートである。 送信手段１０１の処理を説明するための図である。 受信手段１０６の処理を説明するためのフローチャートである。 受信手段１０６の処理を説明するための図である。 第１の実施形態における制御コード相違情報算出および判定処理を説明するためのフローチャートである。 第１の実施形態における制御コード相違情報算出および判定処理を説明するための図である。 各伝送手段における制御コードの正確性と全ての伝送手段における制御コードの正確性との関係を説明するための図である。 第２の実施形態における制御コード相違情報算出および判定処理を説明するためのフローチャートである。

以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。

［第１の実施形態］
図１を参照して、第１の実施形態における情報処理装置１００の構成の一例を説明する。情報処理装置１００は、送信装置に相当する送信手段１０１と、受信装置に相当する受信手段１０６とを有する。送信手段１０１は、情報生成手段１０２、制御手段１０３、複数の制御コード付加手段１０４、複数のパラレルシリアル変換手段１０５を有する。一つの制御コード付加手段１０４と一つのパラレルシリアル変換手段１０５との組み合わせは、一つの伝送手段を構成する。従って、送信手段１０１は、複数の伝送手段を有する。

受信手段１０６は、複数のシリアルパラレル変換手段１０７、同期調整手段１０８、複数の制御コード相違情報算出手段１０９、制御コード判定手段１１０、情報処理手段１１１を有する。送信手段１０１は、後述する情報生成手段１０２と制御手段１０３と複数の制御コード付加手段１０４と複数のパラレルシリアル変換手段１０５で構成される。情報生成手段１０２は、複数の第１のパラレル信号を生成する。

制御手段１０３は、情報生成手段１０２で生成された第１のパラレル信号に、複数種類の制御コードの中で同一の制御コードを、複数の伝送手段に対して同一のタイミングで付加することを制御するタイミング制御信号を生成する。

制御コード付加手段１０４は、制御手段１０３で生成されたタイミング制御信号に基づいて、情報生成手段１０２で生成された第１のパラレル信号に制御コードを付加する。

パラレルシリアル変換手段１０５は、制御コード付加手段１０４から出力された制御コードを付加された第１のパラレル信号をパラレルシリアル変換してシリアル信号を出力する。

受信手段１０６は、後述する複数のシリアルパラレル変換手段１０７と同期調整手段１０８と複数の制御コード相違情報算出手段１０９と制御コード判定手段１１０と情報処理手段１１１で構成される。シリアルパラレル変換手段１０７は、シリアル信号を入力してシリアルパラレル変換して第２のパラレル信号を出力する。同期調整手段１０８は、シリアルパラレル変換手段１０７から出力された制御コードを含む複数の第２のパラレル信号の同期を調整する。

制御コード相違情報算出手段１０９は、同期調整手段１０８で同期を調整された第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数を算出し、制御コード相違情報として出力する。

制御コード判定手段１１０は、複数の制御コード相違情報算出手段１０９から出力された制御コード相違情報に基づき、第２のパラレル信号に含まれる制御コードの正確性を判定し、制御コード判定情報を出力する。

情報処理手段１１１は、制御コード判定手段１１０から出力された制御コード判定情報に基づき、同期調整手段１０８で同期を調整された第２のパラレル信号を処理する。

次に、図２及び図３を参照して、送信手段１０１の処理の流れについて説明する。

図２は、送信手段１０１の処理を説明するためのフローチャートである。

Ｓ２００では、情報生成手段１０２が複数の第１のパラレル信号を生成する。Ｓ２０１では、制御手段１０３から出力されたタイミング制御信号に基づき、制御コード付加手段１０４が第１のパラレル信号に制御コードを付加する。Ｓ２０２では、パラレルシリアル変換手段１０５が制御コードを付加された第１のパラレル信号をパラレルシリアル変換処理してシリアル信号を出力する。

図３は、送信手段１０１の処理を説明するための図である。図３（ａ）は、情報生成手段１０２が生成した複数の第１のパラレル信号を示している。具体的には、第１のパラレル信号Ａ３０１、第１のパラレル信号Ｂ３０２、第１のパラレル信号Ｃ３０３、第１のパラレル信号Ｄ３０４を表している。図３（ｂ）は、制御コード付加手段１０４が複数の第１のパラレル信号に制御コードを付加したことを示している。具体的には、第１のパラレル信号Ａ３０１、第１のパラレル信号Ｂ３０２、第１のパラレル信号Ｃ３０３、第１のパラレル信号Ｄ３０４のそれぞれに同一の制御コード３０５を同一のタイミングで付加していることを表している。

次に、図４及び図５を参照して、受信手段１０６の処理の流れについて説明する。

図４は、受信手段１０６の処理を説明するためのフローチャートである。

Ｓ４００では、受信手段１０６がシリアル信号を受信する。Ｓ４０１では、シリアルパラレル変換手段１０７が受信したシリアル信号をシリアルパラレル変換して第２のパラレル信号を出力する。Ｓ４０２では、同期調整手段１０８が第２のパラレル信号の同期を調整する。Ｓ４０３では、同期を調整した第２のパラレル信号を、本発明である制御コード相違情報算出および判定処理を行う。

図５は、受信手段１０６の処理を説明するための図である。

図５（ａ）は、入力したシリアル信号をシリアルパラレル変換手段１０７がシリアルパラレル変換して出力された制御コードが付加された第２のパラレル信号を示している。具体的には、第２のパラレル信号Ａ５０１、第２のパラレル信号Ｂ５０２、第２のパラレル信号Ｃ５０３、第２のパラレル信号Ｄ５０４のそれぞれに制御コード５０５が付加された信号を表している。また、制御コードが付加された第２のパラレル信号それぞれは送信手段１０１と受信手段１０６間で位相がずれたことを表している。

図５（ｂ）は、同期調整手段１０８で同期が調整された制御コードが付加された第２のパラレル信号を示している。具体的には、それぞれに制御コード５０５が付加された第２のパラレル信号Ａ５０１、第２のパラレル信号Ｂ５０２、第２のパラレル信号Ｃ５０３、第２のパラレル信号Ｄ５０４を表している。

しかしながら、図５（ｃ）のように、伝送手段３において制御コード５０５にエラー（誤り）が生じ制御コードを検出できなかった場合、制御コード５０５および第２のパラレル信号Ｃ５０３を抽出することができないことが生じ得る。

次に、図６、図７及び図８を参照して、制御コード相違情報算出および判定処理について説明する。

図６は、実施形態１における制御コード相違情報算出および判定処理を説明するためのフローチャートである。

Ｓ６００では、制御コード相違情報算出手段１０９が制御コードの相違情報として第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数を算出する。

Ｓ６０１では、制御コードの相違情報として算出した第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数が任意の閾値よりも小さいか否かを判定する。任意の閾値よりも小さい場合はＳ６０２に進み、任意の閾値以上である場合はＳ６０３に進む。

Ｓ６０２では、第２のパラレル信号に含まれる制御コードの正確性が高いと判定する。Ｓ６０３では、第２のパラレル信号に含まれる制御コードの正確性が低いと判定する。Ｓ６０４では、全ての伝送手段において制御コードの正確性を判定したか否かを判定する。全ての伝送手段において制御コードの正確性を判定した場合はＳ６０５に進み、全ての伝送手段において制御コードの正確性を判定していない場合はＳ６００に戻り正確性を判定していない伝送手段の制御コードの判定を行う。

Ｓ６０５では、全て（Ｎ個）の伝送手段のうち、設定された任意のＭ個（Ｍ≦Ｎ）以上の伝送手段において、第２のパラレル信号に含まれる制御コードの正確性が高いと判定したか否かを判定する。Ｍ個以上の伝送手段で第２のパラレル信号に含まれる制御コードの正確性が高いと判定した場合はＳ６０６に進み、そうでない場合はＳ６０７に進む。Ｓ６０６では、全て（Ｎ個）の伝送手段における第２のパラレル信号に含まれる制御コードの正確性を高いと判定する。Ｓ６０７では、全て（Ｎ個）の伝送手段における第２のパラレル信号に含まれる制御コードの正確性を低いと判定する。

図７は、実施形態１における制御コード相違情報算出および判定処理を説明するための図である。図７（ａ）は、制御コード付加手段１０４が制御コード７０１を付加した第１のパラレル信号７０２を示している。７０３には、制御コード７０１のシンボル列の具体例を示している。図７（ｂ）は、入力したシリアル信号をシリアルパラレル変換手段１０７がシリアルパラレル変換して出力された制御コード７０４を付加された第２のパラレル信号７０５を示している。７０６には、受信した制御コード７０４のシンボル列の具体例を示している。図７（ｃ）は、検出対象の制御コードのシンボル列７０７の例を示している。

７０８は、受信した制御コード７０４のシンボル列７０６と検出対象の制御コードのシンボル列７０７を比較した結果、エラーが生じていることを示している。受信した制御コード７０４のシンボル列７０６と検出対象の制御コードのシンボル列７０７とのビット同士が一致しない個数として、エラーの数「５」を制御コード相違情報として出力する。

図８は、各伝送手段における制御コードの正確性と全ての伝送手段における制御コードの正確性との関係を説明するための図である。具体例として、伝送手段１、伝送手段２、伝送手段３、伝送手段４の４個の伝送手段を有する情報処理装置１００における正確性の関係を示している。

８０１は、第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数の例を示している。それぞれ伝送手段１における一致しない個数は０、伝送手段２における一致しない個数は２、伝送手段３における一致しない個数は５、伝送手段４における一致しない個数は１の例を示している。

８０２は、第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数の閾値を３と設定した場合の、第２のパラレル信号に含まれる制御コードの判定した結果の例を示している。第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数が閾値と設定した３個よりも小さい、伝送手段１、伝送手段２、伝送手段４について正確性が高いことを示している。

また、第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数が閾値を設定した３個以上の、伝送手段３について正確性が低いことを示している。以上、第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数と比較する任意の閾値は、全ての伝送手段で同一である例を示したが各伝送手段で任意の閾値を設定してもよい。

８０３は、全ての伝送手段における制御コードの判定後の第２のパラレル信号に含まれる制御コードの正確性を判定した結果の例を示している。８０２で伝送手段１、伝送手段２、伝送手段４の３個の伝送手段における制御コードの正確性が高いと判定しているため、全て（４個）の伝送手段における第２のパラレル信号に含まれる制御コードの正確性を高いと判定する。

［第２の実施形態］
第２の実施形態は、第１の実施形態の構成において、第１の実施形態と異なる受信手段の制御コード相違情報算出および判定処理である。

図９を参照して、実施形態２における制御コード相違情報算出および判定処理について説明する。

図９は、実施形態１の制御コード相違情報算出および判定処理を説明するためのフローチャートである。実施形態１にて示した図６と同じ番号は、同様の動作をするものである。

Ｓ９０１では、制御コードの相違情報として算出した第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数が任意の第１の閾値よりも小さいか否かを判定する。任意の第１の閾値よりも小さい場合はＳ６０２に進み、任意の第１の閾値以上である場合はＳ６０３に進む。

Ｓ９０２では、制御コードの正確性が低いと判定された伝送手段において第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数が任意の第２の閾値よりも小さいか否かを判定する。任意の第２の閾値よりも小さい場合はＳ６０６に進み、任意の第２の閾値以上である場合はＳ６０７に進む。

１００ 情報処理装置、１０１ 送信手段、１０２ 情報生成手段、１０３ 制御手段、
１０４ 制御コード付加手段、１０５ パラレルシリアル変換手段、１０６ 受信手段、
１０７ シリアルパラレル変換手段、１０８ 同期調整手段、
１０９ 制御コード相違情報算出手段、１１０ 制御コード判定手段、
１１１ 情報処理手段

Claims (5)

1. 送信手段と受信手段とを有する情報処理装置であって、
   前記送信手段は、
   複数の第１のパラレル信号を生成する情報生成手段と、
   前記生成された複数の第１のパラレル信号に複数種類の制御コードの中で同一の制御コードを複数の伝送手段に対して同一のタイミングで付加することを制御するタイミング制御信号を生成する制御手段と、
   前記タイミング制御信号に基づき、前記第１のパラレル信号に制御コードを付加する制御コード付加手段と、
   前記制御コードを付加した第１のパラレル信号をパラレルシリアル変換してシリアル信号を出力するパラレルシリアル変換手段と
   を有し、
   前記受信手段は、
   前記シリアル信号をシリアルパラレル変換して第２のパラレル信号を出力するシリアルパラレル変換手段と、
   前記複数のシリアルパラレル変換手段から出力される複数の前記制御コードを含む第２のパラレル信号の同期を調整する同期調整手段と、
   同期を調整された前記第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数を算出し、制御コード相違情報として出力する制御コード相違情報算出手段と、
   前記複数の制御コード相違情報算出手段から出力された前記制御コード相違情報に基づき、前記第２のパラレル信号に含まれる制御コードの正確性を判定し制御コード判定情報を出力する制御コード判定手段と、
   同期を調整された複数の前記第２のパラレル信号と制御コード判定情報を入力し処理する情報処理手段と、
   を有することを特徴とする情報処理装置。
2. 前記制御コード判定手段は、入力される前記制御コード相違情報である同期を調整された前記第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数が任意の閾値よりも小さい場合は、前記第２のパラレル信号に含まれる制御コードの正確性が高いと判定することを特徴とする請求項１に記載の情報処理装置。
3. 前記制御コード判定手段は、入力される前記制御コード相違情報である同期を調整された前記第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数が任意の閾値よりも大きい場合は、前記第２のパラレル信号に含まれる制御コードの正確性が低いと判定することを特徴とする請求項１又は請求項２に記載の情報処理装置。
4. Ｎ個（Ｎは２以上）の伝送手段で構成されている場合、設定された任意のＭ個（Ｍ≦Ｎ）の前記制御コード判定手段における前記第２のパラレル信号に含まれる制御コードの正確性が高いと判定した場合、Ｎ個全ての前記制御コード判定手段における前記第２のパラレル信号に含まれる制御コードの正確性が高いと判定することを特徴とする請求項１乃至請求項３の何れか一項に記載の情報処理装置。
5. 入力される前記制御コード相違情報である同期を調整された前記第２のパラレル信号に含まれる制御コードと検出対象の制御コードとのビット同士が一致しない個数と比較する任意の閾値は各伝送手段で可変に設定であることを特徴とする請求項１乃至請求項４の何れか一項に記載の情報処理装置。