JP2018170331A - 半導体装置 - Google Patents
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Abstract
Description
SONやQFNによるパッケージの製造方法(特許文献1などを参照)では、先ず、リードフレーム上の複数位置に複数の素子を搭載した後、合成樹脂を含む材料で複数の素子を含むリードフレーム全体を一括して封止する。次に、ダイシングブレードにより、合成樹脂を含む材料で形成された封止体とリードフレームを一体に切断して個片化することで、一つの素子と複数のリード端子とを含む半導体装置を、複数個得る。
半導体装置が赤外線センサの場合、封止体底面の反面である封止体上面から赤外線検出素子の光入射面を露出させる。そして、エンボスキャリアテープを用いた梱包の際に、露出面である光入射面を上側にして赤外線センサをエンボスキャリアテープのポケットに入れ、カバーテープでポケットを塞ぐ必要がある。
この発明の課題は、実装側とは反対側の封止体上面から露出する素子露出面を有する半導体素子を備えた半導体装置であって、エンボスキャリアテープを用いた梱包の際に、ポケット内に安定的に保持され易い半導体装置を提供することである。
(1)複数の構成部品で形成された空間を埋めてパッケージの外形を形成する封止体を有する。この封止体は、実装側の面である封止体底面、封止体底面の反面である封止体上面、および封止体底面の端部から封止体上面の端部に至る複数の封止体側面を有する。
(2)複数の構成部品の一部として複数のリード端子を有する。これらのリード端子は、封止体底面において封止体から露出する端子底面、端子底面の反面である端子上面、および複数の端子側面を有する。
(3)複数の構成部品の一部として半導体素子を有する。この半導体素子は、光電変換機能を有し、封止体上面において封止体から露出する素子露出面を有し、複数のリード端子と電気的に接続されている。
(4)複数の封止体側面の少なくとも一面は、封止体上面側よりも封止体底面側が外側に出る張出面を封止体底面側に有する。
なお、以下の説明で使用する図において、図示されている各部の寸法関係は、実際の寸法関係と異なる場合がある。
第一実施形態として、光電変換機能を有する半導体素子として赤外線検出素子を用いた赤外線センサ(半導体装置)について説明する。
[構成]
図1〜図3に示すように、この実施形態の赤外線センサ100は、赤外線検出素子10と、信号処理IC11と、ダイパッド12と、複数のリード端子20〜29と、金属細線31,32と、合成樹脂を含む材料で形成された封止体50と、外装めっき層60とを有する。信号処理IC11はダイパッド12上に固定されているが、赤外線検出素子10は、ダイパッド12に形成された貫通穴12a内に配置されている。つまり、赤外線センサ100は、赤外線検出素子を載置するためのアイランド部を有さない。なお、図2では外装めっき層60が省略されている。
赤外線センサ100は四角錐台の外観形状を有する。この四角錐台の内部に、赤外線センサ100の外装めっき層60以外の構成部品が配置されている。
図1〜図5に示すように、封止体50は、外装めっき層60以外の構成部品と四角錐台をなす六個の面との間を埋めるとともに、六個の面を形成している。つまり、封止体50は、外装めっき層60以外の構成部品間の空間を埋めてパッケージの外形を形成するものである。封止体50は、六個の面として、実装側の面である封止体底面51と、その反面である封止体上面52と、封止体底面51の端部から封止体上面52の端部に至る一対の封止体第一側面53および一対の封止体第二側面54を有する。
つまり、封止体第一側面53および封止体第二側面54は、厚さ方向全体で、封止体上面52側よりも封止体底面51側が外側に出る張出面となっている。また、二つの封止体第一側面53は互いに反対側となる二面である。二つの封止体第二側面54は互いに反対側となる二面である。
封止体第一側面53と封止体底面51とのなす角度θ1は、60°以上90°未満であることが好ましい。封止体第二側面54と封止体底面51とのなす角度θ2は、60°以上90°未満であることが好ましい。
封止体50の厚さ(つまり、赤外線センサ100の厚さ)は、例えば0.5mm以下である。
封止体50をなす材料に含まれる合成樹脂には、絶縁性、線膨張係数がリード端子と近い値であること、耐衝撃性、耐熱性(赤外線センサ100をリフローハンダ付けする時の高熱に耐えられること)、および耐吸湿性が求められる。
耐衝撃性に関しては、封止体50の材料として、弾性率の高い合成樹脂を用いることが好ましい。
封止体50を形成する材料に含まれる合成樹脂としては、例えば、エポキシ樹脂などの熱硬化性樹脂、テフロン(登録商標)が挙げられる。封止体50を形成する材料に含まれる合成樹脂は、1種類であってもよいし、2種類以上であってもよい。また、後述のシートを用いた成形法を採用して封止体50を形成する場合は、封止体50の封止体上面52側の部分に、このシートを構成する合成樹脂が存在していてもよい。
赤外線検出素子10は、赤外線透過性の基板と、基板上に形成された活性層(赤外線感受部)と、活性層と電気的に接続された五個(複数)の電極15を有する。五個の電極15の一部が活性層のn型層と接続され、残りが活性層のp型層と接続されている。基板は、例えば、半絶縁性のガリウムヒ素(GaAs)を含む材料で形成されている。活性層は、例えば、インジウムアンチモン(InSb)やガリウムヒ素などの化合物半導体を含む材料で形成された薄膜である。赤外線検出素子10の厚さは、例えば0.25mm以下である。
赤外線検出素子10の光入射面10aは封止体上面52と同一面内にある。つまり、光入射面10aは封止体上面52において封止体50から露出している。
赤外線検出素子10は、光入射面10aから入射した赤外線に応じた信号を、信号処理IC11に出力するものである。信号の取り出し方としては電流出力でもよいし、電圧出力であってもよい。
信号処理IC11は、赤外線検出素子10とリード端子20〜29との間でやり取りされる信号を処理するICである。
<ダイパッド>
ダイパッド12は、信号処理IC11を載置する面と、赤外線検出素子10が配置される貫通穴12aを有する。
図2に示すように、リード端子20〜29は、平面視で赤外線検出素子10の周囲に配置されている。
図1および図2に示すように、リード端子20〜24は、一方(図1の右側)の封止体第二側面54に沿う封止体50の外縁部に、並列に配置されている。図1、図2、図4に示すように、リード端子25〜29は、他方(図1の左側)の封止体第二側面54に沿う封止体50の外縁部に、並列に配置されている。
リード端子20〜29は、また、図2および図3に示すように、端子底面20a〜29aの内側に、端子上面20b〜29bと平行でその反面であり、封止体底面51に露出しない端子中面20d〜29dを有する。なお、図2では、空間を埋めている封止体50が省略されているため、端子中面20d〜29dが見える図となっている。
各封止体第二側面54に並列に配置された端子外側面20c〜24c同士および端子外側面25c〜29c同士の間隔S(図4参照)は、例えば0.5mm以下であり、0.4mm以下であることがこのましく、0.35mm以下であることがより好ましい。
リード端子20〜29は、例えば、銅(Cu)または銅合金、鉄(Fe)または鉄を含む合金等の金属材料で形成され、特に銅製であることが好ましい。また、リード端子20〜29の上面21a〜24aに、銀(Ag)めっき、またはニッケル(Ni)−パラジウム(Pd)−金(Au)めっきが施されていてもよい。また、リード端子20〜29の下面21e〜24eに、ニッケル(Ni)−パラジウム(Pd)−金(Au)めっきが施されていてもよい。
外装めっき層60は、封止体50の封止体底面51と同一面内にあるリード端子20〜29の下面21e〜24eに形成されている。外装めっき層60の平面形状は、リード端子20〜29の下面21e〜24eの平面形状と同じである。外装めっき層60は、例えば、スズ(Sn)を含む材料で形成されている。なお、リード端子20〜29の下面21e〜24eに、予めニッケル(Ni)−パラジウム(Pd)−金(Au)めっきが施されている場合には、外装めっき層60を設ける必要はない。
図6および図7を用いて、第一実施形態の赤外線センサ100の製造方法を説明する。
先ず、図6(a)に示す形状のリードフレーム120を用意する。このリードフレーム120は、複数の赤外線センサ100のダイパッド12と、リード端子20〜29となるリード端子部121を含む。また、リードフレーム120は、ダイパッド12の貫通穴12aを含む貫通領域127を有する。貫通穴12a以外の貫通領域127は、ダイパッド12とリード端子部121との間、並列に配置されている各リード端子部121間などである。また、貫通領域とリード端子部121の端子底面20a〜29aとなる面を除いた部分は、ハーフエッチング部である。
次に、赤外線検出素子10を、接合体81の上面(耐熱性フィルム80の粘着層)のダイパッド12の貫通穴12aに、光入射面(素子露出面)10aを上に向けて配置し、耐熱性フィルム80の粘着力で固定する(即ち、ダイボンディングを行う)。また、信号処理IC11をダイパッド12の上に接着剤で固定する。図6(b)はこの工程後の状態を示す。
次に、図6(c)の状態の接合体81を金型内に入れて、接合体81の上面側に封止体50を形成する。具体的には、先ず、図7(a)に示すように、下型91と上型92を備えた金型90およびシート94を用意し、シート94を、上型92の下面(下型91と対向する面)の全面を覆うように配置する。シート94は、例えばテフロン(登録商標)製である。
次に、図7(a)の状態の上型92と下型91との空間に溶融樹脂を流し込んだ後に、上型92を下降させて溶融樹脂に圧縮力を加えることにより、シート94の下面と下型91の上面との間隔を設定値に合わせた後、冷却する。これにより、合成樹脂部500が形成される。図7(b)はこの状態を示す。
次に、合成樹脂部500の上型92側であった面(封止体50の封止体上面52となる面)520内にあるリードフレーム120の面に、外装めっきを施す。これにより、リード端子部121(リード端子20〜29)の端子底面20a〜29aとなる面に外装めっき層60が形成され、複数の赤外線センサ100が結合された結合体1001が得られる。図7(d)はこの状態を示す。
この切断の際に、封止体第一側面53および封止体第二側面54は、ダイシングブレード7の先端部71の斜面71aに応じた斜面となる。つまり、角度θ1,θ2の設定値に応じて、これに対応する斜面71aを有する先端部7aを備えたダイシングブレードを使用する。そして、最後に、ダイシングテープ93を除去することにより、複数の赤外線センサ100が得られる。
赤外線センサ100は、例えば、エンボスキャリアテープを用いてリールの状態に梱包されて出荷される。図8に示すように、エンボスキャリアテープ4は、細長いシートの一面にシートの長さ方向に沿って多数のポケット4aが形成されたものである。各ポケット4aに赤外線センサ100を入れてポケット4aをカバーテープ41で塞いだ後に、エンボスキャリアテープ4がリールに巻き取られる。
この梱包の際に、赤外線センサ100は、赤外線検出素子10の素子露出面10aを上側にしてポケット4aに入れる必要がある。赤外線センサ100の重心は、厚さ方向で封止体上面52側にある。そのため、図8(a)に示すように、封止体第一側面53および封止体第二側面54が張出面となっていない赤外線センサ1100では、ポケット4aに入れる際に、赤外線センサ1100が傾いて一部がポケット4aから浮き上がり、カバーテープ41と干渉し、正しく梱包できない可能性がある。
また、この実施形態の赤外線センサ100は、例えば図9に示すように、プリント基板250の配線パターン251上にリフロー方式の半田付けにより実装される。リフロー方式の半田付けでは、先ず、配線パターン251上の所定位置に半田ペーストを印刷法などにより塗布する。次に、封止体底面51をプリント基板250側に向けて、塗布された半田ペーストに外装めっき層60が重なるように、赤外線センサ100を配置する。この状態で半田ペーストを加熱することにより、フラックスが液化され、半田が溶融し、フラックスとの反応により酸化膜が除去されて、外装めっき層60と配線パターン251とが半田70により接着される。
これに対して、この実施形態の赤外線センサ100では、端子外側面20c〜29cが端子上面20b〜29bよりも端子底面20a〜29aが外側に出る斜面(張出面)である(例えば、60°≦θ2<90°)ため、図9(a)および図9(b)に矢印で示すように、各リード端子20〜29のための半田がそれぞれの端子外側面20c〜29cを這い上がり易くなっている。これに伴い、隣り合うリード端子の一方のための半田が他方のリード端子に流れにくいため、隣り合う端子のショートを防止することができる。
第一実施形態と同様に、第二実施形態の半導体装置も、光電変換機能を有する半導体素子として赤外線検出素子を用いた赤外線センサである。
[構成]
図10〜図12に示すように、第二実施形態の赤外線センサ101の構成は、封止体50の封止体第一側面53および封止体第二側面54の形状およびリード端子20〜29の端子外側面20c〜29cの形状を除いて、第一実施形態の赤外線センサ100と同じである。
つまり、封止体第一側面53および封止体第二側面54は、厚さ方向全体で、封止体上面52側よりも封止体底面51側が外側に出る張出面となっている。また、二つの封止体第一側面53は互いに反対側となる二面である。二つの封止体第二側面54は互いに反対側となる二面である。
平面M1は、封止体第一側面53の封止体底面51を構成する辺(第一の辺)H1と、封止体第一側面53の封止体上面52を構成する辺(封止体上面側の辺、第二の辺)H2と、を接続する仮想平面である。平面M2は、封止体第二側面54の封止体底面51を構成する辺(第一の辺)H3と、封止体第二側面54の封止体上面52を構成する辺(封止体上面側の辺、第二の辺)H4と、を接続する仮想平面である。
リード端子20〜29の端子外側面20c〜29cは、封止体第二側面54と同一面内にある。つまり、端子外側面20c〜29cは、張出面である封止体第二側面54において、封止体50から露出している。
図13に示すように、第二実施形態の赤外線センサ101の製造方法は、結合体1001の形成工程までは第一実施形態の赤外線センサ100と同じ方法である。
つまり、図6の工程と、図7(a)〜図7(d)と同じ工程である図13(a)〜図13(d)の工程を行った後、結合体1001の切断工程で、図13(e)に示すように、先端部71が凸状の放物面71bを有するダイシングブレードを使用する。この切断工程で、封止体第一側面53、封止体第二側面54、および端子外側面20c〜29cは、ダイシングブレード7の先端部71の凸状の放物面71bに応じた凹状の放物面となる。
この実施形態の赤外線センサ101は、エンボスキャリアテープを用いて梱包される際に、第一実施形態の赤外線センサ100と同様の効果が得られる。
また、この実施形態の赤外線センサ101も、例えば図14に示すように、第一実施形態の赤外線センサ100と同様にして、プリント基板250の配線パターン251上に、リフロー方式の半田付けにより実装される。その際に、第一実施形態の赤外線センサ100と同様、図14(a)および図14(b)に矢印で示すように、各リード端子20〜29のための半田がそれぞれの端子外側面20c〜29cを這い上がり易くなっている。
そして、端子外側面20c〜29cが凹状の放物面となっていることで、斜面となっている第一実施形態の赤外線センサ100よりも、各端子外側面20c〜29cを半田がより這い上がりやすくなっている。これに伴い、隣り合うリード端子の一方のための半田が他方のリード端子に流れにくく、隣り合う端子のショートを防止する効果が第一実施形態の赤外線センサ100より高くなる。
第一および第二実施形態の赤外線センサ100,101では、封止体50が有する四側面(各二面の封止体第一側面53および封止体第二側面54)の全てが、封止体の厚さ方向全体で張出面となっている。しかし、封止体が有する複数の側面の少なくとも一面が張出面になっていればよいし、封止体の厚さ方向全体ではなく、封止体底面51側のみが張出面となっていればよい。具体的には図15および図16に示す例が挙げられる。
また、封止体第二側面54と同一面にある端子外側面20c〜29cは、封止体底面51側の部分20e〜29eと封止体上面52側の部分20f〜29fとに分けられる。そして、端子外側面20c〜29cの封止体底面51側の部分20e〜29eが、封止体第二側面54の封止体底面51側の部分(張出面)541と同じ斜面となっている。
また、封止体第二側面54と同一面にある端子外側面20c〜29cは、封止体底面51側の部分20e〜29eと封止体上面52側の部分20f〜29fとに分けられる。そして、端子外側面20c〜29cの封止体底面51側の部分20e〜29eが、封止体第二側面54の封止体底面51側の部分(張出面)541と同じ凹曲面となっている。
なお、封止体側面が封止体の厚さ方向の一部(封止体底面側)で張出面となっている場合は、封止体側面の張出面より封止体上面側の部分が、張出面の最も外側の位置よりも外側に出ない形状となっていることが好ましい。
第一および第二実施形態で説明した合成樹脂部500の形成方法では、上型92の下面をシート94で覆うとともに、図7(a)および図13(a)の状態で金型90内に溶融樹脂を流し込んだ後で上型92を下降させる圧縮成形を行っているが、これに代えてトランスファー成形を行ってもよいし、シート94を用いなくてもよい。
第一および第二実施形態の半導体装置は、光電変換機能を有する半導体素子として赤外線検出素子を用いた赤外線センサであるが、この発明は、光電変換機能を有する半導体素子として赤外線発光素子を用いた赤外線発光装置にも適用できる。
101 赤外線センサ(半導体装置)
102 赤外線センサ(半導体装置)
103 赤外線センサ(半導体装置)
10 赤外線検出素子(半導体素子)
10a 光入射面(素子露出面)
11 信号処理IC
12 ダイパッド
15,16,17 電極
20〜29 リード端子
20a〜29a リード端子の端子底面
20b〜29b リード端子の端子上面
20c〜29c リード端子の端子外側面(端子側面,端子露出側面)
20d〜29d リード端子の端子中面
20e〜29e 端子外側面の封止体底面側の部分
20f〜29f 端子外側面の封止体上面側の部分
21h,24h リード端子の端子側面
120 リードフレーム
121 リード端子部
31,32 金属細線
4 エンボスキャリアテープ
4a ポケット
41 カバーテープ
50 封止体
51 封止体底面
52 封止体上面
53 封止体第一側面(封止体側面)
531 封止体第一側面の封止体底面側の部分
532 封止体第一側面の封止体上面側の部分
54 封止体第二側面(封止体側面)
541 封止体第二側面の封止体底面側の部分
542 封止体第二側面の封止体上面側の部分
60 外装めっき層
H1 封止体第一側面の封止体底面を構成する辺(第一の辺)
H2 封止体第一側面の封止体上面を構成する辺(第二の辺)
H3 封止体第二側面の封止体底面を構成する辺(第一の辺)
H4 封止体第二側面の封止体上面を構成する辺(第二の辺)
M1 辺H1と辺H2を接続する仮想平面
M2 辺H3と辺H4を接続する仮想平面
θ1 封止体第一側面の張出面と封止体底面とのなす角度
θ2 封止体第二側面の張出面と封止体底面とのなす角度
θ3 仮想平面M1と封止体底面とのなす角度
θ4 仮想平面M2と封止体底面とのなす角度
Claims (12)
- 複数の構成部品で形成された空間を埋めてパッケージの外形を形成する封止体であって、実装側の面である封止体底面、前記封止体底面の反面である封止体上面、および前記封止体底面の端部から前記封止体上面の端部に至る複数の封止体側面を有する封止体と、
前記複数の構成部品の一部であり、前記封止体底面において前記封止体から露出する端子底面、前記端子底面の反面である端子上面、および複数の端子側面を有する複数のリード端子と、
前記複数の構成部品の一部であり、光電変換機能を有し、前記封止体上面において前記封止体から露出する素子露出面を有し、前記複数のリード端子と電気的に接続されている半導体素子と、
を有し、
前記複数の封止体側面の少なくとも一面は、前記封止体上面側よりも前記封止体底面側が外側に出る張出面を前記封止体底面側に有する半導体装置。 - 前記複数の封止体側面のうちの互いに反対側となる二面が前記張出面を有する請求項1記載の半導体装置。
- 前記張出面は平面または曲面である請求項1または2記載の半導体装置。
- 前記張出面は凹曲面である請求項1または2記載の半導体装置。
- 前記封止体は合成樹脂を含む材料で形成されている請求項1〜4のいずれか一項に記載の半導体装置。
- 前記封止体の厚さは0.5mm以下である請求項1〜5のいずれか一項に記載の半導体装置。
- 前記張出面は前記封止体底面から立ち上がる平面であり、前記張出面と前記封止体底面とのなす角度が60°以上90°未満である請求項1〜6のいずれか一項に記載の半導体装置。
- 前記張出面は曲面であり、
前記張出面は、前記封止体底面を構成する第一の辺および前記封止体上面側の辺である第二の辺を有し、
前記第一の辺と前記第二の辺とを接続する仮想平面と、前記封止体底面と、のなす角度が60°以上90°未満である請求項1〜6のいずれか一項に記載の半導体装置。 - 前記複数のリード端子の少なくとも一部は、前記張出面に沿う前記封止体の外縁部に並列に配置され、
前記並列に配置された複数のリード端子は、前記張出面において前記封止体から露出する端子露出側面を有し、前記端子露出側面は前記張出面と同一面内にある請求項1〜8のいずれか一項に記載の半導体装置。 - 前記並列に配置された複数のリード端子の前記端子露出側面同士の間隔は0.5mm以下である請求項9記載の半導体装置。
- 前記並列に配置された複数のリード端子の厚さは0.5mm以下である請求項9または10記載の半導体装置。
- 前記端子底面に形成された外装めっき層を有する請求項1〜11のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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JP2018170331A true JP2018170331A (ja) | 2018-11-01 |
JP6791794B2 JP6791794B2 (ja) | 2020-11-25 |
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Country Status (1)
Country | Link |
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JP (1) | JP6791794B2 (ja) |
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2017
- 2017-03-29 JP JP2017064969A patent/JP6791794B2/ja active Active
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---|---|
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