JP2018157206A - Field-effect transistor and method of manufacturing the same, display element, display device, and system - Google Patents

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Sadanori Niie
定憲 新江
安藤　友一
Yuichi Ando
友一 安藤
中村　有希
Yuki Nakamura
有希 中村
由希子 安部
Yukiko Abe
由希子 安部
真二 松本
Shinji Matsumoto
真二 松本
雄司 曽根
Yuji Sone
雄司 曽根
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Naoyuki Ueda
尚之 植田
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Ryoichi Saotome
遼一 早乙女
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Minehide Kusayanagi
嶺秀 草柳
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Abstract

PROBLEM TO BE SOLVED: To miniaturize a field-effect transistor.SOLUTION: A field-effect transistor comprises: a semiconductor film formed on a base material; a gate insulating film formed at a part on the semiconductor film; a gate electrode formed on the gate insulating film; and source and drain electrodes formed so as to be contacted with the semiconductor film. A film thickness of the source and drain electrodes is thinner than that of the gate insulating film. The gate insulating film has a region not contacted with the source and drain electrodes.SELECTED DRAWING: Figure 1

Description

本発明は、電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システムに関する。   The present invention relates to a field effect transistor, a manufacturing method thereof, a display element, a display device, and a system.

電界効果型トランジスタ（Field Effect Transistor；ＦＥＴ）は、ゲート電流が低いことに加え、構造が平面的であることから、バイポーラトランジスタと比較して容易に作製することができ、更に、高集積化も容易に行うことができる。このため、現在の電子機器内において用いられている集積回路の多くには、電界効果型トランジスタが用いられている。   Field effect transistors (FETs) have a low gate current and are flat in structure, so they can be easily fabricated compared to bipolar transistors, and are also highly integrated. It can be done easily. For this reason, field effect transistors are used in many of the integrated circuits used in current electronic devices.

電界効果型トランジスタにおいて、半導体膜には、例えば、シリコン、酸化物半導体、有機半導体等が用いられる。一例としては、セルフアライン構造の酸化物半導体膜を用いた電界効果型トランジスタが挙げられる。この電界効果型トランジスタは、半導体膜を層間絶縁層で被覆し、層間絶縁層にコンタクトホールを空け、層間絶縁層上に形成したソース電極及びドレイン電極をコンタクトホールを介してソース領域及びドレイン領域と接続する構造である。又、この電界効果型トランジスタの酸化物半導体膜は、チャネル形成領域及びチャネル形成領域よりも抵抗が低い低抵抗領域を備えており、チャネル形成領域と低抵抗領域との間に不純物領域が形成されている（例えば、特許文献１参照）。   In the field effect transistor, for example, silicon, an oxide semiconductor, an organic semiconductor, or the like is used for the semiconductor film. As an example, a field-effect transistor using a self-aligned oxide semiconductor film can be given. In this field effect transistor, a semiconductor film is covered with an interlayer insulating layer, a contact hole is formed in the interlayer insulating layer, and a source electrode and a drain electrode formed on the interlayer insulating layer are connected to the source region and the drain region through the contact hole. It is a structure to connect. In addition, the oxide semiconductor film of the field-effect transistor includes a channel formation region and a low resistance region whose resistance is lower than that of the channel formation region, and an impurity region is formed between the channel formation region and the low resistance region. (For example, refer to Patent Document 1).

しかしながら、上記の電界効果型トランジスタの構造は、コンタクトホールの位置やソース電極及びドレイン電極を形成する位置のばらつきを見込む必要があるため、電界効果型トランジスタの微細化には適さない。又、チャネル形成領域と低抵抗領域との間に不純物領域が形成されている点でも電界効果型トランジスタの微細化には適さない。   However, the structure of the above-described field effect transistor is not suitable for miniaturization of the field effect transistor because it is necessary to allow for variations in the positions of contact holes and the positions where the source electrode and the drain electrode are formed. In addition, the impurity region is formed between the channel formation region and the low resistance region, which is not suitable for miniaturization of the field effect transistor.

本発明は、上記の点に鑑みてなされたものであり、電界効果型トランジスタの微細化を目的とする。   The present invention has been made in view of the above points, and aims at miniaturization of a field effect transistor.

本電界効果型トランジスタは、基材上に形成された半導体膜と、前記半導体膜上の一部に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体膜と接するように形成されたソース電極及びドレイン電極と、を有し、前記ソース電極及び前記ドレイン電極の膜厚は、前記ゲート絶縁膜の膜厚よりも薄く、前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極と接しない領域を有することを要件とする。   The field effect transistor includes a semiconductor film formed on a substrate, a gate insulating film formed on a part of the semiconductor film, a gate electrode formed on the gate insulating film, and the semiconductor film. A source electrode and a drain electrode formed in contact with each other, wherein the source electrode and the drain electrode are thinner than the gate insulating film, and the gate insulating film is formed of the source electrode And a region not in contact with the drain electrode.

開示の技術によれば、電界効果型トランジスタを微細化できる。   According to the disclosed technology, the field-effect transistor can be miniaturized.

第１の実施の形態に係る電界効果型トランジスタを例示する図である。It is a figure which illustrates the field effect transistor which concerns on 1st Embodiment. 第１の実施形態に係る電界効果型トランジスタの製造工程を例示する図（その１）である。FIG. 3 is a diagram (part 1) illustrating a manufacturing process of the field effect transistor according to the first embodiment; 第１の実施形態に係る電界効果型トランジスタの製造工程を例示する図（その２）である。FIG. 6 is a diagram (No. 2) for exemplifying the manufacturing process of the field effect transistor according to the first embodiment; 第２の実施の形態に係る電界効果型トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on 2nd Embodiment. 第３の実施の形態に係る電界効果型トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on 3rd Embodiment. 第３の実施の形態に係る電界効果型トランジスタの製造工程を例示する図である。It is a figure which illustrates the manufacturing process of the field effect transistor which concerns on 3rd Embodiment. 第４の実施の形態に係る電界効果型トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on 4th Embodiment. 第４の実施の形態に係る電界効果型トランジスタの製造工程を例示する図である。It is a figure which illustrates the manufacturing process of the field effect transistor which concerns on 4th Embodiment. 第５の実施の形態に係る電界効果型トランジスタを例示する断面図である。10 is a cross-sectional view illustrating a field effect transistor according to a fifth embodiment; FIG. 第６の実施の形態に係る電界効果型トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on 6th Embodiment. 実施例１で作製した電界効果型トランジスタの特性を示す図である。FIG. 6 is a graph showing characteristics of the field effect transistor manufactured in Example 1. 第７の実施の形態におけるテレビジョン装置の構成を示すブロック図である。It is a block diagram which shows the structure of the television apparatus in 7th Embodiment. 第７の実施の形態におけるテレビジョン装置の説明図（その１）である。It is explanatory drawing (the 1) of the television apparatus in 7th Embodiment. 第７の実施の形態におけるテレビジョン装置の説明図（その２）である。It is explanatory drawing (the 2) of the television apparatus in 7th Embodiment. 第７の実施の形態におけるテレビジョン装置の説明図（その３）である。It is explanatory drawing (the 3) of the television apparatus in 7th Embodiment. 第７の実施の形態における表示素子の説明図である。It is explanatory drawing of the display element in 7th Embodiment. 第７の実施の形態における有機ＥＬの説明図である。It is explanatory drawing of organic EL in 7th Embodiment. 第７の実施の形態におけるテレビジョン装置の説明図（その４）である。It is explanatory drawing (the 4) of the television apparatus in 7th Embodiment. 第７の実施の形態における他の表示素子の説明図（その１）である。It is explanatory drawing (the 1) of the other display element in 7th Embodiment. 第７の実施の形態における他の表示素子の説明図（その２）である。It is explanatory drawing (the 2) of the other display element in 7th Embodiment.

以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。   Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings. In the drawings, the same components are denoted by the same reference numerals, and redundant description may be omitted.

〈第１の実施の形態〉
［電界効果型トランジスタの構造］
図１は、第１の実施の形態に係る電界効果型トランジスタを例示する図であり、図１（ａ）は断面図、図１（ｂ）は平面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ線に沿う縦断面を示している。なお、説明の便宜上、図１（ｂ）の平面図では、一部の構成要素について、図１（ａ）の断面図と同じハッチングを施している。 <First Embodiment>
[Structure of field effect transistor]
1A and 1B are diagrams illustrating a field effect transistor according to a first embodiment. FIG. 1A is a cross-sectional view, and FIG. 1B is a plan view. Fig.1 (a) has shown the longitudinal cross section in alignment with the AA of FIG.1 (b). For convenience of explanation, in the plan view of FIG. 1B, some components are hatched in the same manner as the cross-sectional view of FIG.

図１を参照するに、電界効果型トランジスタ１０は、基材１１と、半導体膜１２と、ゲート絶縁膜１３と、ゲート電極１４と、ソース電極１５と、ドレイン電極１６と、ゲート電極被覆層１７とを有するトップゲート・トップコンタクト型の電界効果型トランジスタである。電界効果型トランジスタ１０は、トップゲート・ボトムコンタクト型の電界効果型トランジスタであってもよい。なお、電界効果型トランジスタ１０は、半導体装置の代表的な一例である。   Referring to FIG. 1, a field effect transistor 10 includes a base material 11, a semiconductor film 12, a gate insulating film 13, a gate electrode 14, a source electrode 15, a drain electrode 16, and a gate electrode covering layer 17. And a top-gate / top-contact field effect transistor. The field effect transistor 10 may be a top gate / bottom contact field effect transistor. The field effect transistor 10 is a typical example of a semiconductor device.

なお、本実施の形態では、便宜上、ゲート電極被覆層１７側を上側又は一方の側、基材１１側を下側又は他方の側とする。又、各部位のゲート電極被覆層１７側の面を上面又は一方の面、基材１１側の面を下面又は他方の面とする。但し、電界効果型トランジスタ１０は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を基材１１の上面の法線方向（Ｚ方向）から視ることを指し、平面形状とは対象物を基材１１の上面の法線方向（Ｚ方向）から視た形状を指すものとする。又、基材１１上の各部位の積層方向に切った断面を縦断面、基材１１上の各部位の積層方向に垂直な方向（基材１１の上面に平行な方向）に切った断面を横断面とする。   In this embodiment, for the sake of convenience, the gate electrode coating layer 17 side is the upper side or one side, and the base material 11 side is the lower side or the other side. In addition, the surface on the gate electrode coating layer 17 side of each part is the upper surface or one surface, and the surface on the substrate 11 side is the lower surface or the other surface. However, the field effect transistor 10 can be used upside down, or can be arranged at an arbitrary angle. Further, the plan view refers to viewing the object from the normal direction (Z direction) of the upper surface of the substrate 11, and the planar shape refers to the object from the normal direction (Z direction) of the upper surface of the substrate 11. It shall refer to the shape as viewed. Further, a cross section cut in the stacking direction of each part on the base material 11 is a longitudinal cross section, and a cross section cut in a direction perpendicular to the stacking direction of each part on the base material 11 (a direction parallel to the upper surface of the base material 11). A cross section.

電界効果型トランジスタ１０では、絶縁性の基材１１上の所定領域に半導体膜１２が形成され、半導体膜１２上の所定領域にゲート絶縁膜１３が形成されている。そして、ゲート絶縁膜１３上にゲート絶縁膜１３と同じパターンでゲート電極１４が形成されている。そして、半導体膜１２においてチャネルが形成されるように、ゲート絶縁膜１３を挟んで、基材１１及び半導体膜１２を被覆するソース電極１５及びドレイン電極１６が形成されている。更に、ゲート電極１４上にゲート電極被覆層１７が形成されている。   In the field effect transistor 10, a semiconductor film 12 is formed in a predetermined region on the insulating base material 11, and a gate insulating film 13 is formed in a predetermined region on the semiconductor film 12. A gate electrode 14 is formed on the gate insulating film 13 in the same pattern as the gate insulating film 13. A source electrode 15 and a drain electrode 16 are formed so as to cover the substrate 11 and the semiconductor film 12 with the gate insulating film 13 interposed therebetween so that a channel is formed in the semiconductor film 12. Further, a gate electrode covering layer 17 is formed on the gate electrode 14.

ここで、ゲート絶縁膜と同じパターンとは、ゲート電極が平面視においてゲート絶縁膜と略重複していることを指す。又、略重複しているとは、ゲート絶縁膜とゲート電極とが全く同じ形状の場合はもちろんのこと、後述のように、ゲート電極の下面外縁部がゲート絶縁膜の上面の周囲に数１００ｎｍ程度はみ出ている形状の場合や、ゲート絶縁膜の上面外縁部がゲート電極の下面の周囲に数１００ｎｍ程度はみ出ている形状の場合を含む。以下、電界効果型トランジスタ１０の各構成要素について、詳しく説明する。   Here, the same pattern as the gate insulating film indicates that the gate electrode substantially overlaps the gate insulating film in plan view. In addition, substantially overlapping means not only when the gate insulating film and the gate electrode have exactly the same shape, but also, as will be described later, the outer edge of the lower surface of the gate electrode is several 100 nm around the upper surface of the gate insulating film. This includes the case of a shape that protrudes to the extent or the shape that the outer edge of the upper surface of the gate insulating film protrudes about several hundred nm around the lower surface of the gate electrode. Hereinafter, each component of the field effect transistor 10 will be described in detail.

基材１１は、半導体膜１２等が形成される絶縁性の部材である。基材１１の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができるが、図１では、一例として基材１１は平面形状が略正方形状に形成されている。   The base material 11 is an insulating member on which the semiconductor film 12 and the like are formed. The shape, structure, and size of the substrate 11 are not particularly limited and may be appropriately selected depending on the purpose. However, in FIG. 1, the substrate 11 is formed in a substantially square shape as an example. ing.

基材１１の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ガラス基材やプラスチック基材等を用いることができる。ガラス基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、無アルカリガラス、シリカガラス等が挙げられる。   There is no restriction | limiting in particular as a material of the base material 11, Although it can select suitably according to the objective, For example, a glass base material, a plastic base material, etc. can be used. There is no restriction | limiting in particular as a glass base material, Although it can select suitably according to the objective, For example, an alkali free glass, a silica glass, etc. are mentioned.

又、プラスチック基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等が挙げられる。   Moreover, there is no restriction | limiting in particular as a plastic base material, Although it can select suitably according to the objective, For example, a polycarbonate (PC), a polyimide (PI), a polyethylene terephthalate (PET), a polyethylene naphthalate (PEN) etc. Is mentioned.

半導体膜１２は、基材１１上の所定領域に形成されている。半導体膜１２の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができるが、図１では、一例として半導体膜１２は平面形状がＸ方向を長手方向とする矩形状に形成されている。ソース電極１５とドレイン電極１６の間に位置する半導体膜１２は、チャネル領域となる。半導体膜１２の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、５ｎｍ〜１μｍが好ましく、１０ｎｍ〜０．５μｍがより好ましい。   The semiconductor film 12 is formed in a predetermined region on the base material 11. The shape, structure, and size of the semiconductor film 12 are not particularly limited and may be appropriately selected depending on the purpose. In FIG. 1, for example, the semiconductor film 12 has a planar shape in which the X direction is the longitudinal direction. It is formed in a rectangular shape. The semiconductor film 12 located between the source electrode 15 and the drain electrode 16 becomes a channel region. There is no restriction | limiting in particular as an average film thickness of the semiconductor film 12, Although it can select suitably according to the objective, 5 nm-1 micrometer are preferable and 10 nm-0.5 micrometer are more preferable.

半導体膜１２の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、多結晶シリコン（ｐ−Ｓｉ）、アモルファスシリコン（ａ−Ｓｉ）、酸化物半導体、ペンタセン等の有機半導体等が挙げられる。これら中でも、ゲート絶縁膜１３との界面の安定性の点から、酸化物半導体を用いることが好ましい。   There is no restriction | limiting in particular as a material of the semiconductor film 12, Although it can select suitably according to the objective, For example, a polycrystalline silicon (p-Si), an amorphous silicon (a-Si), an oxide semiconductor, a pentacene etc. Organic semiconductors and the like. Among these, it is preferable to use an oxide semiconductor from the viewpoint of the stability of the interface with the gate insulating film 13.

半導体膜１２を構成する酸化物半導体としては、例えば、ｎ型酸化物半導体を用いることができる。ｎ型酸化物半導体としては、特に制限はなく、目的に応じて適宜選択することができるが、インジウム（Ｉｎ）、Ｚｎ、スズ（Ｓｎ）、及びＴｉの少なくとも何れかと、アルカリ土類元素、又は希土類元素とを含有することが好ましく、Ｉｎとアルカリ土類元素、又は希土類元素とを含有することがより好ましい。   As the oxide semiconductor that forms the semiconductor film 12, for example, an n-type oxide semiconductor can be used. The n-type oxide semiconductor is not particularly limited and may be appropriately selected depending on the purpose. However, at least one of indium (In), Zn, tin (Sn), and Ti, an alkaline earth element, or It preferably contains a rare earth element, and more preferably contains In and an alkaline earth element or a rare earth element.

アルカリ土類元素としては、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、ラジウム（Ｒａ）が挙げられる。   Examples of alkaline earth elements include beryllium (Be), magnesium (Mg), calcium (Ca), strontium (Sr), barium (Ba), and radium (Ra).

希土類元素としては、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）が挙げられる。   Examples of rare earth elements include scandium (Sc), yttrium (Y), lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), promethium (Pm), samarium (Sm), europium (Eu), Examples include gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), and lutetium (Lu).

酸化インジウムは、酸素欠損量によって電子キャリア濃度が１０１８ｃｍ−３〜１０２０ｃｍ−３程度に変化する。但し、酸化インジウムは酸素欠損ができやすい性質があり、酸化物からなる半導体膜を形成後の後工程で、意図しない酸素欠損ができる場合がある。インジウムと、インジウムよりも酸素と結合しやすいアルカリ土類元素や希土類元素との主に２つの金属から酸化物を形成することは、意図しない酸素欠損を防ぐと共に、組成の制御が容易となり電子キャリア濃度を適切に制御しやすい点で特に好ましい。 Indium oxide has an electron carrier concentration of about 10 18 cm −3 to 10 20 cm −3 depending on the oxygen deficiency. However, indium oxide has a property that oxygen vacancies are easily generated, and there are cases where unintended oxygen vacancies may be formed in a subsequent process after forming a semiconductor film made of an oxide. The formation of oxides mainly from two metals, indium and alkaline earth elements and rare earth elements that are more likely to bond with oxygen than indium, prevents unintentional oxygen vacancies and facilitates control of the composition. This is particularly preferable in terms of easy control of the concentration.

又、半導体膜１２を構成するｎ型酸化物半導体は、２価のカチオン、３価のカチオン、４価のカチオン、５価のカチオン、６価のカチオン、７価のカチオン、及び８価のカチオンの少なくとも何れかのドーパントで置換ドーピングされており、ドーパントの価数が、ｎ型酸化物半導体を構成する金属イオン（但し、ドーパントを除く）の価数よりも大きいことが好ましい。なお、置換ドーピングは、ｎ型ドーピングともいう。   The n-type oxide semiconductor constituting the semiconductor film 12 is a divalent cation, a trivalent cation, a tetravalent cation, a pentavalent cation, a hexavalent cation, a hexavalent cation, and an octavalent cation. It is preferable that substitution doping is performed with at least one of the dopants, and the valence of the dopant is larger than the valence of the metal ion (excluding the dopant) constituting the n-type oxide semiconductor. Substitution doping is also referred to as n-type doping.

ゲート絶縁膜１３は、半導体膜１２の一部とゲート電極１４との間に設けられている。ゲート絶縁膜１３は、ソース電極１５及びドレイン電極１６と接しない領域を有する。ゲート絶縁膜１３の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができるが、図１では、一例としてゲート絶縁膜１３は平面形状がＹ方向を長手方向とする矩形状に形成されている。ゲート絶縁膜１３の一部は、半導体膜１２上からＹ方向に延伸して、基材１１上に直接形成されている。   The gate insulating film 13 is provided between a part of the semiconductor film 12 and the gate electrode 14. The gate insulating film 13 has a region that is not in contact with the source electrode 15 and the drain electrode 16. The shape, structure, and size of the gate insulating film 13 are not particularly limited and may be appropriately selected according to the purpose. In FIG. 1, for example, the planar shape of the gate insulating film 13 is long in the Y direction. It is formed in a rectangular shape with a direction. A part of the gate insulating film 13 extends in the Y direction from the semiconductor film 12 and is directly formed on the base material 11.

ゲート絶縁膜１３は、ゲート電極１４と、半導体膜１２、ソース電極１５、及びドレイン電極１６とを絶縁するための層である。ゲート絶縁膜１３の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、５０ｎｍ〜１０００ｎｍが好ましく、１００ｎｍ〜５００ｎｍがより好ましい。   The gate insulating film 13 is a layer for insulating the gate electrode 14 from the semiconductor film 12, the source electrode 15, and the drain electrode 16. There is no restriction | limiting in particular as an average film thickness of the gate insulating film 13, Although it can select suitably according to the objective, 50 nm-1000 nm are preferable and 100 nm-500 nm are more preferable.

ゲート絶縁膜１３は、例えば、酸化物膜である。酸化物膜は、アルカリ土類金属である第Ａ元素と、ガリウム（Ｇａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及びランタノイドの少なくとも何れかである第Ｂ元素とを少なくとも含有し、好ましくは、Ｚｒ（ジルコニウム）及びＨｆ（ハフニウム）の少なくとも何れかである第Ｃ元素を含有し、更に必要に応じて、その他の成分を含有する。酸化物膜に含まれるアルカリ土類金属は、１種類であってもよいし、２種類以上であってもよい。   The gate insulating film 13 is, for example, an oxide film. The oxide film contains at least an element A that is an alkaline earth metal and an element B that is at least one of gallium (Ga), scandium (Sc), yttrium (Y), and preferably a lanthanoid, , Zr (zirconium) and Hf (hafnium) are contained at least one element C, and further contains other components as required. The alkaline earth metal contained in the oxide film may be one type or two or more types.

ランタノイドとしては、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）が挙げられる。   Lanthanoids include lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), promethium (Pm), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium. (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), and lutetium (Lu).

酸化物膜は、常誘電体アモルファス酸化物を含有するか、又は、常誘電体アモルファス酸化物それ自体で形成されることが好ましい。常誘電体アモルファス酸化物は、大気中において安定であり、かつ広範な組成範囲で安定的にアモルファス構造を形成することができる。但し、酸化物膜の一部に結晶が含まれていてもよい。   The oxide film preferably contains a paraelectric amorphous oxide or is formed of the paraelectric amorphous oxide itself. The paraelectric amorphous oxide is stable in the atmosphere and can stably form an amorphous structure in a wide composition range. However, crystals may be included in part of the oxide film.

アルカリ土類酸化物は大気中の水分や二酸化炭素と反応しやすく、容易に水酸化物や炭酸塩に変化してしまい、単独では電子デバイスへの応用には適さない。又、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイド等の単純酸化物は結晶化しやすく、リーク電流が問題となる。しかし、アルカリ土類金属と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドとの酸化物系は大気中において安定で且つ広範な組成領域でアモルファス膜を形成できる。Ｃｅはランタノイドの中で特異的に４価になりアルカリ土類金属との間でペロブスカイト構造の結晶を形成するため、アモルファス相を得るためには、Ｃｅを除くランタノイドであることが好ましい。   Alkaline earth oxides easily react with moisture and carbon dioxide in the atmosphere and easily change to hydroxides and carbonates, and are not suitable for application to electronic devices alone. In addition, simple oxides such as lanthanoids excluding Ga, Sc, Y, and Ce are easily crystallized, and leakage current becomes a problem. However, an oxide system of an alkaline earth metal and a lanthanoid other than Ga, Sc, Y, and Ce is stable in the atmosphere and can form an amorphous film in a wide composition range. Ce is specifically tetravalent among lanthanoids and forms crystals with a perovskite structure with an alkaline earth metal. Therefore, in order to obtain an amorphous phase, lanthanoids other than Ce are preferable.

アルカリ土類金属とＧａ酸化物との間にはスピネル構造等の結晶相が存在するが、これらの結晶はペロブスカイト構造結晶と比較して、非常に高温でないと析出しない（一般には１０００℃以上）。又、アルカリ土類金属酸化物とＳｃ、Ｙ、及びＣｅを除くランタノイドからなる酸化物との間には安定な結晶相の存在が報告されておらず、高温の後工程を経てもアモルファス相からの結晶析出は希である。又、アルカリ土類金属と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドとの酸化物を３種類以上の金属元素で構成すると、アモルファス相は更に安定する。   A crystal phase such as a spinel structure exists between the alkaline earth metal and the Ga oxide, but these crystals do not precipitate unless the temperature is very high (generally 1000 ° C. or higher) as compared with the perovskite structure crystal. . In addition, the existence of a stable crystal phase has not been reported between alkaline earth metal oxides and oxides composed of lanthanoids excluding Sc, Y, and Ce. Crystal precipitation is rare. Further, when an oxide of an alkaline earth metal and a lanthanoid excluding Ga, Sc, Y, and Ce is composed of three or more kinds of metal elements, the amorphous phase is further stabilized.

酸化物膜に含まれる各々の元素の含有量は特に制限されないが、安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。   The content of each element contained in the oxide film is not particularly limited, but it is preferable that a metal element selected from each element group is contained so as to obtain a composition that can take a stable amorphous state.

高誘電率膜を作製するという観点からすると、好ましくはＢａ、Ｓｒ、Ｌｕ、Ｌａ等の元素の組成比を高めることが好ましい。   From the viewpoint of producing a high dielectric constant film, it is preferable to increase the composition ratio of elements such as Ba, Sr, Lu, and La.

本実施の形態に係る酸化物膜は、広範な組成範囲でアモルファス膜を形成することができるので、物性も広範に制御することができる。例えば、比誘電率は概ね６〜２０程度とＳｉＯ２に比較して充分高いが、組成を選択することによって用途に合わせて適切な値に調整することができる。 Since the oxide film according to this embodiment can form an amorphous film in a wide composition range, the physical properties can also be controlled widely. For example, although the relative dielectric constant is about 6 to 20 and is sufficiently higher than that of SiO 2 , it can be adjusted to an appropriate value according to the application by selecting the composition.

更に熱膨張係数は、１０−６〜１０−５である一般的な配線材料や半導体材料と同等で、熱膨張係数が１０−７台であるＳｉＯ２と比較して加熱工程を繰り返しても膜の剥離等のトラブルが少ない。特に、ａ−ＩＧＺＯ等の酸化物半導体とは良好な界面を形成する。 Further, the thermal expansion coefficient is equivalent to that of general wiring materials and semiconductor materials having 10 −6 to 10 −5 , and even if the heating process is repeated as compared with SiO 2 having a thermal expansion coefficient of 10 −7 units, the film There are few troubles such as peeling. In particular, a favorable interface is formed with an oxide semiconductor such as a-IGZO.

従って、本実施の形態に係る酸化物膜をゲート絶縁膜１３に用いることにより、高性能な半導体デバイスを得ることができる。   Therefore, by using the oxide film according to this embodiment for the gate insulating film 13, a high-performance semiconductor device can be obtained.

但し、ゲート絶縁膜１３は、第Ａ元素と、第Ｂ元素とを少なくとも含有し、好ましくは、第Ｃ元素を含有する酸化物膜には限定されない。ゲート絶縁膜１３は、例えば、Ｓｉとアルカリ土類金属とを含有する酸化物膜であってもよい。又、ゲート絶縁膜１３は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３等からなる膜であってもよい。 However, the gate insulating film 13 contains at least an A element and a B element, and is preferably not limited to an oxide film containing a C element. The gate insulating film 13 may be, for example, an oxide film containing Si and an alkaline earth metal. The gate insulating film 13 may be a film made of, for example, SiO 2 , SiN, SiON, Al 2 O 3 or the like.

ゲート電極１４は、ゲート絶縁膜１３上に形成されている。ゲート電極１４は、ゲート電圧を印加するための電極である。ゲート電極１４は、ゲート絶縁膜１３を介して半導体膜１２と対向している。   The gate electrode 14 is formed on the gate insulating film 13. The gate electrode 14 is an electrode for applying a gate voltage. The gate electrode 14 faces the semiconductor film 12 with the gate insulating film 13 interposed therebetween.

ゲート電極１４の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができるが、図１では、一例としてゲート絶縁膜１３は平面形状がＹ方向を長手方向とする矩形状に形成されている。ゲート電極１４は、平面視においてゲート絶縁膜１３と略重複している。   The shape, structure, and size of the gate electrode 14 are not particularly limited and may be appropriately selected according to the purpose. In FIG. 1, for example, the gate insulating film 13 has a planar shape in the Y direction as a longitudinal direction. It is formed in a rectangular shape. The gate electrode 14 substantially overlaps with the gate insulating film 13 in plan view.

ゲート電極１４の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の金属、これらの合金、これら金属の混合物等を用いることができる。   There is no restriction | limiting in particular as a material of the gate electrode 14, According to the objective, it can select suitably, For example, aluminum (Al), platinum (Pt), palladium (Pd), gold | metal | money (Au), silver (Ag) ), Copper (Cu), zinc (Zn), nickel (Ni), chromium (Cr), tantalum (Ta), molybdenum (Mo), titanium (Ti) and other metals, alloys thereof, mixtures of these metals, etc. Can be used.

又、ゲート電極１４の材料として、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ等の導電性酸化物、これらの複合化合物、これらの混合物等を用いてもよい。又、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体等を用いてもよい。ゲート電極１４の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜１μｍが好ましく、５０ｎｍ〜３００ｎｍがより好ましい。   Further, as the material of the gate electrode 14, conductive oxide such as indium oxide, zinc oxide, tin oxide, gallium oxide, niobium oxide, a composite compound thereof, a mixture thereof, or the like may be used. Further, an organic conductor such as polyethylene dioxythiophene (PEDOT) or polyaniline (PANI) may be used. There is no restriction | limiting in particular as an average film thickness of the gate electrode 14, Although it can select suitably according to the objective, 10 nm-1 micrometer are preferable and 50 nm-300 nm are more preferable.

ソース電極１５及びドレイン電極１６は、基材１１上に半導体膜１２と接するように形成されている。ソース電極１５及びドレイン電極１６は、半導体膜１２の一部を被覆し、チャネル領域となる所定の間隔を隔てて形成されている。ソース電極１５及びドレイン電極１６は、ゲート電極１４へのゲート電圧の印加に応じて電流を取り出すための電極である。   The source electrode 15 and the drain electrode 16 are formed on the substrate 11 so as to be in contact with the semiconductor film 12. The source electrode 15 and the drain electrode 16 cover a part of the semiconductor film 12 and are formed with a predetermined interval as a channel region. The source electrode 15 and the drain electrode 16 are electrodes for taking out a current in response to application of a gate voltage to the gate electrode 14.

ソース電極１５及びドレイン電極１６の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができるが、図１では、一例としてソース電極１５及びドレイン電極１６は各々の平面形状がＸ方向を長手方向とする矩形状に形成されている。   The shape, structure, and size of the source electrode 15 and the drain electrode 16 are not particularly limited and can be appropriately selected according to the purpose. In FIG. 1, for example, the source electrode 15 and the drain electrode 16 are each Is formed in a rectangular shape whose longitudinal direction is the X direction.

ソース電極１５及びドレイン電極１６の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、アルミニウム、金、白金、パラジウム、銀、銅、亜鉛、ニッケル、クロム、タンタル、モリブデン、チタン等の金属、これらの合金、これら金属の混合物等を用いることができる。又、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ等の導電性酸化物、これらの複合化合物、これらの混合物等を用いてもよい。ソース電極１５及びドレイン電極１６を、上記の材料の積層構造としてもよい。   The material of the source electrode 15 and the drain electrode 16 is not particularly limited and may be appropriately selected depending on the purpose. For example, aluminum, gold, platinum, palladium, silver, copper, zinc, nickel, chromium, tantalum Further, metals such as molybdenum and titanium, alloys thereof, mixtures of these metals, and the like can be used. In addition, conductive oxides such as indium oxide, zinc oxide, tin oxide, gallium oxide, and niobium oxide, composite compounds thereof, mixtures thereof, and the like may be used. The source electrode 15 and the drain electrode 16 may have a stacked structure of the above materials.

ソース電極１５及びドレイン電極１６の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、ゲート絶縁膜１３の平均膜厚よりも薄く形成されている。   The average film thickness of the source electrode 15 and the drain electrode 16 is not particularly limited and can be appropriately selected according to the purpose, but is thinner than the average film thickness of the gate insulating film 13.

これにより、ソース電極１５及びドレイン電極１６がゲート電極１４と接することを防止できる。その結果、ソース電極１５とゲート電極１４との間のリーク電流、及びドレイン電極１６とゲート電極１４との間のリーク電流を抑制することが可能となり、良好なトランジスタ特性を得ることができる。   Thereby, it is possible to prevent the source electrode 15 and the drain electrode 16 from coming into contact with the gate electrode 14. As a result, the leakage current between the source electrode 15 and the gate electrode 14 and the leakage current between the drain electrode 16 and the gate electrode 14 can be suppressed, and good transistor characteristics can be obtained.

ゲート電極被覆層１７は、ゲート電極１４上の所定領域に、ゲート電極１４と接し、ソース電極１５やドレイン電極１６を含む電界効果型トランジスタ１０を構成する他の部位と接しないように形成されている。   The gate electrode covering layer 17 is formed in a predetermined region on the gate electrode 14 so as to be in contact with the gate electrode 14 and not to be in contact with other portions constituting the field effect transistor 10 including the source electrode 15 and the drain electrode 16. Yes.

ゲート電極被覆層１７は、ソース電極１５及びドレイン電極１６と同じ材料からなる層であり、ソース電極１５及びドレイン電極１６と略同一膜厚である。ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７を合わせた部分は、平面形状がＸ方向を長手方向とする矩形状に形成されている。但し、ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７は、互いに離間しており、導通はしていない。   The gate electrode covering layer 17 is a layer made of the same material as that of the source electrode 15 and the drain electrode 16 and has substantially the same thickness as that of the source electrode 15 and the drain electrode 16. The combined portion of the source electrode 15, the drain electrode 16, and the gate electrode covering layer 17 is formed in a rectangular shape whose planar shape is the X direction as the longitudinal direction. However, the source electrode 15, the drain electrode 16, and the gate electrode covering layer 17 are separated from each other and are not conductive.

［電界効果型トランジスタの製造方法］
次に、図１に示す電界効果型トランジスタの製造方法について説明する。図２及び図３は、第１の実施の形態に係る電界効果型トランジスタの製造工程を例示する図である。 [Method for Manufacturing Field Effect Transistor]
Next, a method for manufacturing the field effect transistor shown in FIG. 1 will be described. 2 and 3 are diagrams illustrating the manufacturing process of the field effect transistor according to the first embodiment.

まず、図２（ａ）に示す工程では、ガラス基材等からなる基材１１を準備し、基材１１上の全面に半導体膜１２を形成する。基材１１の材料や厚さは、前述の通り適宜選択することができる。又、基材１１の表面の清浄化及び密着性向上の点で、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の前処理が行われることが好ましい。   First, in the step shown in FIG. 2A, a base material 11 made of a glass base material or the like is prepared, and a semiconductor film 12 is formed on the entire surface of the base material 11. The material and thickness of the base material 11 can be appropriately selected as described above. Further, from the viewpoint of cleaning the surface of the substrate 11 and improving adhesion, it is preferable to perform a pretreatment such as oxygen plasma, UV ozone, UV irradiation cleaning.

半導体膜１２を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセスや、ディップコーティング法、スピンコート法、ダイコート法等の溶液プロセスによる成膜が挙げられる。半導体膜１２の材料や厚さは、前述の通り適宜選択することができる。   A method for forming the semiconductor film 12 is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include sputtering, pulse laser deposition (PLD), chemical vapor deposition (CVD), and atoms. Examples include film formation by a vacuum process such as layer deposition (ALD) or a solution process such as dip coating, spin coating, or die coating. The material and thickness of the semiconductor film 12 can be appropriately selected as described above.

半導体膜１２を形成後、半導体膜１２上の全面に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、半導体膜１２上の所定領域を被覆するレジスト層３００（エッチングマスク）を形成する。   After forming the semiconductor film 12, a resist made of a photosensitive resin is formed on the entire surface of the semiconductor film 12, and exposure and development (photolithography process) are performed to form a resist layer 300 (covering a predetermined region on the semiconductor film 12). Etching mask) is formed.

次に、図２（ｂ）に示す工程では、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の半導体膜１２をエッチングにより除去する。半導体膜１２は、例えば、ウェットエッチングにより除去することができる。   Next, in the step shown in FIG. 2B, the semiconductor film 12 in a region not covered with the resist layer 300 is removed by etching using the resist layer 300 as an etching mask. The semiconductor film 12 can be removed by wet etching, for example.

次に、図２（ｃ）に示す工程では、レジスト層３００を除去後、基材１１上の全面に半導体膜１２を被覆するゲート絶縁膜１３及びゲート電極１４を順次積層する。   Next, in the step shown in FIG. 2C, after removing the resist layer 300, the gate insulating film 13 and the gate electrode 14 that cover the semiconductor film 12 are sequentially laminated on the entire surface of the base material 11.

ゲート絶縁膜１３を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセス、ディップコーティング法、スピンコート法、ダイコート法等の溶液プロセスによる成膜工程が挙げられる。ゲート絶縁膜１３の材料や厚さは、前述の通り適宜選択することができる。   The method for forming the gate insulating film 13 is not particularly limited and may be appropriately selected depending on the purpose. Examples thereof include sputtering, pulse laser deposition (PLD), chemical vapor deposition (CVD), Examples thereof include a film forming process by a vacuum process such as an atomic layer deposition (ALD) method, a solution process such as a dip coating method, a spin coating method, and a die coating method. The material and thickness of the gate insulating film 13 can be appropriately selected as described above.

ゲート電極１４を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセス、ディップコーティング法、スピンコート法、ダイコート法等の溶液プロセスが挙げられる。ゲート電極１４の材料や厚さは、前述の通り適宜選択することができる。   A method for forming the gate electrode 14 is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include a sputtering method, a pulse laser deposition (PLD) method, a chemical vapor deposition (CVD) method, an atomic method, and the like. Examples include vacuum processes such as layer deposition (ALD), solution processes such as dip coating, spin coating, and die coating. The material and thickness of the gate electrode 14 can be appropriately selected as described above.

ゲート絶縁膜１３及びゲート電極１４を形成後、ゲート電極１４上の全面に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、ゲート電極１４上の所定領域を被覆するレジスト層３１０（エッチングマスク）を形成する。   After forming the gate insulating film 13 and the gate electrode 14, a resist made of a photosensitive resin is formed on the entire surface of the gate electrode 14, and exposure and development (photolithography process) are performed to cover a predetermined region on the gate electrode 14. A resist layer 310 (etching mask) is formed.

次に、図２（ｄ）に示す工程では、まず、レジスト層３１０をエッチングマスクとして、レジスト層３１０に被覆されていない領域のゲート電極１４をエッチングにより除去し、続いて、ゲート絶縁膜１３をエッチングにより除去する。   Next, in the step shown in FIG. 2D, first, the gate electrode 14 in a region not covered with the resist layer 310 is removed by etching using the resist layer 310 as an etching mask, and then the gate insulating film 13 is formed. Remove by etching.

例えば、ゲート電極１４がＡｌ、Ｍｏ、Ａｌ又はＭｏの何れかを含む合金である場合には、ＰＡＮ（Phosphoric−Acetic−Nitric−acid）系のエッチング液でエッチングすることができる。ＰＡＮ系のエッチング液は、燐酸、硝酸、及び酢酸の混合液である。   For example, when the gate electrode 14 is an alloy containing any of Al, Mo, Al, or Mo, etching can be performed with a PAN (Phosphoric-Acetic-Nitric-acid) -based etching solution. The PAN-based etching solution is a mixed solution of phosphoric acid, nitric acid, and acetic acid.

又、ゲート絶縁膜１３が前述の第Ａ元素及び第Ｂ元素を少なくとも含有する酸化物膜である場合には、塩酸、シュウ酸、硝酸、燐酸、酢酸、硫酸、過酸化水素水のうち、少なくとも何れかを含むエッチング液でエッチングすることができる。   When the gate insulating film 13 is an oxide film containing at least the A element and the B element, at least one of hydrochloric acid, oxalic acid, nitric acid, phosphoric acid, acetic acid, sulfuric acid, and hydrogen peroxide water. It can etch with the etching liquid containing either.

又、ゲート絶縁膜１３がＳｉを含む酸化物膜である場合には、フッ化水素酸、フッ化アンモニウム、フッ化水素アンモニウム、有機アルカリのうち、少なくとも何れかを含むエッチング液でエッチングすることができる。   In the case where the gate insulating film 13 is an oxide film containing Si, the gate insulating film 13 may be etched with an etchant containing at least one of hydrofluoric acid, ammonium fluoride, ammonium hydrogen fluoride, and organic alkali. it can.

なお、レジスト層３１０は、ＰＡＮ系のエッチング液に対してエッチング耐性を有している。   Note that the resist layer 310 has etching resistance to a PAN-based etching solution.

このように、ゲート電極１４及びゲート絶縁膜１３は、１回のマスク作製工程（レジスト層３１０を形成する工程）のみを経てエッチングすることができる。例えば、同一マスク（レジスト層３１０）を用いてエッチングすることができる。つまり、従来のように、ゲート電極１４のエッチングと、ゲート絶縁膜１３のエッチングに別々のマスクを作製する必要がない。   As described above, the gate electrode 14 and the gate insulating film 13 can be etched through only one mask manufacturing process (process for forming the resist layer 310). For example, etching can be performed using the same mask (resist layer 310). That is, it is not necessary to prepare separate masks for the etching of the gate electrode 14 and the etching of the gate insulating film 13 as in the prior art.

次に、図３（ａ）に示す工程では、レジスト層３１０を除去後、半導体膜１２においてチャネルが形成されるように、ゲート絶縁膜１３を挟んで、基材１１及び半導体膜１２を被覆するソース電極１５及びドレイン電極１６を形成する。それと同時に、ゲート電極１４上にゲート電極被覆層１７を形成する。   Next, in the step shown in FIG. 3A, after removing the resist layer 310, the base material 11 and the semiconductor film 12 are covered with the gate insulating film 13 sandwiched so that a channel is formed in the semiconductor film 12. A source electrode 15 and a drain electrode 16 are formed. At the same time, a gate electrode covering layer 17 is formed on the gate electrode 14.

ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、真空蒸着法、ディップコーティング法、スピンコート法、ダイコート法等による成膜後、フォトリソグラフィによってパターニングする方法が挙げられる。ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７の材料や厚さは、前述の通り適宜選択することができる。   There is no restriction | limiting in particular as a method of forming the source electrode 15, the drain electrode 16, and the gate electrode coating layer 17, According to the objective, it can select suitably, For example, a sputtering method, a vacuum evaporation method, a dip coating method, Examples include a method of patterning by photolithography after film formation by a spin coating method, a die coating method, or the like. The materials and thicknesses of the source electrode 15, the drain electrode 16, and the gate electrode covering layer 17 can be appropriately selected as described above.

ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７を形成後、ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７上の全面に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７上の所定領域を被覆するレジスト層３２０（エッチングマスク）を形成する。   After forming the source electrode 15, the drain electrode 16, and the gate electrode coating layer 17, a resist made of a photosensitive resin is formed on the entire surface of the source electrode 15, the drain electrode 16, and the gate electrode coating layer 17, and exposure and development ( A photolithography step is performed to form a resist layer 320 (etching mask) that covers predetermined regions on the source electrode 15, the drain electrode 16, and the gate electrode covering layer 17.

次に、図３（ｂ）に示す工程では、レジスト層３２０をエッチングマスクとして、レジスト層３１０に被覆されていない領域のソース電極１５及びドレイン電極１６をエッチングにより除去する。ソース電極１５及びドレイン電極１６、例えば、ウェットエッチングにより除去することができる。なお、ゲート電極被覆層１７は、レジスト層３２０に完全に被覆されているため、エッチングされない。   Next, in the step shown in FIG. 3B, the source electrode 15 and the drain electrode 16 in a region not covered with the resist layer 310 are removed by etching using the resist layer 320 as an etching mask. The source electrode 15 and the drain electrode 16, for example, can be removed by wet etching. The gate electrode covering layer 17 is not etched because it is completely covered with the resist layer 320.

次に、図３（ｃ）に示す工程では、レジスト層３２０を除去する。これにより、自己整合型であるトップゲート型の電界効果型トランジスタ１０が作製される。   Next, in the step shown in FIG. 3C, the resist layer 320 is removed. As a result, a self-aligned top-gate field effect transistor 10 is manufactured.

このように、第１の実施の形態に係る電界効果型トランジスタ１０は、ソース電極１５及びドレイン電極１６が半導体膜１２と接するように形成されており、従来のように、層間絶縁層上に形成したソース電極及びドレイン電極をコンタクトホールを介して半導体膜１２のソース領域及びドレイン領域と接続する構造ではなく、不純物領域等の形成も不要である。そのため、電界効果型トランジスタ１０の微細化が可能となる。   Thus, the field effect transistor 10 according to the first embodiment is formed so that the source electrode 15 and the drain electrode 16 are in contact with the semiconductor film 12, and is formed on the interlayer insulating layer as in the prior art. The source and drain electrodes are not connected to the source and drain regions of the semiconductor film 12 through contact holes, and it is not necessary to form impurity regions or the like. Therefore, the field effect transistor 10 can be miniaturized.

又、電界効果型トランジスタ１０は、ソース電極１５及びドレイン電極１６がゲート絶縁膜１３をマスクとして自己整合的に作製される自己整合型（セルフアライン構造）である。これにより、ゲート絶縁膜１３の幅でチャネル長を制御できるため、チャネルの距離を狭くすることができ、電界効果型トランジスタ１０の微細化が可能となる。   The field effect transistor 10 is a self-aligned type (self-aligned structure) in which the source electrode 15 and the drain electrode 16 are formed in a self-aligned manner using the gate insulating film 13 as a mask. As a result, the channel length can be controlled by the width of the gate insulating film 13, so that the channel distance can be reduced and the field effect transistor 10 can be miniaturized.

又、電界効果型トランジスタ１０は、ゲート絶縁膜１３とゲート電極１４の平面形状が略同一であるため、寄生容量を低減することができる。その結果、電界効果型トランジスタ１０のスイッチング特性を向上することができる。   Further, the field effect transistor 10 can reduce the parasitic capacitance because the planar shape of the gate insulating film 13 and the gate electrode 14 is substantially the same. As a result, the switching characteristics of the field effect transistor 10 can be improved.

又、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚よりも薄いため、ソース電極１５及びドレイン電極１６がゲート電極１４と接することを防止できる。又、ソース電極１５及びドレイン電極１６の膜厚が薄いことにより、ソース電極１５及びドレイン電極１６とゲート電極被覆層１７との間に高さの差が生じるため、ソース電極１５及びドレイン電極１６とゲート電極被覆層１７との膜切れを確実に生じさせることができる。これらにより、ソース電極１５とゲート電極１４との間のリーク電流、及びドレイン電極１６とゲート電極１４との間のリーク電流を抑制することが可能となり、良好なトランジスタ特性を得ることができる。   Further, since the source electrode 15 and the drain electrode 16 are thinner than the gate insulating film 13, the source electrode 15 and the drain electrode 16 can be prevented from coming into contact with the gate electrode 14. Further, since the source electrode 15 and the drain electrode 16 are thin, a difference in height occurs between the source electrode 15 and the drain electrode 16 and the gate electrode covering layer 17. Film breakage with the gate electrode covering layer 17 can be surely generated. Accordingly, the leakage current between the source electrode 15 and the gate electrode 14 and the leakage current between the drain electrode 16 and the gate electrode 14 can be suppressed, and good transistor characteristics can be obtained.

又、電界効果型トランジスタ１０では、ゲート電極１４とゲート絶縁膜１３とを同一マスクでエッチングするため、電界効果型トランジスタ１０の製造工程で用いるエッチングマスクの数を従来よりも減らすことが可能となり、電界効果型トランジスタ１０の製造工程を簡略化できる。   In the field effect transistor 10, since the gate electrode 14 and the gate insulating film 13 are etched with the same mask, the number of etching masks used in the manufacturing process of the field effect transistor 10 can be reduced as compared with the conventional case. The manufacturing process of the field effect transistor 10 can be simplified.

〈第２の実施の形態〉
第２の実施の形態では、ゲート電極がオーバーハング形状である例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。 <Second Embodiment>
In the second embodiment, an example in which the gate electrode has an overhang shape is shown. In the second embodiment, description of the same components as those of the already described embodiments may be omitted.

図４は、第２の実施の形態に係る電界効果型トランジスタを例示する断面図である。図４に示す電界効果型トランジスタ１０Ａは、ゲート電極１４がゲート電極１４Ａに置換された点が、電界効果型トランジスタ１０（図１参照）と相違する。   FIG. 4 is a cross-sectional view illustrating a field effect transistor according to the second embodiment. The field effect transistor 10A shown in FIG. 4 is different from the field effect transistor 10 (see FIG. 1) in that the gate electrode 14 is replaced with the gate electrode 14A.

ゲート電極１４Ａは、オーバーハング形状である。すなわち、ゲート絶縁膜１３は、ゲート電極１４Ａよりも幅が狭い領域を有する。   The gate electrode 14A has an overhang shape. That is, the gate insulating film 13 has a region narrower than the gate electrode 14A.

図４の例では、ゲート電極１４Ａの側面は基材１１の上面に垂直であり、ゲート電極１４Ａの下面外縁部はゲート絶縁膜１３の上面の周囲にはみ出ている。すなわち、ゲート電極１４Ａの全ての領域で、ゲート電極１４Ａはゲート絶縁膜１３よりも幅が広い。オーバーハング量（図４の断面におけるゲート電極１４Ａとゲート絶縁膜１３の幅の差）は、例えば、１００〜数１００ｎｍ程度とすることができる。   In the example of FIG. 4, the side surface of the gate electrode 14 </ b> A is perpendicular to the upper surface of the substrate 11, and the outer edge of the lower surface of the gate electrode 14 </ b> A protrudes around the upper surface of the gate insulating film 13. That is, the gate electrode 14A is wider than the gate insulating film 13 in the entire region of the gate electrode 14A. The overhang amount (the difference in width between the gate electrode 14A and the gate insulating film 13 in the cross section of FIG. 4) can be set to, for example, about 100 to several hundred nm.

但し、ゲート電極１４Ａの側面は基材１１の上面に垂直である必要はなく、ゲート絶縁膜１３側が細くなる逆テーパ形状や、ゲート絶縁膜１３側が太くなる順テーパ形状であってもよい。要は、ゲート絶縁膜１３は、ゲート電極１４Ａよりも幅が狭い領域を有していれば、如何なる形状であってもよい。   However, the side surface of the gate electrode 14A does not have to be perpendicular to the upper surface of the base material 11, and may be a reverse taper shape in which the gate insulating film 13 side becomes thin or a forward taper shape in which the gate insulating film 13 side becomes thick. In short, the gate insulating film 13 may have any shape as long as it has a region narrower than the gate electrode 14A.

オーバーハング形状のゲート電極１４Ａは、図２（ｄ）に示す工程において、ウェットエッチングのプロセスを制御することにより、作製できる。すなわち、ウェットエッチングのプロセスを制御することにより、ゲート電極１４Ａよりも幅が狭い領域を有するゲート絶縁膜１３を作製できる。   The overhanging gate electrode 14A can be produced by controlling the wet etching process in the step shown in FIG. That is, by controlling the wet etching process, the gate insulating film 13 having a region narrower than the gate electrode 14A can be manufactured.

このように、第２の実施の形態に係る電界効果型トランジスタ１０Ａは、第１の実施の形態に係る電界効果型トランジスタ１０と同様の構造であるため、電界効果型トランジスタ１０Ａの微細化が可能となる。   Thus, since the field effect transistor 10A according to the second embodiment has the same structure as the field effect transistor 10 according to the first embodiment, the field effect transistor 10A can be miniaturized. It becomes.

又、電界効果型トランジスタ１０Ａでは、ゲート電極１４Ａがオーバーハング形状であり、ゲート絶縁膜１３がゲート電極１４Ａよりも幅が狭い領域を有する。そのため、ソース電極１５及びドレイン電極１６とゲート電極被覆層１７との膜切れをより確実に生じさせることができる。その結果、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚よりも薄いこととの相乗効果により、ソース電極１５とゲート電極１４Ａとの間のリーク電流、及びドレイン電極１６とゲート電極１４Ａとの間のリーク電流を抑制することが可能となり、良好なトランジスタ特性を得ることができる。   In the field effect transistor 10A, the gate electrode 14A has an overhang shape, and the gate insulating film 13 has a region that is narrower than the gate electrode 14A. Therefore, the film breakage between the source electrode 15 and the drain electrode 16 and the gate electrode covering layer 17 can be generated more reliably. As a result, a leak current between the source electrode 15 and the gate electrode 14 </ b> A and the drain electrode 16 are generated due to a synergistic effect that the film thickness of the source electrode 15 and the drain electrode 16 is smaller than that of the gate insulating film 13. And the gate electrode 14A can be suppressed, and good transistor characteristics can be obtained.

〈第３の実施の形態〉
第３の実施の形態では、ゲート電極がアンダーカットを有する例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。 <Third Embodiment>
In the third embodiment, an example in which the gate electrode has an undercut is shown. Note that in the third embodiment, description of the same components as those of the already described embodiments may be omitted.

［電界効果型トランジスタの構造］
図５は、第３の実施の形態に係る電界効果型トランジスタを例示する断面図である。図５に示す電界効果型トランジスタ１０Ｂは、ゲート電極１４がゲート電極１４Ｂに置換された点が、電界効果型トランジスタ１０（図１参照）と相違する。 [Structure of field effect transistor]
FIG. 5 is a cross-sectional view illustrating a field effect transistor according to the third embodiment. The field effect transistor 10B shown in FIG. 5 is different from the field effect transistor 10 (see FIG. 1) in that the gate electrode 14 is replaced with the gate electrode 14B.

ゲート電極１４Ｂは、アンダーカットを有する。すなわち、ゲート電極１４Ｂは、ゲート絶縁膜１３よりも幅が狭い領域を有する。   The gate electrode 14B has an undercut. That is, the gate electrode 14 </ b> B has a region that is narrower than the gate insulating film 13.

図５の例では、ゲート電極１４Ｂは、導電膜１４１上に導電膜１４２が積層された積層膜である。ゲート電極１４Ｂを構成する積層膜は、ゲート絶縁膜１３に近い層ほど幅が狭い。具体的には、導電膜１４１は、導電膜１４２よりも幅が狭い。そのため、導電膜１４２の下面外縁部は導電膜１４１の上面の周囲にはみ出ている。又、導電膜１４１は、ゲート絶縁膜１３よりも幅が狭い。そのため、ゲート絶縁膜１３の上面外縁部は導電膜１４１の下面の周囲にはみ出ている。   In the example of FIG. 5, the gate electrode 14 </ b> B is a stacked film in which the conductive film 142 is stacked over the conductive film 141. The laminated film constituting the gate electrode 14B is narrower as the layer is closer to the gate insulating film 13. Specifically, the conductive film 141 is narrower than the conductive film 142. Therefore, the outer edge portion of the lower surface of the conductive film 142 protrudes around the upper surface of the conductive film 141. The conductive film 141 is narrower than the gate insulating film 13. Therefore, the outer edge of the upper surface of the gate insulating film 13 protrudes around the lower surface of the conductive film 141.

アンダーカット量（図５の断面における導電膜１４１と導電膜１４２の幅の差）は、例えば、１００〜数１００ｎｍ程度とすることができる。   The undercut amount (difference in the width of the conductive film 141 and the conductive film 142 in the cross section of FIG. 5) can be, for example, about 100 to several hundred nm.

導電膜１４１の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、有機アルカリ溶液のエッチング液でエッチング可能な金属、合金、複数の金属の混合物、金属膜以外の導電膜を用いることができる。このような材料の一例としては、アルミニウム（Ａｌ）、Ａｌ合金（Ａｌを主とした合金）、導電性を有する酸化物膜等が挙げられる。   The material of the conductive film 141 is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include metals, alloys, mixtures of a plurality of metals, and metal films that can be etched with an organic alkaline solution etchant. The conductive film can be used. As an example of such a material, aluminum (Al), an Al alloy (Al-based alloy), an oxide film having conductivity, and the like can be given.

有機アルカリ溶液としては、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ系）、水酸化２−ヒドロキシエチルトリメチルアンモニウム（ＣＨＯＬＩＮＥ系）、モノエタノールアミン等の強アルカリ溶液が挙げられる。   Examples of the organic alkali solution include strong alkali solutions such as tetramethylammonium hydroxide (TMAH system), 2-hydroxyethyltrimethylammonium hydroxide (CHOLINE system), and monoethanolamine.

導電膜１４２の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４１よりも高い金属、合金、複数の金属の混合物、金属膜以外の導電膜を用いることができる。このような材料の一例としては、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、銅（Ｃｕ）、及びニッケル（Ｎｉ）等の金属、これらの合金、これら金属の混合物、導電性を有する酸化物膜等が挙げられる。   The material of the conductive film 142 is not particularly limited and may be appropriately selected depending on the intended purpose. For example, the conductive film 142 has etching resistance to an organic alkaline solution and has an etching rate with respect to a predetermined etching solution However, a metal, an alloy, a mixture of a plurality of metals, or a conductive film other than a metal film can be used. Examples of such materials include molybdenum (Mo), tungsten (W), titanium (Ti), tantalum (Ta), chromium (Cr), copper (Cu), nickel (Ni), and other metals, Examples thereof include alloys, mixtures of these metals, and conductive oxide films.

導電膜１４１の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜２００ｎｍが好ましく、５０ｎｍ〜１００ｎｍがより好ましい。導電膜１４２の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜２００ｎｍが好ましく、５０ｎｍ〜１００ｎｍがより好ましい。   There is no restriction | limiting in particular as an average film thickness of the electrically conductive film 141, Although it can select suitably according to the objective, 10 nm-200 nm are preferable and 50 nm-100 nm are more preferable. There is no restriction | limiting in particular as an average film thickness of the electrically conductive film 142, Although it can select suitably according to the objective, 10 nm-200 nm are preferable and 50 nm-100 nm are more preferable.

［電界効果型トランジスタの製造方法］
電界効果型トランジスタ１０Ｂを作製するには、まず、第１の実施の形態の図２（ａ）及び図２（ｂ）と同様の工程を実行後、図６（ａ）に示す工程において、レジスト層３００を除去後、基材１１上の全面に半導体膜１２を被覆するゲート絶縁膜１３を形成し、更に、ゲート絶縁膜１３上に導電膜１４１及び導電膜１４２を順次積層する。ゲート絶縁膜１３の形成方法は前述の通りである。 [Method for Manufacturing Field Effect Transistor]
In order to manufacture the field effect transistor 10B, first, after performing the same steps as those in FIGS. 2A and 2B of the first embodiment, in the step shown in FIG. After removing the layer 300, a gate insulating film 13 that covers the semiconductor film 12 is formed on the entire surface of the base material 11, and a conductive film 141 and a conductive film 142 are sequentially stacked on the gate insulating film 13. The method for forming the gate insulating film 13 is as described above.

導電膜１４１及び１４２を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセス、ディップコーティング法、スピンコート法、ダイコート法等の溶液プロセスが挙げられる。他の例としては、インクジェット、ナノインプリント、グラビア等の印刷プロセスが挙げられる。   There is no restriction | limiting in particular as a method of forming the electrically conductive films 141 and 142, According to the objective, it can select suitably, For example, a sputtering method, a pulse laser deposition (PLD) method, a chemical vapor deposition (CVD) method And vacuum processes such as atomic layer deposition (ALD), solution processes such as dip coating, spin coating, and die coating. Other examples include printing processes such as inkjet, nanoimprint, and gravure.

ここでは、一例として、導電膜１４１の材料として有機アルカリ溶液のエッチング液でエッチング可能な材料（例えば、Ａｌ合金）を選択し、導電膜１４２の材料として有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４１よりも高い材料（例えば、Ｍｏ合金）を選択する。   Here, as an example, a material that can be etched with an etching solution of an organic alkaline solution (for example, an Al alloy) is selected as the material of the conductive film 141, and the etching resistance to the organic alkaline solution is used as the material of the conductive film 142. And a material (for example, Mo alloy) having a higher etching rate with respect to a predetermined etching solution than that of the conductive film 141 is selected.

導電膜１４２を形成後、導電膜１４２上の全面に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１４２上の所定領域を被覆するレジスト層３１０（エッチングマスク）を形成する。   After the conductive film 142 is formed, a resist made of a photosensitive resin is formed on the entire surface of the conductive film 142, and exposure and development (photolithography process) are performed, so that a resist layer 310 (covering a predetermined region on the conductive film 142) is formed. Etching mask) is formed.

次に、図６（ｂ）に示す工程では、レジスト層３１０をエッチングマスクとして、レジスト層３１０に被覆されていない領域の導電膜１４２をエッチングにより除去する。導電膜１４１に対して導電膜１４２の方がエッチングレートが高いエッチング液でエッチングを行うことにより、レジスト層３１０に被覆されていない領域において、導電膜１４１を殆どエッチングせずに、導電膜１４２のみをエッチングして除去できる。導電膜１４１及び導電膜１４２のエッチングレート比は１：１０以上とすることが好ましい。なお、レジスト層３１０は、この工程で用いるエッチング液に対してエッチング耐性を有している。   Next, in the step shown in FIG. 6B, the conductive film 142 in a region not covered with the resist layer 310 is removed by etching using the resist layer 310 as an etching mask. The conductive film 142 is etched with an etchant having a higher etching rate than the conductive film 141, so that the conductive film 141 is hardly etched in the region not covered with the resist layer 310 and only the conductive film 142 is etched. Can be removed by etching. The etching rate ratio between the conductive films 141 and 142 is preferably 1:10 or more. Note that the resist layer 310 has etching resistance to the etching solution used in this step.

次に、図６（ｃ）に示す工程では、導電膜１４２に被覆されていない領域の導電膜１４１をエッチングにより除去する。この工程では、エッチング液として有機アルカリ溶液を用いるが、レジスト層３１０は有機アルカリ溶液に可溶である。これに対して、導電膜１４２は有機アルカリ溶液に対してエッチング耐性を有している。そのため、レジスト層３１０が溶解しても、導電膜１４２をマスクとして、導電膜１４１を所望の形状にエッチングすることができる。なお、レジスト層３１０は徐々に溶解するが、図６（ｃ）では、レジスト層３１０が完全に溶解した状態を図示している。導電膜１４１をエッチングした後、ゲート電極１４Ｂをマスクとして、ゲート絶縁膜１３をエッチングする。   Next, in the step shown in FIG. 6C, the conductive film 141 in a region not covered with the conductive film 142 is removed by etching. In this step, an organic alkali solution is used as an etching solution, but the resist layer 310 is soluble in the organic alkali solution. On the other hand, the conductive film 142 has etching resistance to the organic alkali solution. Therefore, even if the resist layer 310 is dissolved, the conductive film 141 can be etched into a desired shape using the conductive film 142 as a mask. Although the resist layer 310 is gradually dissolved, FIG. 6C illustrates a state in which the resist layer 310 is completely dissolved. After the conductive film 141 is etched, the gate insulating film 13 is etched using the gate electrode 14B as a mask.

なお、図６（ｃ）に示す工程では導電膜１４２がエッチングマスクとして機能するため、例えば、図６（ｂ）に示す工程の後、予めレジスト層３１０を除去し、その後、導電膜１４２をエッチングマスクとして導電膜１４１をエッチングする工程としてもよい。   Note that, in the step illustrated in FIG. 6C, the conductive film 142 functions as an etching mask; for example, after the step illustrated in FIG. 6B, the resist layer 310 is removed in advance, and then the conductive film 142 is etched. The conductive film 141 may be etched as a mask.

図６（ｃ）に示す工程において、ウェットエッチングのプロセス（エッチング時間等）を制御することにより、導電膜１４１の幅を導電膜１４２の幅よりも狭くすることができる。すなわち、アンダーカット（図６（ｃ）の断面における導電膜１４１と導電膜１４２の幅の差）を生じさせることができる。   In the step shown in FIG. 6C, the width of the conductive film 141 can be made narrower than the width of the conductive film 142 by controlling the wet etching process (etching time and the like). That is, an undercut (a difference in width between the conductive film 141 and the conductive film 142 in the cross section of FIG. 6C) can be generated.

このように、ゲート電極１４Ｂ及びゲート絶縁膜１３は、１回のマスク作製工程（レジスト層３１０を形成する工程）のみを経てエッチングすることができる。つまり、従来のように、ゲート電極１４Ｂのエッチングと、ゲート絶縁膜１３のエッチングに別々のマスクを作製する必要がない。   As described above, the gate electrode 14B and the gate insulating film 13 can be etched through only one mask manufacturing process (process for forming the resist layer 310). That is, unlike the prior art, it is not necessary to prepare separate masks for etching the gate electrode 14B and etching the gate insulating film 13.

なお、本明細書では、１回のマスク作製工程のみを経てエッチングすることを、『同一マスクを用いたエッチング』と表現する場合がある。つまり、『同一マスクを用いたエッチング』は、同一のレジスト層をエッチングマスクとして複数層をエッチングする場合と、エッチングの途中でレジスト層が溶解した場合に上層をマスクとして下層をエッチングする場合を含む。   Note that in this specification, etching performed through only one mask manufacturing process may be expressed as “etching using the same mask”. That is, “etching using the same mask” includes a case where a plurality of layers are etched using the same resist layer as an etching mask, and a case where a lower layer is etched using the upper layer as a mask when the resist layer is dissolved during etching. .

図６（ｃ）に示す工程の後、図３（ａ）〜図３（ｃ）と同様の工程を実行することで、図５に示す自己整合型であるトップゲート型の電界効果型トランジスタ１０Ｂが作製される。   After the step shown in FIG. 6C, the same steps as in FIG. 3A to FIG. 3C are executed, so that the self-aligned top-gate field effect transistor 10B shown in FIG. Is produced.

このように、第３の実施の形態に係る電界効果型トランジスタ１０Ｂは、第１の実施の形態に係る電界効果型トランジスタ１０と同様の構造であるため、電界効果型トランジスタ１０Ｂの微細化が可能となる。   Thus, since the field effect transistor 10B according to the third embodiment has the same structure as the field effect transistor 10 according to the first embodiment, the field effect transistor 10B can be miniaturized. It becomes.

又、電界効果型トランジスタ１０Ｂでは、ゲート電極１４Ｂがアンダーカットを有するため、ゲート電極１４Ｂのアンダーカットの部分には、ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７をスパッタで形成する場合に、スパッタの粒子が到達し難い。これにより、ソース電極１５及びドレイン電極１６とゲート電極被覆層１７との膜切れをより確実に生じさせることができる。その結果、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚よりも薄いこととの相乗効果により、ソース電極１５とゲート電極１４Ｂとの間のリーク電流、及びドレイン電極１６とゲート電極１４Ｂとの間のリーク電流を抑制することが可能となり、良好なトランジスタ特性を得ることができる。   In the field effect transistor 10B, since the gate electrode 14B has an undercut, the source electrode 15, the drain electrode 16, and the gate electrode covering layer 17 are formed by sputtering in the undercut portion of the gate electrode 14B. In addition, the sputtered particles are difficult to reach. Thereby, the film breakage of the source electrode 15 and the drain electrode 16 and the gate electrode covering layer 17 can be caused more reliably. As a result, a leak current between the source electrode 15 and the gate electrode 14B and the drain electrode 16 are generated due to a synergistic effect that the film thickness of the source electrode 15 and the drain electrode 16 is smaller than the film thickness of the gate insulating film 13. And the gate electrode 14B can be suppressed from leak current, and good transistor characteristics can be obtained.

但し、電界効果型トランジスタ１０Ｂでは、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚よりも薄いことは必須ではない。電界効果型トランジスタ１０Ｂでは、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚と最上層を除くゲート電極１４Ｂの膜厚とを合計した膜厚（すなわち、ゲート絶縁膜１３の膜厚＋導電膜１４１の膜厚）よりも薄ければよい。これにより、ゲート電極１４Ｂとソース電極１５及びドレイン電極１６との接触を防止できる。   However, in the field effect transistor 10B, it is not essential that the film thickness of the source electrode 15 and the drain electrode 16 is smaller than the film thickness of the gate insulating film 13. In the field effect transistor 10B, the thickness of the source electrode 15 and the drain electrode 16 is the sum of the thickness of the gate insulating film 13 and the thickness of the gate electrode 14B excluding the uppermost layer (that is, the gate insulating film 13). Film thickness + film thickness of the conductive film 141). Thereby, the contact between the gate electrode 14B and the source electrode 15 and the drain electrode 16 can be prevented.

〈第４の実施の形態〉
第４の実施の形態では、ゲート電極がアンダーカットを有する他の例を示す。なお、第４の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。 <Fourth embodiment>
The fourth embodiment shows another example in which the gate electrode has an undercut. Note that in the fourth embodiment, descriptions of the same components as those of the above-described embodiments may be omitted.

［電界効果型トランジスタの構造］
図７は、第４の実施の形態に係る電界効果型トランジスタを例示する断面図である。図７に示す電界効果型トランジスタ１０Ｃは、ゲート電極１４がゲート電極１４Ｃに置換された点が、電界効果型トランジスタ１０（図１参照）と相違する。 [Structure of field effect transistor]
FIG. 7 is a cross-sectional view illustrating a field effect transistor according to the fourth embodiment. The field effect transistor 10C shown in FIG. 7 is different from the field effect transistor 10 (see FIG. 1) in that the gate electrode 14 is replaced with the gate electrode 14C.

ゲート電極１４Ｃは、アンダーカットを有する。すなわち、ゲート電極１４Ｃは、ゲート絶縁膜１３よりも幅が狭い領域を有する。   The gate electrode 14C has an undercut. That is, the gate electrode 14 </ b> C has a region that is narrower than the gate insulating film 13.

図７の例では、ゲート電極１４Ｃは、導電膜１４１上に導電膜１４２及び導電膜１４３が順次積層された積層膜である。ゲート電極１４Ｃを構成する積層膜は、ゲート絶縁膜１３に近い層ほど幅が狭い。具体的には、導電膜１４１は、導電膜１４２よりも幅が狭い。そのため、導電膜１４２の下面外縁部は導電膜１４１の上面の周囲にはみ出ている。導電膜１４２は、導電膜１４３よりも幅が狭い。そのため、導電膜１４３の下面外縁部は導電膜１４２の上面の周囲にはみ出ている。又、導電膜１４１は、ゲート絶縁膜１３よりも幅が狭い。そのため、ゲート絶縁膜１３の上面外縁部は導電膜１４１の下面の周囲にはみ出ている。   In the example of FIG. 7, the gate electrode 14 </ b> C is a stacked film in which a conductive film 142 and a conductive film 143 are sequentially stacked over the conductive film 141. The laminated film constituting the gate electrode 14C is narrower as the layer is closer to the gate insulating film 13. Specifically, the conductive film 141 is narrower than the conductive film 142. Therefore, the outer edge portion of the lower surface of the conductive film 142 protrudes around the upper surface of the conductive film 141. The conductive film 142 is narrower than the conductive film 143. Therefore, the outer edge of the lower surface of the conductive film 143 protrudes around the upper surface of the conductive film 142. The conductive film 141 is narrower than the gate insulating film 13. Therefore, the outer edge of the upper surface of the gate insulating film 13 protrudes around the lower surface of the conductive film 141.

アンダーカット量（図７の断面における導電膜１４１と導電膜１４２の幅の差）は、例えば、１００〜数１００ｎｍ程度とすることができる。又、アンダーカット量（図７の断面における導電膜１４２と導電膜１４３の幅の差）は、例えば、１００〜数１００ｎｍ程度とすることができる。   The undercut amount (difference in the width of the conductive film 141 and the conductive film 142 in the cross section of FIG. 7) can be set to, for example, about 100 to several hundred nm. Further, the undercut amount (difference in width between the conductive film 142 and the conductive film 143 in the cross section of FIG. 7) can be set to, for example, about 100 to several hundred nm.

導電膜１４１及び１４２の材料や厚さは、前述の通りである。導電膜１４３の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４２よりも高い金属、合金、複数の金属の混合物、金属膜以外の導電膜を用いることができる。このような材料の一例としては、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、銅（Ｃｕ）、及びニッケル（Ｎｉ）等の金属、これらの合金、これら金属の混合物、導電性を有する酸化物膜等が挙げられる。導電膜１４３の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜２００ｎｍが好ましく、５０ｎｍ〜１００ｎｍがより好ましい。   The materials and thicknesses of the conductive films 141 and 142 are as described above. The material of the conductive film 143 is not particularly limited and may be appropriately selected depending on the intended purpose. For example, the conductive film 143 has etching resistance to an organic alkaline solution and has an etching rate with respect to a predetermined etching solution. However, a metal, an alloy, a mixture of a plurality of metals, or a conductive film other than a metal film can be used. Examples of such materials include molybdenum (Mo), tungsten (W), titanium (Ti), tantalum (Ta), chromium (Cr), copper (Cu), nickel (Ni), and other metals, Examples thereof include alloys, mixtures of these metals, and conductive oxide films. There is no restriction | limiting in particular as an average film thickness of the electrically conductive film 143, Although it can select suitably according to the objective, 10 nm-200 nm are preferable and 50 nm-100 nm are more preferable.

［電界効果型トランジスタの製造方法］
電界効果型トランジスタ１０Ｃを作製するには、まず、第１の実施の形態の図２（ａ）及び図２（ｂ）と同様の工程を実行後、図８（ａ）に示す工程において、レジスト層３００を除去後、基材１１上の全面に半導体膜１２を被覆するゲート絶縁膜１３を形成し、更に、ゲート絶縁膜１３上に導電膜１４１、導電膜１４２、及び１４３を順次積層する。ゲート絶縁膜１３の形成方法は前述の通りである。導電膜１４３の形成方法は導電膜１４１及び１４２の形成方法と同様とすることができる。 [Method for Manufacturing Field Effect Transistor]
In order to manufacture the field effect transistor 10C, first, after performing the same steps as those in FIGS. 2A and 2B of the first embodiment, in the step shown in FIG. After removing the layer 300, a gate insulating film 13 that covers the semiconductor film 12 is formed on the entire surface of the base material 11, and a conductive film 141, a conductive film 142, and 143 are sequentially stacked on the gate insulating film 13. The method for forming the gate insulating film 13 is as described above. The method for forming the conductive film 143 can be the same as the method for forming the conductive films 141 and 142.

ここでは、一例として、導電膜１４１の材料として有機アルカリ溶液のエッチング液でエッチング可能な材料（例えば、Ａｌ合金）を選択し、導電膜１４２の材料として有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４１よりも高い材料（例えば、Ｍｏ合金）を選択する。又、導電膜１４３の材料として有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４２よりも高い材料（例えば、Ｔｉ）を選択する。   Here, as an example, a material that can be etched with an etching solution of an organic alkaline solution (for example, an Al alloy) is selected as the material of the conductive film 141, and the etching resistance to the organic alkaline solution is used as the material of the conductive film 142. And a material (for example, Mo alloy) having a higher etching rate with respect to a predetermined etching solution than that of the conductive film 141 is selected. In addition, a material (for example, Ti) that has etching resistance with respect to the organic alkaline solution and has a higher etching rate with respect to a predetermined etching solution than the conductive film 142 is selected as the material of the conductive film 143.

導電膜１４３を形成後、導電膜１４３上の全面に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１４３上の所定領域を被覆するレジスト層３１０（エッチングマスク）を形成する。   After the conductive film 143 is formed, a resist made of a photosensitive resin is formed on the entire surface of the conductive film 143, and exposure and development (photolithography process) are performed, so that a resist layer 310 (covering a predetermined region on the conductive film 143) Etching mask) is formed.

次に、図８（ｂ）に示す工程では、レジスト層３１０をエッチングマスクとして、レジスト層３１０に被覆されていない領域の導電膜１４３をエッチングにより除去する。導電膜１４２に対して導電膜１４３の方がエッチングレートが高いエッチング液でエッチングを行うことにより、レジスト層３１０に被覆されていない領域において、導電膜１４２を殆どエッチングせずに、導電膜１４３のみをエッチングして除去できる。導電膜１４２及び導電膜１４３のエッチングレート比は１：１０以上とすることが好ましい。なお、レジスト層３１０は、この工程で用いるエッチング液に対してエッチング耐性を有している。   Next, in the step shown in FIG. 8B, the conductive film 143 in a region not covered with the resist layer 310 is removed by etching using the resist layer 310 as an etching mask. The conductive film 143 is etched with an etchant having a higher etching rate than the conductive film 142, so that the conductive film 142 is hardly etched in a region not covered with the resist layer 310, and only the conductive film 143 is etched. Can be removed by etching. The etching rate ratio between the conductive films 142 and 143 is preferably 1:10 or more. Note that the resist layer 310 has etching resistance to the etching solution used in this step.

次に、図８（ｃ）に示す工程では、レジスト層３１０をエッチングマスクとして、レジスト層３１０に被覆されていない領域の導電膜１４２をエッチングにより除去する。導電膜１４１に対して導電膜１４２の方がエッチングレートが高いエッチング液でエッチングを行うことにより、レジスト層３１０に被覆されていない領域において、導電膜１４１を殆どエッチングせずに、導電膜１４２のみをエッチングして除去できる。導電膜１４１及び導電膜１４２のエッチングレート比は１：１０以上とすることが好ましい。なお、レジスト層３１０は、この工程で用いるエッチング液に対してエッチング耐性を有している。   Next, in the step shown in FIG. 8C, the conductive film 142 in a region not covered with the resist layer 310 is removed by etching using the resist layer 310 as an etching mask. The conductive film 142 is etched with an etchant having a higher etching rate than the conductive film 141, so that the conductive film 141 is hardly etched in the region not covered with the resist layer 310 and only the conductive film 142 is etched. Can be removed by etching. The etching rate ratio between the conductive films 141 and 142 is preferably 1:10 or more. Note that the resist layer 310 has etching resistance to the etching solution used in this step.

次に、図８（ｄ）に示す工程では、導電膜１４２及び１４３に被覆されていない領域の導電膜１４１をエッチングにより除去する。この工程では、エッチング液として有機アルカリ溶液を用いるが、レジスト層３１０は有機アルカリ溶液に可溶である。これに対して、導電膜１４２及び１４３は有機アルカリ溶液に対してエッチング耐性を有している。そのため、レジスト層３１０が溶解しても、導電膜１４２及び１４３をマスクとして、導電膜１４１を所望の形状にエッチングすることができる。なお、レジスト層３１０は徐々に溶解するが、図８（ｄ）では、レジスト層３１０が完全に溶解した状態を図示している。導電膜１４１をエッチングした後、ゲート電極１４Ｃをマスクとして、ゲート絶縁膜１３をエッチングする。   Next, in the step shown in FIG. 8D, the conductive film 141 in a region not covered with the conductive films 142 and 143 is removed by etching. In this step, an organic alkali solution is used as an etching solution, but the resist layer 310 is soluble in the organic alkali solution. On the other hand, the conductive films 142 and 143 have etching resistance to the organic alkali solution. Therefore, even if the resist layer 310 is dissolved, the conductive film 141 can be etched into a desired shape using the conductive films 142 and 143 as a mask. Although the resist layer 310 is gradually dissolved, FIG. 8D shows a state in which the resist layer 310 is completely dissolved. After the conductive film 141 is etched, the gate insulating film 13 is etched using the gate electrode 14C as a mask.

なお、図８（ｄ）に示す工程では導電膜１４２及び１４３がエッチングマスクとして機能するため、例えば、図８（ｂ）又は図８（ｃ）に示す工程の後、予めレジスト層３１０を除去し、その後、導電膜１４２及び１４３をエッチングマスクとして導電膜１４１をエッチングする工程としてもよい。   Note that the conductive films 142 and 143 function as an etching mask in the step illustrated in FIG. 8D, and thus the resist layer 310 is removed in advance after the step illustrated in FIG. 8B or FIG. 8C, for example. Thereafter, the conductive film 141 may be etched using the conductive films 142 and 143 as an etching mask.

図８（ｄ）に示す工程において、ウェットエッチングのプロセス（エッチング時間等）を制御することにより、導電膜１４２の幅を導電膜１４３の幅よりも狭く、導電膜１４１の幅を導電膜１４２の幅よりも更に狭くすることができる。すなわち、トータルのアンダーカット（図８（ｄ）の断面における導電膜１４１と導電膜１４３の幅の差）を大きくすることができる。   In the step illustrated in FIG. 8D, the width of the conductive film 142 is narrower than that of the conductive film 143 and the width of the conductive film 141 is set to be equal to that of the conductive film 142 by controlling a wet etching process (etching time and the like). It can be made narrower than the width. That is, the total undercut (the difference in width between the conductive film 141 and the conductive film 143 in the cross section of FIG. 8D) can be increased.

このように、ゲート電極１４Ｃ及びゲート絶縁膜１３は、１回のマスク作製工程（レジスト層３１０を形成する工程）のみを経てエッチングすることができる。つまり、従来のように、ゲート電極１４Ｃのエッチングと、ゲート絶縁膜１３のエッチングに別々のマスクを作製する必要がない。   As described above, the gate electrode 14C and the gate insulating film 13 can be etched through only one mask manufacturing process (process for forming the resist layer 310). That is, it is not necessary to prepare separate masks for the etching of the gate electrode 14C and the etching of the gate insulating film 13 as in the prior art.

図８（ｄ）に示す工程の後、図３（ａ）〜図３（ｃ）と同様の工程を実行することで、図７に示す自己整合型であるトップゲート型の電界効果型トランジスタ１０Ｃが作製される。   After the step shown in FIG. 8D, the same steps as those shown in FIGS. 3A to 3C are performed, so that the self-aligned top-gate field effect transistor 10C shown in FIG. Is produced.

このように、第４の実施の形態に係る電界効果型トランジスタ１０Ｃは、第１の実施の形態に係る電界効果型トランジスタ１０と同様の構造であるため、電界効果型トランジスタ１０Ｃの微細化が可能となる。   Thus, since the field effect transistor 10C according to the fourth embodiment has the same structure as the field effect transistor 10 according to the first embodiment, the field effect transistor 10C can be miniaturized. It becomes.

又、電界効果型トランジスタ１０Ｃでは、ゲート電極１４Ｃを３層構造としたことにより、２層構造のゲート電極１４Ｂよりも各層のエッチング条件を調整し易くなるため、電界効果型トランジスタ１０Ｂよりもアンダーカット量を大きくすることができる。そのため、ゲート電極１４Ｃのアンダーカットの部分には、ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７をスパッタで形成する場合に、スパッタの粒子がいっそう到達し難い。   Further, in the field effect transistor 10C, since the gate electrode 14C has a three-layer structure, the etching conditions of each layer can be adjusted more easily than the gate electrode 14B having a two-layer structure. The amount can be increased. Therefore, when the source electrode 15, the drain electrode 16, and the gate electrode coating layer 17 are formed by sputtering, the sputtered particles are less likely to reach the undercut portion of the gate electrode 14C.

これにより、ソース電極１５及びドレイン電極１６とゲート電極被覆層１７との膜切れをいっそう確実に生じさせることができる。その結果、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚よりも薄いこととの相乗効果により、ソース電極１５とゲート電極１４Ｃとの間のリーク電流、及びドレイン電極１６とゲート電極１４Ｃとの間のリーク電流を抑制することが可能となり、良好なトランジスタ特性を得ることができる。   Thereby, the film breakage of the source electrode 15 and the drain electrode 16 and the gate electrode covering layer 17 can be caused more reliably. As a result, a leak current between the source electrode 15 and the gate electrode 14 </ b> C and the drain electrode 16 are generated due to a synergistic effect that the film thickness of the source electrode 15 and the drain electrode 16 is smaller than that of the gate insulating film 13. And the gate electrode 14C can be suppressed, and good transistor characteristics can be obtained.

但し、電界効果型トランジスタ１０Ｃでは、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚よりも薄いことは必須ではない。電界効果型トランジスタ１０Ｃでは、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚と最上層を除くゲート電極１４Ｃの膜厚とを合計した膜厚（すなわち、ゲート絶縁膜１３の膜厚＋導電膜１４１の膜厚＋導電膜１４２の膜厚）よりも薄ければよい。これにより、ゲート電極１４Ｃとソース電極１５及びドレイン電極１６との接触を防止できる。   However, in the field effect transistor 10 </ b> C, it is not essential that the film thickness of the source electrode 15 and the drain electrode 16 is smaller than the film thickness of the gate insulating film 13. In the field effect transistor 10C, the thickness of the source electrode 15 and the drain electrode 16 is the sum of the thickness of the gate insulating film 13 and the thickness of the gate electrode 14C excluding the uppermost layer (that is, the gate insulating film 13). Film thickness + film thickness of the conductive film 141 + film thickness of the conductive film 142). Thereby, the contact between the gate electrode 14C and the source electrode 15 and the drain electrode 16 can be prevented.

〈第５の実施の形態〉
第５の実施の形態では、ゲート電極が二層構造で上側の電極層のパターン幅が下側の電極層のパターン幅より狭い例を示す。なお、第５の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。 <Fifth embodiment>
The fifth embodiment shows an example in which the gate electrode has a two-layer structure and the pattern width of the upper electrode layer is narrower than the pattern width of the lower electrode layer. Note that in the fifth embodiment, description of the same components as those of the above-described embodiments may be omitted.

［電界効果型トランジスタの構造］
図９は、第５の実施の形態に係る電界効果型トランジスタを例示する断面図である。図９に示す電界効果型トランジスタ１０Ｄは、ゲート電極１４がゲート電極１４Ｄに置換された点が、電界効果型トランジスタ１０（図１参照）と相違する。 [Structure of field effect transistor]
FIG. 9 is a cross-sectional view illustrating a field effect transistor according to the fifth embodiment. The field effect transistor 10D shown in FIG. 9 is different from the field effect transistor 10 (see FIG. 1) in that the gate electrode 14 is replaced with the gate electrode 14D.

ゲート電極１４Ｄは、二層の電極層を有する。図９の例では、ゲート電極１４Ｄは、導電膜１４１上に導電膜１４２が積層された積層膜である。ゲート電極１４Ｄを構成する積層膜は、ゲート絶縁膜１３に近い層ほど幅が広い。具体的には、導電膜１４１は、導電膜１４２よりも幅が広い。そのため、導電膜１４１の上面外縁部は導電膜１４２の下面の周囲にはみ出ている。   The gate electrode 14D has two electrode layers. In the example of FIG. 9, the gate electrode 14 </ b> D is a stacked film in which the conductive film 142 is stacked over the conductive film 141. The laminated film constituting the gate electrode 14 </ b> D is wider as the layer is closer to the gate insulating film 13. Specifically, the conductive film 141 is wider than the conductive film 142. Therefore, the outer edge portion of the upper surface of the conductive film 141 protrudes around the lower surface of the conductive film 142.

導電膜１４１の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、有機アルカリ溶液のエッチング液でエッチング可能な金属、合金、複数の金属の混合物、金属膜以外の導電膜を用いることができる。このような材料の一例としては、アルミニウム（Ａｌ）、Ａｌ合金（Ａｌを主とした合金）、導電性を有する酸化物膜等が挙げられる。   The material of the conductive film 141 is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include metals, alloys, mixtures of a plurality of metals, and metal films that can be etched with an organic alkaline solution etchant. The conductive film can be used. As an example of such a material, aluminum (Al), an Al alloy (Al-based alloy), an oxide film having conductivity, and the like can be given.

有機アルカリ溶液としては、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ系）、水酸化２−ヒドロキシエチルトリメチルアンモニウム（ＣＨＯＬＩＮＥ系）、モノエタノールアミン等の強アルカリ溶液が挙げられる。   Examples of the organic alkali solution include strong alkali solutions such as tetramethylammonium hydroxide (TMAH system), 2-hydroxyethyltrimethylammonium hydroxide (CHOLINE system), and monoethanolamine.

導電膜１４２の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４１よりも高い金属、合金、複数の金属の混合物、金属膜以外の導電膜を用いることができる。このような材料の一例としては、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、銅（Ｃｕ）、及びニッケル（Ｎｉ）等の金属、これらの合金、これら金属の混合物、導電性を有する酸化物膜等が挙げられる。   The material of the conductive film 142 is not particularly limited and may be appropriately selected depending on the intended purpose. For example, the conductive film 142 has etching resistance to an organic alkaline solution and has an etching rate with respect to a predetermined etching solution However, a metal, an alloy, a mixture of a plurality of metals, or a conductive film other than a metal film can be used. Examples of such materials include molybdenum (Mo), tungsten (W), titanium (Ti), tantalum (Ta), chromium (Cr), copper (Cu), nickel (Ni), and other metals, Examples thereof include alloys, mixtures of these metals, and conductive oxide films.

導電膜１４１の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜２００ｎｍが好ましく、５０ｎｍ〜１００ｎｍがより好ましい。導電膜１４２の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜２００ｎｍが好ましく、５０ｎｍ〜１００ｎｍがより好ましい。   There is no restriction | limiting in particular as an average film thickness of the electrically conductive film 141, Although it can select suitably according to the objective, 10 nm-200 nm are preferable and 50 nm-100 nm are more preferable. There is no restriction | limiting in particular as an average film thickness of the electrically conductive film 142, Although it can select suitably according to the objective, 10 nm-200 nm are preferable and 50 nm-100 nm are more preferable.

［電界効果型トランジスタの製造方法］
電界効果型トランジスタ１０Ｄを作製するには、まず、第１の実施の形態の図２（ａ）及び図２（ｂ）と同様の工程を実行後、レジスト層３００を除去する。そして、図６（ａ）に示す工程において、基材１１上の全面に半導体膜１２を被覆するゲート絶縁膜１３を形成し、更に、ゲート絶縁膜１３上に導電膜１４１及び導電膜１４２を順次積層する。ゲート絶縁膜１３の形成方法は前述の通りである。 [Method for Manufacturing Field Effect Transistor]
In order to manufacture the field effect transistor 10D, first, the resist layer 300 is removed after performing the same steps as those in FIGS. 2A and 2B of the first embodiment. 6A, the gate insulating film 13 that covers the semiconductor film 12 is formed on the entire surface of the substrate 11, and the conductive film 141 and the conductive film 142 are sequentially formed on the gate insulating film 13. Laminate. The method for forming the gate insulating film 13 is as described above.

導電膜１４１及び１４２を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセス、ディップコーティング法、スピンコート法、ダイコート法等の溶液プロセスが挙げられる。他の例としては、インクジェット、ナノインプリント、グラビア等の印刷プロセスが挙げられる。   There is no restriction | limiting in particular as a method of forming the electrically conductive films 141 and 142, According to the objective, it can select suitably, For example, a sputtering method, a pulse laser deposition (PLD) method, a chemical vapor deposition (CVD) method And vacuum processes such as atomic layer deposition (ALD), solution processes such as dip coating, spin coating, and die coating. Other examples include printing processes such as inkjet, nanoimprint, and gravure.

ここでは、一例として、導電膜１４１の材料として有機アルカリ溶液のエッチング液でエッチング可能な材料（例えば、Ａｌ合金）を選択し、導電膜１４２の材料として有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４１よりも高い材料（例えば、Ｍｏ合金）を選択する。   Here, as an example, a material that can be etched with an etching solution of an organic alkaline solution (for example, an Al alloy) is selected as the material of the conductive film 141, and the etching resistance to the organic alkaline solution is used as the material of the conductive film 142. And a material (for example, Mo alloy) having a higher etching rate with respect to a predetermined etching solution than that of the conductive film 141 is selected.

導電膜１４２を形成後、導電膜１４２上の全面に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１４２上の所定領域を被覆するレジスト層３１０（エッチングマスク）を形成する。   After the conductive film 142 is formed, a resist made of a photosensitive resin is formed on the entire surface of the conductive film 142, and exposure and development (photolithography process) are performed, so that a resist layer 310 (covering a predetermined region on the conductive film 142) is formed. Etching mask) is formed.

次に、図６（ｂ）に示す工程では、レジスト層３１０をエッチングマスクとして、レジスト層３１０に被覆されていない領域の導電膜１４２をエッチングにより除去する。導電膜１４１に対して導電膜１４２の方がエッチングレートが高いエッチング液でエッチングを行うことにより、レジスト層３１０に被覆されていない領域において、導電膜１４１を殆どエッチングせずに、導電膜１４２のみをエッチングして除去できる。導電膜１４１及び導電膜１４２のエッチングレート比は１：１０以上とすることが好ましい。なお、レジスト層３１０は、この工程で用いるエッチング液に対してエッチング耐性を有している。   Next, in the step shown in FIG. 6B, the conductive film 142 in a region not covered with the resist layer 310 is removed by etching using the resist layer 310 as an etching mask. The conductive film 142 is etched with an etchant having a higher etching rate than the conductive film 141, so that the conductive film 141 is hardly etched in the region not covered with the resist layer 310 and only the conductive film 142 is etched. Can be removed by etching. The etching rate ratio between the conductive films 141 and 142 is preferably 1:10 or more. Note that the resist layer 310 has etching resistance to the etching solution used in this step.

次に、図６（ｃ）に示す工程では、導電膜１４２に被覆されていない領域の導電膜１４１をエッチングにより除去する。この工程では、エッチング液として有機アルカリ溶液を用いるが、レジスト層３１０は有機アルカリ溶液に可溶である。これに対して、導電膜１４２は有機アルカリ溶液に対してエッチング耐性を有している。そのため、レジスト層３１０が溶解しても、導電膜１４２をマスクとして、導電膜１４１を所望の形状にエッチングすることができる。なお、レジスト層３１０は徐々に溶解するが、図６（ｃ）では、レジスト層３１０が完全に溶解した状態を図示している。導電膜１４１をエッチングした後、ゲート電極１４Ｄをマスクとして、ゲート絶縁膜１３をエッチングする。   Next, in the step shown in FIG. 6C, the conductive film 141 in a region not covered with the conductive film 142 is removed by etching. In this step, an organic alkali solution is used as an etching solution, but the resist layer 310 is soluble in the organic alkali solution. On the other hand, the conductive film 142 has etching resistance to the organic alkali solution. Therefore, even if the resist layer 310 is dissolved, the conductive film 141 can be etched into a desired shape using the conductive film 142 as a mask. Although the resist layer 310 is gradually dissolved, FIG. 6C illustrates a state in which the resist layer 310 is completely dissolved. After the conductive film 141 is etched, the gate insulating film 13 is etched using the gate electrode 14D as a mask.

なお、図６（ｃ）に示す工程では導電膜１４２がエッチングマスクとして機能するため、例えば、図６（ｂ）に示す工程の後、予めレジスト層３１０を除去し、その後、導電膜１４２をエッチングマスクとして導電膜１４１をエッチングする工程としてもよい。   Note that, in the step illustrated in FIG. 6C, the conductive film 142 functions as an etching mask; for example, after the step illustrated in FIG. 6B, the resist layer 310 is removed in advance, and then the conductive film 142 is etched. The conductive film 141 may be etched as a mask.

このように、ゲート電極１４Ｄ及びゲート絶縁膜１３は、１回のマスク作製工程（レジスト層３１０を形成する工程）のみを経てエッチングすることができる。つまり、従来のように、ゲート電極１４Ｄのエッチングと、ゲート絶縁膜１３のエッチングに別々のマスクを作製する必要がない。   As described above, the gate electrode 14D and the gate insulating film 13 can be etched through only one mask manufacturing process (process for forming the resist layer 310). That is, it is not necessary to prepare separate masks for the etching of the gate electrode 14D and the etching of the gate insulating film 13 as in the prior art.

図６（ｃ）に示す工程の後、図３（ａ）〜図３（ｃ）と同様の工程を実行することで、図９に示す自己整合型であるトップゲート型の電界効果型トランジスタ１０Ｄが作製される。   After the step shown in FIG. 6C, the same steps as those shown in FIGS. 3A to 3C are performed, so that the self-aligned top gate type field effect transistor 10D shown in FIG. Is produced.

このように、第５の実施の形態に係る電界効果型トランジスタ１０Ｄは、第１の実施の形態に係る電界効果型トランジスタ１０と同様の構造であるため、電界効果型トランジスタ１０Ｄの微細化が可能となる。   Thus, since the field effect transistor 10D according to the fifth embodiment has the same structure as the field effect transistor 10 according to the first embodiment, the field effect transistor 10D can be miniaturized. It becomes.

又、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚よりも薄いため、ソース電極１５及びドレイン電極１６がゲート電極１４Ｄと接することを防止できる。又、ソース電極１５及びドレイン電極１６の膜厚が薄いことにより、ソース電極１５及びドレイン電極１６とゲート電極被覆層１７との間に高さの差が生じるため、ソース電極１５及びドレイン電極１６とゲート電極被覆層１７との膜切れを確実に生じさせることができる。これらにより、ソース電極１５とゲート電極１４Ｄとの間のリーク電流、及びドレイン電極１６とゲート電極１４Ｄとの間のリーク電流を抑制することが可能となり、良好なトランジスタ特性を得ることができる。   Further, since the source electrode 15 and the drain electrode 16 are thinner than the gate insulating film 13, the source electrode 15 and the drain electrode 16 can be prevented from coming into contact with the gate electrode 14D. Further, since the source electrode 15 and the drain electrode 16 are thin, a difference in height occurs between the source electrode 15 and the drain electrode 16 and the gate electrode covering layer 17. Film breakage with the gate electrode covering layer 17 can be surely generated. Accordingly, it is possible to suppress the leakage current between the source electrode 15 and the gate electrode 14D and the leakage current between the drain electrode 16 and the gate electrode 14D, and good transistor characteristics can be obtained.

〈第６の実施の形態〉
第６の実施の形態では、ゲート電極が三層構造で中央の電極層がアンダーカットを有する他の例を示す。なお、第６の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。 <Sixth embodiment>
The sixth embodiment shows another example in which the gate electrode has a three-layer structure and the central electrode layer has an undercut. Note that in the sixth embodiment, descriptions of the same components as in the already described embodiments may be omitted.

［電界効果型トランジスタの構造］
図１０は、第６の実施の形態に係る電界効果型トランジスタを例示する断面図である。図１０に示す電界効果型トランジスタ１０Ｅは、ゲート電極１４がゲート電極１４Ｅに置換された点が、電界効果型トランジスタ１０（図１参照）と相違する。 [Structure of field effect transistor]
FIG. 10 is a cross-sectional view illustrating a field effect transistor according to the sixth embodiment. The field effect transistor 10E shown in FIG. 10 is different from the field effect transistor 10 (see FIG. 1) in that the gate electrode 14 is replaced with the gate electrode 14E.

ゲート電極１４Ｅは三層構造で中央の電極層がアンダーカットを有する。図１０の例では、ゲート電極１４Ｅは、導電膜１４１上に導電膜１４２及び導電膜１４３が順次積層された積層膜である。ゲート電極１４Ｅを構成する積層膜は、導電膜１４２の幅が導電膜１４１及び導電膜１４３の各々の幅よりも狭い。   The gate electrode 14E has a three-layer structure, and the central electrode layer has an undercut. In the example of FIG. 10, the gate electrode 14 </ b> E is a stacked film in which a conductive film 142 and a conductive film 143 are sequentially stacked over the conductive film 141. In the stacked film forming the gate electrode 14E, the width of the conductive film 142 is smaller than the width of each of the conductive films 141 and 143.

アンダーカット量（図１０の断面における導電膜１４２と導電膜１４３の幅の差）は、例えば、１００〜数１００ｎｍ程度とすることができる。   The undercut amount (difference in the width of the conductive film 142 and the conductive film 143 in the cross section of FIG. 10) can be set to, for example, about 100 to several hundred nm.

導電膜１４１及び１４２の材料や厚さは、前述の通りである。導電膜１４３の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４２よりも高い金属、合金、複数の金属の混合物、金属膜以外の導電膜を用いることができる。このような材料の一例としては、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、銅（Ｃｕ）、及びニッケル（Ｎｉ）等の金属、これらの合金、これら金属の混合物、導電性を有する酸化物膜等が挙げられる。導電膜１４３の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１０ｎｍ〜２００ｎｍが好ましく、５０ｎｍ〜１００ｎｍがより好ましい。   The materials and thicknesses of the conductive films 141 and 142 are as described above. The material of the conductive film 143 is not particularly limited and may be appropriately selected depending on the intended purpose. For example, the conductive film 143 has etching resistance to an organic alkaline solution and has an etching rate with respect to a predetermined etching solution. However, a metal, an alloy, a mixture of a plurality of metals, or a conductive film other than a metal film can be used. Examples of such materials include molybdenum (Mo), tungsten (W), titanium (Ti), tantalum (Ta), chromium (Cr), copper (Cu), nickel (Ni), and other metals, Examples thereof include alloys, mixtures of these metals, and conductive oxide films. There is no restriction | limiting in particular as an average film thickness of the electrically conductive film 143, Although it can select suitably according to the objective, 10 nm-200 nm are preferable and 50 nm-100 nm are more preferable.

［電界効果型トランジスタの製造方法］
電界効果型トランジスタ１０Ｅを作製するには、まず、第１の実施の形態の図２（ａ）及び図２（ｂ）と同様の工程を実行後、レジスト層３００を除去する。そして、図８（ａ）に示す工程において、基材１１上の全面に半導体膜１２を被覆するゲート絶縁膜１３を形成し、更に、ゲート絶縁膜１３上に導電膜１４１、導電膜１４２、及び１４３を順次積層する。ゲート絶縁膜１３の形成方法は前述の通りである。導電膜１４３の形成方法は導電膜１４１及び１４２の形成方法と同様とすることができる。 [Method for Manufacturing Field Effect Transistor]
In order to manufacture the field effect transistor 10E, first, the resist layer 300 is removed after performing the same steps as those in FIGS. 2A and 2B of the first embodiment. 8A, a gate insulating film 13 that covers the semiconductor film 12 is formed on the entire surface of the substrate 11, and a conductive film 141, a conductive film 142, and a conductive film 141 are formed on the gate insulating film 13. 143 are sequentially stacked. The method for forming the gate insulating film 13 is as described above. The method for forming the conductive film 143 can be the same as the method for forming the conductive films 141 and 142.

ここでは、一例として、導電膜１４１の材料として有機アルカリ溶液のエッチング液でエッチング可能な材料（例えば、Ａｌ合金）を選択し、導電膜１４２の材料として有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４１よりも高い材料（例えば、Ｍｏ合金）を選択する。又、導電膜１４３の材料として有機アルカリ溶液に対してエッチング耐性を有しており、かつ、所定のエッチング液に対するエッチングレートが導電膜１４２よりも高い材料（例えば、Ｔｉ）を選択する。   Here, as an example, a material that can be etched with an etching solution of an organic alkaline solution (for example, an Al alloy) is selected as the material of the conductive film 141, and the etching resistance to the organic alkaline solution is used as the material of the conductive film 142. And a material (for example, Mo alloy) having a higher etching rate with respect to a predetermined etching solution than that of the conductive film 141 is selected. In addition, a material (for example, Ti) that has etching resistance with respect to the organic alkaline solution and has a higher etching rate with respect to a predetermined etching solution than the conductive film 142 is selected as the material of the conductive film 143.

導電膜１４３を形成後、導電膜１４３上の全面に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１４３上の所定領域を被覆するレジスト層３１０（エッチングマスク）を形成する。   After the conductive film 143 is formed, a resist made of a photosensitive resin is formed on the entire surface of the conductive film 143, and exposure and development (photolithography process) are performed, so that a resist layer 310 (covering a predetermined region on the conductive film 143) Etching mask) is formed.

次に、図８（ｂ）に示す工程では、レジスト層３１０をエッチングマスクとして、レジスト層３１０に被覆されていない領域の導電膜１４３をエッチングにより除去する。導電膜１４２に対して導電膜１４３の方がエッチングレートが高いエッチング液でエッチングを行うことにより、レジスト層３１０に被覆されていない領域において、導電膜１４２を殆どエッチングせずに、導電膜１４３のみをエッチングして除去できる。導電膜１４２及び導電膜１４３のエッチングレート比は１：１０以上とすることが好ましい。なお、レジスト層３１０は、この工程で用いるエッチング液に対してエッチング耐性を有している。   Next, in the step shown in FIG. 8B, the conductive film 143 in a region not covered with the resist layer 310 is removed by etching using the resist layer 310 as an etching mask. The conductive film 143 is etched with an etchant having a higher etching rate than the conductive film 142, so that the conductive film 142 is hardly etched in a region not covered with the resist layer 310, and only the conductive film 143 is etched. Can be removed by etching. The etching rate ratio between the conductive films 142 and 143 is preferably 1:10 or more. Note that the resist layer 310 has etching resistance to the etching solution used in this step.

次に、図８（ｃ）に示す工程では、レジスト層３１０をエッチングマスクとして、レジスト層３１０に被覆されていない領域の導電膜１４２をエッチングにより除去する。導電膜１４１に対して導電膜１４２の方がエッチングレートが高いエッチング液でエッチングを行うことにより、レジスト層３１０に被覆されていない領域において、導電膜１４１を殆どエッチングせずに、導電膜１４２のみをエッチングして除去できる。導電膜１４１及び導電膜１４２のエッチングレート比は１：１０以上とすることが好ましい。なお、レジスト層３１０は、この工程で用いるエッチング液に対してエッチング耐性を有している。   Next, in the step shown in FIG. 8C, the conductive film 142 in a region not covered with the resist layer 310 is removed by etching using the resist layer 310 as an etching mask. The conductive film 142 is etched with an etchant having a higher etching rate than the conductive film 141, so that the conductive film 141 is hardly etched in the region not covered with the resist layer 310 and only the conductive film 142 is etched. Can be removed by etching. The etching rate ratio between the conductive films 141 and 142 is preferably 1:10 or more. Note that the resist layer 310 has etching resistance to the etching solution used in this step.

次に、図８（ｄ）に示す工程では、導電膜１４２及び１４３に被覆されていない領域の導電膜１４１をエッチングにより除去する。この工程では、エッチング液として有機アルカリ溶液を用いるが、レジスト層３１０は有機アルカリ溶液に可溶である。これに対して、導電膜１４２及び１４３は有機アルカリ溶液に対してエッチング耐性を有している。そのため、レジスト層３１０が溶解しても、導電膜１４２及び１４３をマスクとして、導電膜１４１を所望の形状にエッチングすることができる。なお、レジスト層３１０は徐々に溶解するが、図８（ｄ）では、レジスト層３１０が完全に溶解した状態を図示している。導電膜１４１をエッチングした後、ゲート電極１４Ｅをマスクとして、ゲート絶縁膜１３をエッチングする。   Next, in the step shown in FIG. 8D, the conductive film 141 in a region not covered with the conductive films 142 and 143 is removed by etching. In this step, an organic alkali solution is used as an etching solution, but the resist layer 310 is soluble in the organic alkali solution. On the other hand, the conductive films 142 and 143 have etching resistance to the organic alkali solution. Therefore, even if the resist layer 310 is dissolved, the conductive film 141 can be etched into a desired shape using the conductive films 142 and 143 as a mask. Although the resist layer 310 is gradually dissolved, FIG. 8D shows a state in which the resist layer 310 is completely dissolved. After the conductive film 141 is etched, the gate insulating film 13 is etched using the gate electrode 14E as a mask.

なお、図８（ｄ）に示す工程では導電膜１４２及び１４３がエッチングマスクとして機能するため、例えば、図８（ｂ）又は図８（ｃ）に示す工程の後、予めレジスト層３１０を除去し、その後、導電膜１４２及び１４３をエッチングマスクとして導電膜１４１をエッチングする工程としてもよい。   Note that the conductive films 142 and 143 function as an etching mask in the step illustrated in FIG. 8D, and thus the resist layer 310 is removed in advance after the step illustrated in FIG. 8B or FIG. 8C, for example. Thereafter, the conductive film 141 may be etched using the conductive films 142 and 143 as an etching mask.

このように、ゲート電極１４Ｅ及びゲート絶縁膜１３は、１回のマスク作製工程（レジスト層３１０を形成する工程）のみを経てエッチングすることができる。つまり、従来のように、ゲート電極１４Ｅのエッチングと、ゲート絶縁膜１３のエッチングに別々のマスクを作製する必要がない。   As described above, the gate electrode 14E and the gate insulating film 13 can be etched through only one mask manufacturing process (process for forming the resist layer 310). That is, unlike the prior art, it is not necessary to prepare separate masks for etching the gate electrode 14E and etching the gate insulating film 13.

図８（ｄ）に示す工程の後、図３（ａ）〜図３（ｃ）と同様の工程を実行することで、図１０に示す自己整合型であるトップゲート型の電界効果型トランジスタ１０Ｅが作製される。   After the step shown in FIG. 8D, the same steps as FIG. 3A to FIG. 3C are executed, so that the self-aligned top-gate field effect transistor 10E shown in FIG. Is produced.

このように、第６の実施の形態に係る電界効果型トランジスタ１０Ｅは、第１の実施の形態に係る電界効果型トランジスタ１０と同様の構造であるため、電界効果型トランジスタ１０Ｅの微細化が可能となる。   Thus, since the field effect transistor 10E according to the sixth embodiment has the same structure as the field effect transistor 10 according to the first embodiment, the field effect transistor 10E can be miniaturized. It becomes.

又、ソース電極１５及びドレイン電極１６の膜厚が、ゲート絶縁膜１３の膜厚よりも薄いため、ソース電極１５及びドレイン電極１６がゲート電極１４Ｅと接することを防止できる。又、ソース電極１５及びドレイン電極１６の膜厚が薄いことにより、ソース電極１５及びドレイン電極１６とゲート電極被覆層１７との間に高さの差が生じるため、ソース電極１５及びドレイン電極１６とゲート電極被覆層１７との膜切れを確実に生じさせることができる。これらにより、ソース電極１５とゲート電極１４Ｅとの間のリーク電流、及びドレイン電極１６とゲート電極１４Ｅとの間のリーク電流を抑制することが可能となり、良好なトランジスタ特性を得ることができる。   Further, since the source electrode 15 and the drain electrode 16 are thinner than the gate insulating film 13, the source electrode 15 and the drain electrode 16 can be prevented from coming into contact with the gate electrode 14E. Further, since the source electrode 15 and the drain electrode 16 are thin, a difference in height occurs between the source electrode 15 and the drain electrode 16 and the gate electrode covering layer 17. Film breakage with the gate electrode covering layer 17 can be surely generated. Accordingly, it is possible to suppress the leakage current between the source electrode 15 and the gate electrode 14E and the leakage current between the drain electrode 16 and the gate electrode 14E, and good transistor characteristics can be obtained.

〈実施例１〉
実施例１では、図４に示すトップゲート型の電界効果型トランジスタを、図２及び図３に示した製造工程により作製した。 <Example 1>
In Example 1, the top gate type field effect transistor shown in FIG. 4 was manufactured by the manufacturing process shown in FIGS.

まず、０．１ｍｏｌ（３５．４８８ｇ）の硝酸インジウム（Ｉｎ（ＮＯ３）３・３Ｈ２Ｏ）を秤量し、エチレングリコールモノメチルエーテル１００ｍＬに溶解し、Ａ液とした。０．０２ｍｏｌ（７．５０３ｇ）の硝酸アルミニウム（Ａｌ（ＮＯ３）３・９Ｈ２Ｏ）を秤量し、エチレングリコールモノメチルエーテル１００ｍＬに溶解し、Ｂ液とした。０．００５ｍｏｌ（１．２１１ｇ）の酸化レニウム（Ｒｅ２Ｏ７）を秤量し、エチレングリコールモノメチルエーテル５００ｍＬに溶解し、Ｃ液とした。
Ａ液１９９．９ｍＬ、Ｂ液５０ｍＬ、及びＣ液１０ｍＬと、エチレングリコールモノメチルエーテル１６０．１ｍＬ、及び１，２−プロパンジオール４２０ｍＬとを室温で混合撹拌し、ｎ型酸化物半導体製造用塗布液を作製した。次に、基材１１上に上記のｎ型酸化物半導体製造用塗布液をインクジェット法で塗布し、３００℃において１時間大気中で焼成した。得られた半導体膜１２の膜厚は、５０ｎｍであった。次に、半導体膜１２上にマスクとなるレジスト層３００を形成し、フォトリソグラフィとエッチングにより、半導体膜１２をパターニングした。 First, 0.1 mol (35.488 g) of indium nitrate (In (NO 3 ) 3 .3H 2 O) was weighed and dissolved in 100 mL of ethylene glycol monomethyl ether to obtain a solution A. It weighed aluminum nitrate (Al (NO 3) 3 · 9H 2 O) of 0.02mol (7.503g), was dissolved in ethylene glycol monomethyl ether 100 mL, was B solution. 0.005 mol (1.211 g) of rhenium oxide (Re 2 O 7 ) was weighed and dissolved in 500 mL of ethylene glycol monomethyl ether to obtain solution C.
A liquid 199.9 mL, B liquid 50 mL, and C liquid 10 mL, ethylene glycol monomethyl ether 160.1 mL, and 1,2-propanediol 420 mL are mixed and stirred at room temperature to prepare a coating liquid for producing an n-type oxide semiconductor. Produced. Next, the above-mentioned coating liquid for producing an n-type oxide semiconductor was applied onto the substrate 11 by an ink jet method, and baked in the atmosphere at 300 ° C. for 1 hour. The film thickness of the obtained semiconductor film 12 was 50 nm. Next, a resist layer 300 serving as a mask was formed on the semiconductor film 12, and the semiconductor film 12 was patterned by photolithography and etching.

次に、トルエン１ｍＬに、２−エチルヘキサン酸ランタントルエン溶液（Ｌａ含量７％、Ｗａｋｏ １２２−０３３７１、株式会社ワコーケミカル製）１．１０ｍＬと、２−エチルヘキサン酸ストロンチウムトルエン溶液（Ｓｒ含量２％、Ｗａｋｏ １９５−０９５６１、株式会社ワコーケミカル製）０．３０ｍＬとを混合し、ゲート絶縁膜形成用塗布液を得た。   Next, to 1 mL of toluene, lanthanum 2-ethylhexanoate toluene solution (La content 7%, Wako 122-03371, manufactured by Wako Chemical Co., Ltd.) 1.10 mL and 2-ethylhexanoate strontium toluene solution (Sr content 2%) , Wako 195-09561, manufactured by Wako Chemical Co., Ltd.) 0.30 mL was mixed to obtain a coating solution for forming a gate insulating film.

次に、ゲート絶縁膜形成用塗布液０．４ｍＬを基材１１及び半導体膜１２上へ滴下し、所定の条件でスピンコートした（５００ｒｐｍで５秒間回転させた後、３，０００ｒｐｍで２０秒間回転させ、５秒間で０ｒｐｍとなるように回転を止めた）。続いて、大気中で１２０℃１時間の乾燥処理後、Ｏ２雰囲気下で４００℃３時間の焼成を行った後、大気雰囲気下で５００℃１時間のアニールを行い、ゲート絶縁膜１３として酸化物膜を形成した。ゲート絶縁膜１３の平均膜厚は、約１１０ｎｍであった。 Next, 0.4 mL of a gate insulating film forming coating solution was dropped onto the substrate 11 and the semiconductor film 12 and spin-coated under predetermined conditions (after rotating at 500 rpm for 5 seconds and then rotating at 3,000 rpm for 20 seconds) And the rotation was stopped so that it would be 0 rpm in 5 seconds). Subsequently, after drying at 120 ° C. for 1 hour in the air, firing is performed at 400 ° C. for 3 hours in an O 2 atmosphere, and then annealing is performed at 500 ° C. for 1 hour in an air atmosphere to oxidize the gate insulating film 13. A material film was formed. The average film thickness of the gate insulating film 13 was about 110 nm.

次に、ゲート絶縁膜１３上に、ゲート電極１４として、スパッタリング法によりＡｌ合金膜を形成した。次に、ゲート電極１４上にマスクとなるレジスト層３１０を形成し、フォトリソグラフィとエッチングにより、ゲート絶縁膜１３及びゲート電極１４をパターニングした。この際、エッチングプロセスを調整することにより、ゲート電極１４を図４に示すオーバーハング形状とした。   Next, an Al alloy film was formed as a gate electrode 14 on the gate insulating film 13 by a sputtering method. Next, a resist layer 310 serving as a mask was formed on the gate electrode 14, and the gate insulating film 13 and the gate electrode 14 were patterned by photolithography and etching. At this time, the gate electrode 14 was formed into an overhang shape shown in FIG. 4 by adjusting the etching process.

次に、ソース電極１５及びドレイン電極１６として、スパッタリング法によりＡｌ合金膜を形成した。ゲート電極１４上に、ソース電極１５及びドレイン電極１６と同じ材料からなるゲート電極被覆層１７が、ソース電極１５及びドレイン電極１６と略同一膜厚で形成された。次に、ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７上にマスクとなるレジスト層３２０を形成し、フォトリソグラフィとエッチングにより、ソース電極１５及びドレイン電極１６をパターニングした。   Next, as the source electrode 15 and the drain electrode 16, an Al alloy film was formed by a sputtering method. A gate electrode coating layer 17 made of the same material as the source electrode 15 and the drain electrode 16 was formed on the gate electrode 14 with substantially the same thickness as the source electrode 15 and the drain electrode 16. Next, a resist layer 320 serving as a mask was formed on the source electrode 15, the drain electrode 16, and the gate electrode coating layer 17, and the source electrode 15 and the drain electrode 16 were patterned by photolithography and etching.

そして、レジスト層３２０を除去することにより、自己整合型であるトップゲート型の電界効果型トランジスタが作製された。   Then, by removing the resist layer 320, a self-aligned top-gate field effect transistor was manufactured.

〈実施例２〉
実施例２では、ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７として、スパッタリング法によりＭｏ合金膜を形成した以外は実施例１と同様にして、図４に示すトップゲート型の電界効果型トランジスタを、図２及び図３に示した製造工程により作製した。 <Example 2>
In Example 2, the top gate type field effect shown in FIG. 4 was obtained in the same manner as in Example 1 except that a Mo alloy film was formed by sputtering as the source electrode 15, the drain electrode 16, and the gate electrode coating layer 17. A type transistor was fabricated by the manufacturing process shown in FIGS.

〈実施例３〉
実施例３では、半導体膜１２として、スパッタリング法によりＭｇ-Ｉｎ系酸化物を形成した以外は実施例１と同様にして、図４に示すトップゲート型の電界効果型トランジスタを、図２及び図３に示した製造工程により作製した。 <Example 3>
In Example 3, the top-gate field effect transistor shown in FIG. 4 was formed in the same manner as in Example 1 except that an Mg—In-based oxide was formed as the semiconductor film 12 by sputtering. It was produced by the manufacturing process shown in FIG.

具体的には、ガラスからなる基材１１上に、Ｉｎ系酸化物半導体膜（半導体層）をスパッタ法により形成した。ターゲットには、Ｉｎ２ＭｇＯ４の組成を有する多結晶焼成体を用いた。スパッタチャンバー内の到達真空度は２×１０−５Ｐａとした。スパッタ時に流すアルゴンガスと酸素ガスの流量を調整し、全圧を０．３Ｐａとした。酸素流量比を調整することにより、酸化物半導体膜中の酸素量を制御し、電子キャリア濃度を制御した。得られた酸化物半導体膜（半導体層）の膜厚は、５０ｎｍであった。 Specifically, an In-based oxide semiconductor film (semiconductor layer) was formed on the base material 11 made of glass by a sputtering method. A polycrystalline fired body having a composition of In 2 MgO 4 was used as a target. The ultimate vacuum in the sputtering chamber was 2 × 10 −5 Pa. The flow rates of argon gas and oxygen gas flowing during sputtering were adjusted, and the total pressure was 0.3 Pa. By adjusting the oxygen flow rate ratio, the amount of oxygen in the oxide semiconductor film was controlled, and the electron carrier concentration was controlled. The thickness of the obtained oxide semiconductor film (semiconductor layer) was 50 nm.

〈実施例４〉
実施例４では、ＣＶＤ法によりＳｉＯ２膜からなるゲート絶縁膜１３を形成した以外は実施例１と同様にして、図４に示すトップゲート型の電界効果型トランジスタを、図２及び図３に示した製造工程により作製した。 <Example 4>
In Example 4, the top gate type field effect transistor shown in FIG. 4 is shown in FIGS. 2 and 3 in the same manner as in Example 1 except that the gate insulating film 13 made of SiO 2 film is formed by the CVD method. It was produced by the manufacturing process shown.

〈比較例１〉
比較例１では、ソース電極１５、ドレイン電極１６、及びゲート電極被覆層１７の膜厚をゲート絶縁膜１３の膜厚よりも厚く形成した以外は実施例１と同様にして、図４に示すトップゲート型の電界効果型トランジスタを、図２及び図３に示した製造工程により作製した。 <Comparative example 1>
In the first comparative example, the top shown in FIG. 4 is the same as the first example except that the source electrode 15, the drain electrode 16, and the gate electrode covering layer 17 are formed thicker than the gate insulating film 13. A gate-type field effect transistor was manufactured by the manufacturing process shown in FIGS.

〈比較例２〉
比較例２では、実施例１と同様にしてゲート絶縁膜１３を形成後、ゲート絶縁膜１３上に第１のマスクを形成し、フォトリソグラフィとエッチングにより、ゲート絶縁膜１３をパターニングした。次に、第１のマスクを除去し、パターニングされたゲート絶縁膜１３上に、実施例１と同様にしてゲート電極１４を形成後、ゲート電極１４上に第２のマスクを形成し、フォトリソグラフィとエッチングにより、ゲート電極１４をパターニングした。これ以外は実施例１と同様にして、図４に示すトップゲート型の電界効果型トランジスタを、図２及び図３に示した製造工程により作製した。 <Comparative example 2>
In Comparative Example 2, after forming the gate insulating film 13 in the same manner as in Example 1, a first mask was formed on the gate insulating film 13, and the gate insulating film 13 was patterned by photolithography and etching. Next, the first mask is removed, and after forming the gate electrode 14 on the patterned gate insulating film 13 in the same manner as in the first embodiment, a second mask is formed on the gate electrode 14 and photolithography is performed. The gate electrode 14 was patterned by etching. Except for this, the top-gate field effect transistor shown in FIG. 4 was fabricated in the same manner as in Example 1 by the manufacturing process shown in FIGS.

〈電界効果型トランジスタの評価〉
実施例１〜４、並びに比較例１及び２で得られた電界効果型トランジスタについて、半導体パラメータ・アナライザ装置（アジレントテクノロジー社製、半導体パラメータ・アナライザＢ１５００）を用いて、トランジスタ性能評価を実施した。具体的には、ソース／ドレイン電圧Ｖｄｓを１０Ｖとし、ゲート電圧をＶｇ＝−１５Ｖから＋１５Ｖに変化させてソース／ドレイン電流Ｉｄｓ及びゲート電流｜Ｉｇ｜のリーク（Ｉｇリーク）を測定し、電流−電圧特性を評価した。評価結果を、電界効果型トランジスタの製造の際に使用したマスク数と共に表１に示す。 <Evaluation of field effect transistor>
For the field effect transistors obtained in Examples 1 to 4 and Comparative Examples 1 and 2, transistor performance evaluation was performed using a semiconductor parameter analyzer device (manufactured by Agilent Technologies, semiconductor parameter analyzer B1500). Specifically, the source / drain voltage Vds is set to 10 V, the gate voltage is changed from Vg = −15 V to +15 V, the leakage of the source / drain current Ids and the gate current | Ig | (Ig leak) is measured, and the current − The voltage characteristics were evaluated. The evaluation results are shown in Table 1 together with the number of masks used in manufacturing the field effect transistor.

Figure 2018157206
表１に示すように、実施例１〜４、比較例２で作製した電界効果型トランジスタでは、Ｉｇリークは問題ない値であったが、比較例１で作製した電界効果型トランジスタでは、Ｉｇリークは許容値を超えていた。又、比較例２では、Ｉｇリークは問題ない値であったが、マスク数が４枚必要となり、マスク数が３枚である実施例１〜４と比べて電界効果型トランジスタの製造工程が複雑化する点で好ましくない。
Figure 2018157206
 As shown in Table 1, in the field effect transistors fabricated in Examples 1 to 4 and Comparative Example 2, Ig leakage was a value that was not a problem, but in the field effect transistor fabricated in Comparative Example 1, Ig leakage was observed. Exceeded the allowable value. In Comparative Example 2, the Ig leak was a value with no problem. However, the number of masks was four, and the field-effect transistor manufacturing process was complicated compared to Examples 1 to 4 where the number of masks was three. It is not preferable in that

又、トランジスタ性能評価の結果、図１１に示すように、絶縁性が維持され、良好なトランジスタ特性が得られた。なお、図１１は、実施例１で作製した電界効果型トランジスタのトランジスタ特性であり、実施例２〜４で作製した電界効果型トランジスタのトランジスタ特性もほぼ同様であった。   Further, as a result of the transistor performance evaluation, as shown in FIG. 11, the insulating property was maintained, and good transistor characteristics were obtained. Note that FIG. 11 shows the transistor characteristics of the field effect transistor fabricated in Example 1, and the transistor characteristics of the field effect transistors fabricated in Examples 2 to 4 were almost the same.

〈第７の実施の形態〉
第７の実施の形態では、第１の実施の形態に係る電界効果型トランジスタを用いた表示素子、表示装置、及びシステムの例を示す。なお、第７の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。 <Seventh embodiment>
In the seventh embodiment, an example of a display element, a display device, and a system using the field effect transistor according to the first embodiment is shown. Note that in the seventh embodiment, description of the same components as those of the above-described embodiment may be omitted.

（表示素子）
第７の実施の形態に係る表示素子は、少なくとも、光制御素子と、光制御素子を駆動する駆動回路とを有し、更に必要に応じて、その他の部材を有する。光制御素子としては、駆動信号に応じて光出力を制御する素子である限り、特に制限はなく、目的に応じて適宜選択することができ、例えば、エレクトロルミネッセンス（ＥＬ）素子、エレクトロクロミック（ＥＣ）素子、液晶素子、電気泳動素子、エレクトロウェッティング素子等が挙げられる。 (Display element)
The display element according to the seventh embodiment includes at least a light control element and a drive circuit that drives the light control element, and further includes other members as necessary. The light control element is not particularly limited as long as it is an element that controls the light output according to the drive signal, and can be appropriately selected according to the purpose. For example, an electroluminescence (EL) element, an electrochromic (EC) ) Elements, liquid crystal elements, electrophoretic elements, electrowetting elements and the like.

駆動回路としては、第１の実施の形態に係る電界効果型トランジスタを有する限り、特に制限はなく、目的に応じて適宜選択することができる。その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。   The drive circuit is not particularly limited as long as it has the field effect transistor according to the first embodiment, and can be appropriately selected according to the purpose. There is no restriction | limiting in particular as another member, According to the objective, it can select suitably.

第７の実施の形態に係る表示素子は、第１の実施の形態に係る電界効果型トランジスタを有しているため、電界効果型トランジスタの微細化が可能となる。そのため、表示素子を小型化することができる。   Since the display element according to the seventh embodiment includes the field effect transistor according to the first embodiment, the field effect transistor can be miniaturized. Therefore, the display element can be reduced in size.

又、第１の実施の形態に係る電界効果型トランジスタは、寄生容量の低減によるスイッチング特性の向上や、リーク電流の抑制による良好なトランジスタ特性の実現が可能であるため、第７の実施の形態に係る表示素子は高品質の表示を行うことできる。   In addition, since the field effect transistor according to the first embodiment can improve the switching characteristics by reducing the parasitic capacitance and can realize the good transistor characteristics by suppressing the leakage current, the seventh embodiment. The display element which concerns on can perform a high quality display.

（表示装置）
第７の実施の形態に係る表示装置は、少なくとも、第７の実施の形態に係る複数の表示素子と、複数の配線と、表示制御装置とを有し、更に必要に応じて、その他の部材を有する。複数の表示素子としては、マトリックス状に配置された複数の第７の実施の形態に係る表示素子である限り、特に制限はなく、目的に応じて適宜選択することができる。 (Display device)
The display device according to the seventh embodiment includes at least a plurality of display elements according to the seventh embodiment, a plurality of wirings, and a display control device, and other members as necessary. Have The plurality of display elements are not particularly limited as long as they are the display elements according to the seventh embodiment arranged in a matrix, and can be appropriately selected depending on the purpose.

複数の配線は、複数の表示素子における各電界効果型トランジスタにゲート電圧と画像データ信号とを個別に印加可能である限り、特に制限はなく、目的に応じて適宜選択することができる。   The plurality of wirings are not particularly limited and can be appropriately selected depending on the purpose as long as the gate voltage and the image data signal can be individually applied to each field effect transistor in the plurality of display elements.

表示制御装置としては、画像データに応じて、各電界効果型トランジスタのゲート電圧と信号電圧とを複数の配線を介して個別に制御可能である限り、特に制限はなく、目的に応じて適宜選択することができる。その他の部材としては、特に制限はなく、目的に応じて適宜選択することができる。   The display control device is not particularly limited as long as the gate voltage and signal voltage of each field effect transistor can be individually controlled via a plurality of wirings according to image data, and is appropriately selected according to the purpose. can do. There is no restriction | limiting in particular as another member, According to the objective, it can select suitably.

第７の実施の形態に係る表示装置は、第１の実施の形態に係る電界効果型トランジスタを備えた表示素子を有しているため、高品質の画像を表示することが可能となる。   Since the display device according to the seventh embodiment includes the display element including the field effect transistor according to the first embodiment, it is possible to display a high-quality image.

（システム）
第７の実施の形態に係るシステムは、少なくとも、第７の実施の形態に係る表示装置と、画像データ作成装置とを有する。画像データ作成装置は、表示する画像情報に基づいて画像データを作成し、画像データを前記表示装置に出力する。 (system)
The system according to the seventh embodiment includes at least a display device according to the seventh embodiment and an image data creation device. The image data creation device creates image data based on the image information to be displayed, and outputs the image data to the display device.

システムは、第７の実施の形態に係る表示装置を備えているため、画像情報を高精細に表示することが可能となる。   Since the system includes the display device according to the seventh embodiment, the image information can be displayed with high definition.

以下、第７の実施の形態に係る表示素子、表示装置、及びシステムについて、具体的に説明する。   The display element, display device, and system according to the seventh embodiment will be specifically described below.

図１２には、第７の実施の形態に係るシステムとしてのテレビジョン装置５００の概略構成が示されている。なお、図１２における接続線は、代表的な信号や情報の流れを示すものであり、各ブロックの接続関係の全てを表すものではない。   FIG. 12 shows a schematic configuration of a television device 500 as a system according to the seventh embodiment. In addition, the connection line in FIG. 12 shows the flow of a typical signal and information, and does not represent all the connection relationships of each block.

第７の実施の形態に係るテレビジョン装置５００は、主制御装置５０１、チューナ５０３、ＡＤコンバータ（ＡＤＣ）５０４、復調回路５０５、ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）デコーダ５０６、音声デコーダ５１１、ＤＡコンバータ（ＤＡＣ）５１２、音声出力回路５１３、スピーカ５１４、映像デコーダ５２１、映像・ＯＳＤ合成回路５２２、映像出力回路５２３、表示装置５２４、ＯＳＤ描画回路５２５、メモリ５３１、操作装置５３２、ドライブインターフェース（ドライブＩＦ）５４１、ハードディスク装置５４２、光ディスク装置５４３、ＩＲ受光器５５１、及び通信制御装置５５２等を備えている。   A television apparatus 500 according to the seventh embodiment includes a main controller 501, a tuner 503, an AD converter (ADC) 504, a demodulation circuit 505, a TS (Transport Stream) decoder 506, an audio decoder 511, and a DA converter (DAC). 512, an audio output circuit 513, a speaker 514, a video decoder 521, a video / OSD synthesis circuit 522, a video output circuit 523, a display device 524, an OSD drawing circuit 525, a memory 531, an operation device 532, a drive interface (drive IF) 541, A hard disk device 542, an optical disk device 543, an IR light receiver 551, a communication control device 552, and the like are provided.

主制御装置５０１は、テレビジョン装置５００の全体を制御し、ＣＰＵ、フラッシュＲＯＭ、及びＲＡＭ等から構成されている。フラッシュＲＯＭには、ＣＰＵにて解読可能なコードで記述されたプログラム、及びＣＰＵでの処理に用いられる各種データ等が格納されている。又、ＲＡＭは、作業用のメモリである。   The main control device 501 controls the entire television device 500 and includes a CPU, a flash ROM, a RAM, and the like. The flash ROM stores a program written in a code readable by the CPU, various data used for processing by the CPU, and the like. The RAM is a working memory.

チューナ５０３は、アンテナ６１０で受信された放送波の中から、予め設定されているチャンネルの放送を選局する。ＡＤＣ５０４は、チューナ５０３の出力信号（アナログ情報）をデジタル情報に変換する。復調回路５０５は、ＡＤＣ５０４からのデジタル情報を復調する。   The tuner 503 selects a preset channel broadcast from the broadcast waves received by the antenna 610. The ADC 504 converts the output signal (analog information) of the tuner 503 into digital information. The demodulation circuit 505 demodulates the digital information from the ADC 504.

ＴＳデコーダ５０６は、復調回路５０５の出力信号をＴＳデコードし、音声情報及び映像情報を分離する。音声デコーダ５１１は、ＴＳデコーダ５０６からの音声情報をデコードする。ＤＡコンバータ（ＤＡＣ）５１２は、音声デコーダ５１１の出力信号をアナログ信号に変換する。   The TS decoder 506 performs TS decoding on the output signal of the demodulation circuit 505 and separates audio information and video information. The audio decoder 511 decodes the audio information from the TS decoder 506. The DA converter (DAC) 512 converts the output signal of the audio decoder 511 into an analog signal.

音声出力回路５１３は、ＤＡコンバータ（ＤＡＣ）５１２の出力信号をスピーカ５１４に出力する。映像デコーダ５２１は、ＴＳデコーダ５０６からの映像情報をデコードする。映像・ＯＳＤ合成回路５２２は、映像デコーダ５２１の出力信号とＯＳＤ描画回路５２５の出力信号を合成する。   The audio output circuit 513 outputs the output signal of the DA converter (DAC) 512 to the speaker 514. The video decoder 521 decodes the video information from the TS decoder 506. The video / OSD synthesis circuit 522 synthesizes the output signal of the video decoder 521 and the output signal of the OSD drawing circuit 525.

映像出力回路５２３は、映像・ＯＳＤ合成回路５２２の出力信号を表示装置５２４に出力する。ＯＳＤ描画回路５２５は、表示装置５２４の画面に文字や図形を表示するためのキャラクタ・ジェネレータを備えており、操作装置５３２やＩＲ受光器５５１からの指示に応じて表示情報が含まれる信号を生成する。   The video output circuit 523 outputs the output signal of the video / OSD synthesis circuit 522 to the display device 524. The OSD drawing circuit 525 includes a character generator for displaying characters and figures on the screen of the display device 524, and generates a signal including display information in response to an instruction from the operation device 532 or the IR light receiver 551. To do.

メモリ５３１には、ＡＶ（Ａｕｄｉｏ−Ｖｉｓｕａｌ）データ等が一時的に蓄積される。操作装置５３２は、例えばコントロールパネル等の入力媒体（図示省略）を備え、ユーザから入力された各種情報を主制御装置５０１に通知する。ドライブＩＦ５４１は、双方向の通信インターフェースであり、一例としてＡＴＡＰＩ（ＡＴ Ａｔｔａｃｈｍｅｎｔ Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ）に準拠している。   The memory 531 temporarily stores AV (Audio-Visual) data and the like. The operating device 532 includes an input medium (not shown) such as a control panel, for example, and notifies the main controller 501 of various information input by the user. The drive IF 541 is a bi-directional communication interface, and is compliant with ATAPI (AT Attachment Packet Interface) as an example.

ハードディスク装置５４２は、ハードディスクと、このハードディスクを駆動するための駆動装置等から構成されている。駆動装置は、ハードディスクにデータを記録すると共に、ハードディスクに記録されているデータを再生する。光ディスク装置５４３は、光ディスク（例えば、ＤＶＤ）にデータを記録すると共に、光ディスクに記録されているデータを再生する。   The hard disk device 542 includes a hard disk and a drive device for driving the hard disk. The drive device records data on the hard disk and reproduces data recorded on the hard disk. The optical disk device 543 records data on an optical disk (for example, DVD) and reproduces data recorded on the optical disk.

ＩＲ受光器５５１は、リモコン送信機６２０からの光信号を受信し、主制御装置５０１に通知する。通信制御装置５５２は、インターネットとの通信を制御する。インターネットを介して各種情報を取得することができる。   The IR light receiver 551 receives the optical signal from the remote control transmitter 620 and notifies the main controller 501 of it. The communication control device 552 controls communication with the Internet. Various information can be acquired via the Internet.

表示装置５２４は、一例として図１３に示されるように、表示器７００、及び表示制御装置７８０を有している。表示器７００は、一例として図１４に示されるように、複数（ここでは、ｎ×ｍ個）の表示素子７０２がマトリックス状に配置されたディスプレイ７１０を有している。   As an example, the display device 524 includes a display 700 and a display control device 780, as shown in FIG. As shown in FIG. 14 as an example, the display 700 includes a display 710 in which a plurality of (here, n × m) display elements 702 are arranged in a matrix.

又、ディスプレイ７１０は、一例として図１５に示されるように、Ｘ軸方向に沿って等間隔に配置されているｎ本の走査線（Ｘ０、Ｘ１、Ｘ２、Ｘ３、・・・・・、Ｘｎ−２、Ｘｎ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本のデータ線（Ｙ０、Ｙ１、Ｙ２、Ｙ３、・・・・・、Ｙｍ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本の電流供給線（Ｙ０ｉ、Ｙ１ｉ、Ｙ２ｉ、Ｙ３ｉ、・・・・・、Ｙｍ−１ｉ）を有している。そして、走査線とデータ線とによって、表示素子７０２を特定することができる。   Further, as shown in FIG. 15 as an example, the display 710 includes n scanning lines (X0, X1, X2, X3,..., Xn arranged at equal intervals along the X-axis direction. -2, Xn-1), m data lines (Y0, Y1, Y2, Y3, ..., Ym-1) arranged at equal intervals along the Y-axis direction, in the Y-axis direction M current supply lines (Y0i, Y1i, Y2i, Y3i,..., Ym-1i) arranged at equal intervals along the line. The display element 702 can be specified by the scan line and the data line.

各表示素子７０２は、一例として図１６に示されるように、有機ＥＬ（エレクトロルミネッセンス）素子７５０と、この有機ＥＬ素子７５０を発光させるためのドライブ回路７２０とを有している。すなわち、ディスプレイ７１０は、いわゆるアクティブマトリックス方式の有機ＥＬディスプレイである。又、ディスプレイ７１０は、カラー対応の３２インチ型のディスプレイである。なお、大きさは、これに限定されるものではない。   As shown in FIG. 16 as an example, each display element 702 has an organic EL (electroluminescence) element 750 and a drive circuit 720 for causing the organic EL element 750 to emit light. That is, the display 710 is a so-called active matrix type organic EL display. The display 710 is a color-compatible 32-inch display. The size is not limited to this.

有機ＥＬ素子７５０は、一例として図１７に示されるように、有機ＥＬ薄膜層７４０と、陰極７１２と、陽極７１４とを有している。   As shown in FIG. 17 as an example, the organic EL element 750 includes an organic EL thin film layer 740, a cathode 712, and an anode 714.

有機ＥＬ素子７５０は、例えば、電界効果型トランジスタの横に配置することができる。この場合、有機ＥＬ素子７５０と電界効果型トランジスタとは、同一の基材上に形成することができる。但し、これに限定されず、例えば、電界効果型トランジスタの上に有機ＥＬ素子７５０が配置されても良い。この場合には、ゲート電極に透明性が要求されるので、ゲート電極には、ＩＴＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ、Ｇａが添加されたＺｎＯ、Ａｌが添加されたＺｎＯ、Ｓｂが添加されたＳｎＯ２等の導電性を有する透明な酸化物が用いられる。 The organic EL element 750 can be disposed beside a field effect transistor, for example. In this case, the organic EL element 750 and the field effect transistor can be formed on the same substrate. However, it is not limited to this, For example, the organic EL element 750 may be arrange | positioned on a field effect transistor. In this case, since transparency is required for the gate electrode, ITO, In 2 O 3 , SnO 2 , ZnO, ZnO to which Ga is added, ZnO to which Al is added, and Sb are added to the gate electrode. A transparent oxide having conductivity such as SnO 2 is used.

有機ＥＬ素子７５０において、陰極７１２には、アルミニウム（Ａｌ）が用いられている。なお、マグネシウム（Ｍｇ）−銀（Ａｇ）合金、アルミニウム（Ａｌ）−リチウム（Ｌｉ）合金、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等を用いても良い。陽極７１４には、ＩＴＯが用いられている。なお、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ等の導電性を有する酸化物、銀（Ａｇ）−ネオジウム（Ｎｄ）合金等を用いても良い。 In the organic EL element 750, aluminum (Al) is used for the cathode 712. A magnesium (Mg) -silver (Ag) alloy, an aluminum (Al) -lithium (Li) alloy, ITO (Indium Tin Oxide), or the like may be used. ITO is used for the anode 714. Note that a conductive oxide such as In 2 O 3 , SnO 2 , or ZnO, a silver (Ag) -neodymium (Nd) alloy, or the like may be used.

有機ＥＬ薄膜層７４０は、電子輸送層７４２と発光層７４４と正孔輸送層７４６とを有している。そして、電子輸送層７４２に陰極７１２が接続され、正孔輸送層７４６に陽極７１４が接続されている。陽極７１４と陰極７１２との間に所定の電圧を印加すると発光層７４４が発光する。   The organic EL thin film layer 740 includes an electron transport layer 742, a light emitting layer 744, and a hole transport layer 746. A cathode 712 is connected to the electron transport layer 742, and an anode 714 is connected to the hole transport layer 746. When a predetermined voltage is applied between the anode 714 and the cathode 712, the light emitting layer 744 emits light.

又、図１６に示すように、ドライブ回路７２０は、２つの電界効果型トランジスタ８１０及び８２０、コンデンサ８３０を有している。電界効果型トランジスタ８１０は、スイッチ素子として動作する。ゲート電極Ｇは、所定の走査線に接続され、ソース電極Ｓは、所定のデータ線に接続されている。又、ドレイン電極Ｄは、コンデンサ８３０の一方の端子に接続されている。   Further, as shown in FIG. 16, the drive circuit 720 includes two field effect transistors 810 and 820 and a capacitor 830. The field effect transistor 810 operates as a switch element. The gate electrode G is connected to a predetermined scanning line, and the source electrode S is connected to a predetermined data line. The drain electrode D is connected to one terminal of the capacitor 830.

コンデンサ８３０は、電界効果型トランジスタ８１０の状態、すなわちデータを記憶しておくためのものである。コンデンサ８３０の他方の端子は、所定の電流供給線に接続されている。   The capacitor 830 is for storing the state of the field effect transistor 810, that is, data. The other terminal of the capacitor 830 is connected to a predetermined current supply line.

電界効果型トランジスタ８２０は、有機ＥＬ素子７５０に大きな電流を供給するためのものである。ゲート電極Ｇは、電界効果型トランジスタ８１０のドレイン電極Ｄと接続されている。そして、ドレイン電極Ｄは、有機ＥＬ素子７５０の陽極７１４に接続され、ソース電極Ｓは、所定の電流供給線に接続されている。   The field effect transistor 820 is for supplying a large current to the organic EL element 750. The gate electrode G is connected to the drain electrode D of the field effect transistor 810. The drain electrode D is connected to the anode 714 of the organic EL element 750, and the source electrode S is connected to a predetermined current supply line.

そこで、電界効果型トランジスタ８１０が「オン」状態になると、電界効果型トランジスタ８２０によって、有機ＥＬ素子７５０は駆動される。   Therefore, when the field effect transistor 810 is turned on, the organic EL element 750 is driven by the field effect transistor 820.

表示制御装置７８０は、一例として図１８に示されるように、画像データ処理回路７８２、走査線駆動回路７８４、及びデータ線駆動回路７８６を有している。   As an example, the display control device 780 includes an image data processing circuit 782, a scanning line driving circuit 784, and a data line driving circuit 786, as shown in FIG.

画像データ処理回路７８２は、映像出力回路５２３の出力信号に基づいて、ディスプレイ７１０における複数の表示素子７０２の輝度を判断する。走査線駆動回路７８４は、画像データ処理回路７８２の指示に応じてｎ本の走査線に個別に電圧を印加する。データ線駆動回路７８６は、画像データ処理回路７８２の指示に応じてｍ本のデータ線に個別に電圧を印加する。   The image data processing circuit 782 determines the brightness of the plurality of display elements 702 in the display 710 based on the output signal of the video output circuit 523. The scanning line driving circuit 784 individually applies voltages to the n scanning lines in accordance with an instruction from the image data processing circuit 782. The data line driving circuit 786 individually applies voltages to the m data lines in accordance with an instruction from the image data processing circuit 782.

以上の説明から明らかなように、本実施の形態に係るテレビジョン装置５００では、映像デコーダ５２１と映像・ＯＳＤ合成回路５２２と映像出力回路５２３とＯＳＤ描画回路５２５とによって画像データ作成装置が構成されている。   As is clear from the above description, in the television apparatus 500 according to the present embodiment, the video decoder 521, the video / OSD synthesis circuit 522, the video output circuit 523, and the OSD drawing circuit 525 constitute an image data creation apparatus. ing.

又、上記においては、光制御素子が有機ＥＬ素子の場合について説明したが、これに限定されるものではなく、液晶素子、エレクトロクロミック素子、電気泳動素子、エレクトロウェッティング素子であってもよい。   In the above description, the light control element is an organic EL element. However, the present invention is not limited to this, and a liquid crystal element, an electrochromic element, an electrophoretic element, or an electrowetting element may be used.

例えば、光制御素子が液晶素子の場合は、上記ディスプレイ７１０として、液晶ディスプレイ用いる。この場合においては、図１９に示されるように、表示素子７０３における電流供給線は不要となる。   For example, when the light control element is a liquid crystal element, a liquid crystal display is used as the display 710. In this case, as shown in FIG. 19, the current supply line in the display element 703 is not necessary.

又、この場合では、一例として図２０に示されるように、ドライブ回路７３０は、図１６に示される電界効果型トランジスタ（８１０、８２０）と同様な１つの電界効果型トランジスタ８４０のみで構成することができる。電界効果型トランジスタ８４０では、ゲート電極Ｇが所定の走査線に接続され、ソース電極Ｓが所定のデータ線に接続されている。又、ドレイン電極Ｄが液晶素子７７０の画素電極、及びコンデンサ７６０に接続されている。なお、図２０における符号７６２、７７２は、それぞれコンデンサ７６０、液晶素子７７０の対向電極（コモン電極）である。   In this case, as shown in FIG. 20 as an example, the drive circuit 730 is composed of only one field effect transistor 840 similar to the field effect transistor (810, 820) shown in FIG. Can do. In the field effect transistor 840, the gate electrode G is connected to a predetermined scanning line, and the source electrode S is connected to a predetermined data line. The drain electrode D is connected to the pixel electrode of the liquid crystal element 770 and the capacitor 760. Note that reference numerals 762 and 772 in FIG. 20 denote a counter electrode (common electrode) of the capacitor 760 and the liquid crystal element 770, respectively.

又、駆動回路は、第１の実施の形態に係る電界効果型トランジスタに代えて、第２〜第４の実施の形態に係る電界効果型トランジスタを有してもよい。   Further, the drive circuit may include the field effect transistors according to the second to fourth embodiments instead of the field effect transistor according to the first embodiment.

又、上記実施の形態では、システムがテレビジョン装置の場合について説明したが、これに限定されるものではない。要するに画像や情報を表示する装置として上記表示装置５２４を備えていれば良い。例えば、コンピュータ（パソコンを含む）と表示装置５２４とが接続されたコンピュータシステムであっても良い。   In the above embodiment, the case where the system is a television apparatus has been described. However, the present invention is not limited to this. In short, the display device 524 may be provided as a device for displaying images and information. For example, a computer system in which a computer (including a personal computer) and a display device 524 are connected may be used.

又、携帯電話、携帯型音楽再生装置、携帯型動画再生装置、電子ＢＯＯＫ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）等の携帯情報機器、スチルカメラやビデオカメラ等の撮像機器における表示手段に表示装置５２４を用いることができる。又、車、航空機、電車、船舶等の移動体システムにおける各種情報の表示手段に表示装置５２４を用いることができる。更に、計測装置、分析装置、医療機器、広告媒体における各種情報の表示手段に表示装置５２４を用いることができる。   In addition, the display device 524 is used as a display unit in a portable information device such as a mobile phone, a portable music player, a portable video player, an electronic BOOK, a PDA (Personal Digital Assistant), or an imaging device such as a still camera or a video camera. be able to. Further, the display device 524 can be used as a display unit for various information in a mobile system such as a car, an aircraft, a train, and a ship. Further, the display device 524 can be used as a display unit for various information in a measurement device, an analysis device, a medical device, and an advertising medium.

以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。   The preferred embodiments and the like have been described in detail above, but the present invention is not limited to the above-described embodiments and the like, and various modifications can be made to the above-described embodiments and the like without departing from the scope described in the claims. Variations and substitutions can be added.

１０、１０Ａ、１０Ｂ、１０Ｃ 電界効果型トランジスタ
１１ 基材
１２ 半導体膜
１３ ゲート絶縁膜
１４、１４Ａ、１４Ｂ、１４Ｃ ゲート電極
１５ ソース電極
１６ ドレイン電極
１７ ゲート電極被覆層
１４１、１４２、１４３ 導電膜 DESCRIPTION OF SYMBOLS 10, 10A, 10B, 10C Field effect transistor 11 Base material 12 Semiconductor film 13 Gate insulating film 14, 14A, 14B, 14C Gate electrode 15 Source electrode 16 Drain electrode 17 Gate electrode coating layer 141, 142, 143 Conductive film

特開２０１３−１７５７１０号公報JP 2013-175710 A

Claims (15)

基材上に形成された半導体膜と、
前記半導体膜上の一部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体膜と接するように形成されたソース電極及びドレイン電極と、を有し、
前記ソース電極及び前記ドレイン電極の膜厚は、前記ゲート絶縁膜の膜厚よりも薄く、
前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極と接しない領域を有することを特徴とする電界効果型トランジスタ。 A semiconductor film formed on a substrate;
A gate insulating film formed on a part of the semiconductor film;
A gate electrode formed on the gate insulating film;
A source electrode and a drain electrode formed to be in contact with the semiconductor film,
The film thickness of the source electrode and the drain electrode is smaller than the film thickness of the gate insulating film,
2. The field effect transistor according to claim 1, wherein the gate insulating film has a region not in contact with the source electrode and the drain electrode. トップゲート型であることを特徴とする請求項１に記載の電界効果型トランジスタ。   2. The field effect transistor according to claim 1, wherein the field effect transistor is a top gate type. 前記ゲート絶縁膜は、前記ゲート電極よりも幅が狭い領域を有することを特徴とする請求項１又は２に記載の電界効果型トランジスタ。   The field effect transistor according to claim 1, wherein the gate insulating film has a region narrower than the gate electrode. 前記ゲート電極が複数層からなることを特徴とする請求項１乃至３の何れか一項に記載の電界効果型トランジスタ。   The field effect transistor according to any one of claims 1 to 3, wherein the gate electrode includes a plurality of layers. 前記複数層のうち、前記ゲート絶縁膜に近い層ほど幅が狭いことを特徴とする請求項４に記載の電界効果型トランジスタ。   The field effect transistor according to claim 4, wherein a width closer to the gate insulating film among the plurality of layers is narrower. 基材上に形成された半導体膜と、
前記半導体膜上の一部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された複数層からなるゲート電極と、
前記半導体膜と接するように形成されたソース電極及びドレイン電極と、を有し、
前記複数層のうち、前記ゲート絶縁膜に近い層ほど幅が狭く、
前記ソース電極及び前記ドレイン電極の膜厚は、前記ゲート絶縁膜の膜厚と前記複数層のうち最上層を除く前記ゲート電極の膜厚とを合計した膜厚よりも薄く、
前記ゲート絶縁膜は、前記ソース電極及び前記ドレイン電極と接しない領域を有することを特徴とする電界効果型トランジスタ。 A semiconductor film formed on a substrate;
A gate insulating film formed on a part of the semiconductor film;
A gate electrode composed of a plurality of layers formed on the gate insulating film;
A source electrode and a drain electrode formed to be in contact with the semiconductor film,
Of the plurality of layers, the closer to the gate insulating film, the narrower the width,
The film thickness of the source electrode and the drain electrode is thinner than the total film thickness of the gate insulating film and the film thickness of the gate electrode excluding the uppermost layer among the plurality of layers.
2. The field effect transistor according to claim 1, wherein the gate insulating film has a region not in contact with the source electrode and the drain electrode. 前記ゲート電極上に形成された、前記ソース電極及びドレイン電極と同じ材料からなる導電膜を有することを特徴とする請求項１乃至６の何れか一項に記載の電界効果型トランジスタ。   The field effect transistor according to claim 1, further comprising a conductive film formed on the gate electrode and made of the same material as the source electrode and the drain electrode. 前記半導体膜が、酸化物半導体であることを特徴とする請求項１乃至７の何れか一項に記載の電界効果型トランジスタ。   The field effect transistor according to claim 1, wherein the semiconductor film is an oxide semiconductor. 駆動回路と、
前記駆動回路からの駆動信号に応じて光出力が制御される光制御素子と、を有し、
前記駆動回路は、請求項１乃至８の何れか一項に記載の電界効果型トランジスタにより前記光制御素子を駆動することを特徴とする表示素子。 A drive circuit;
A light control element whose light output is controlled according to a drive signal from the drive circuit,
The display device, wherein the drive circuit drives the light control element by the field effect transistor according to claim 1. 前記光制御素子は、エレクトロルミネッセンス素子、エレクトロクロミック素子、液晶素子、電気泳動素子、又はエレクトロウェッティング素子であることを特徴とする請求項９に記載の表示素子。   The display device according to claim 9, wherein the light control element is an electroluminescence element, an electrochromic element, a liquid crystal element, an electrophoretic element, or an electrowetting element. 請求項９又は１０に記載の表示素子を複数個配置した表示器と、
夫々の前記表示素子を個別に制御する表示制御装置と、を有することを特徴とする表示装置。 A display device in which a plurality of display elements according to claim 9 or 10 are arranged;
A display control device for individually controlling each of the display elements. 請求項１１に記載の表示装置と、
前記表示装置に画像データを供給する画像データ作成装置と、を有することを特徴とするシステム。 A display device according to claim 11;
And an image data creation device for supplying image data to the display device. 基材上に半導体膜を形成する工程と、
前記半導体膜上の一部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極と前記ゲート絶縁膜とを、同一マスクを用いたエッチングによりパターニングする工程と、
前記半導体膜と接するようにソース電極及びドレイン電極を形成する工程と、を有し、
前記ソース電極及び前記ドレイン電極を形成する工程では、前記ソース電極及び前記ドレイン電極の膜厚が前記ゲート絶縁膜の膜厚よりも薄く、かつ前記ゲート絶縁膜が前記ソース電極及び前記ドレイン電極と接しない領域を有するように、前記ソース電極及び前記ドレイン電極が形成されることを特徴とする電界効果型トランジスタの製造方法。 Forming a semiconductor film on the substrate;
Forming a gate insulating film on a part of the semiconductor film;
Forming a gate electrode on the gate insulating film;
Patterning the gate electrode and the gate insulating film by etching using the same mask;
Forming a source electrode and a drain electrode so as to be in contact with the semiconductor film,
In the step of forming the source electrode and the drain electrode, the film thickness of the source electrode and the drain electrode is smaller than the film thickness of the gate insulating film, and the gate insulating film is in contact with the source electrode and the drain electrode. A method of manufacturing a field effect transistor, characterized in that the source electrode and the drain electrode are formed so as to have a non-performing region. 前記ソース電極及び前記ドレイン電極を形成する工程では、前記ゲート電極上に、前記ソース電極及びドレイン電極と同じ材料からなる導電膜が形成されることを特徴とする請求項１３に記載の電界効果型トランジスタの製造方法。   The field effect type according to claim 13, wherein in the step of forming the source electrode and the drain electrode, a conductive film made of the same material as the source electrode and the drain electrode is formed on the gate electrode. A method for manufacturing a transistor. 前記ゲート電極は複数の導電膜からなり、
前記ゲート電極を形成する工程では、前記ゲート絶縁膜上に複数の前記導電膜を積層し、
前記パターニングする工程では、複数の前記導電膜を、前記ゲート絶縁膜に近い導電膜ほど幅が狭くなるようにエッチングすることを特徴とする請求項１３又は１４に記載の電界効果型トランジスタの製造方法。 The gate electrode is composed of a plurality of conductive films,
In the step of forming the gate electrode, a plurality of the conductive films are stacked on the gate insulating film,
15. The method of manufacturing a field effect transistor according to claim 13, wherein in the patterning step, the plurality of conductive films are etched such that the width of the conductive film closer to the gate insulating film becomes narrower. .
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