JP2018147166A - 演算処理装置及び演算処理装置の制御方法 - Google Patents
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Abstract
Description
図1は、比較例による演算処理装置101の構成例を示す図である。演算処理装置101は、メインメモリ102に接続され、命令制御ユニット111、演算ユニット112、命令キャッシュメモリ113、データキャッシュメモリ114、第1のエラーチェック訂正情報生成回路115、レジスタ群120、エラー処理回路118、第2のエラーチェック訂正情報生成回路119、パリティ復元回路121、及びパリティチェック回路122を有する。命令制御ユニット111は、IU(Instruction Unit)である。演算ユニット112は、EU(Execution Unit)である。レジスタ群120は、ワークレジスタ116及び汎用レジスタ117を有する。ワークレジスタ116は、ROB(Re Order Buffer)である。汎用レジスタ117は、GPR(General Purpose Register)である。
図4は、本実施形態による演算処理装置401の構成例を示す図である。演算処理装置401は、メインメモリ402に接続され、命令制御ユニット411、演算ユニット412、命令キャッシュメモリ413、データキャッシュメモリ414、第1のパリティチェック回路415、第1のエラーチェック訂正情報生成回路416、レジスタ417、定義テーブル418、パリティ復元回路419、エラー処理回路420、第2のパリティチェック回路421、及び第2のエラーチェック訂正情報生成回路422を有する。命令制御ユニット411は、IU(Instruction Unit)である。演算ユニット412は、EU(Execution Unit)である。エラー処理回路420は、リトライカウンタ423を有する。レジスタ417は、PGPR(Physical GPR)の記憶部であり、図1のワークレジスタ(ROB)116及び汎用レジスタ(GPR)117を1個のレジスタにまとめたものである。これにより、演算処理装置401の面積及び消費電力を低減することができる。
402 メインメモリ
411 命令制御ユニット
412 演算ユニット
413 命令キャッシュメモリ
414 データキャッシュメモリ
415 第1のパリティチェック回路
416 第1のエラーチェック訂正情報生成回路
417 レジスタ
418 定義テーブル
419 パリティ復元回路
420 エラー処理回路
421 第2のパリティチェック回路
422 第2のエラーチェック訂正情報生成回路
423 リトライカウンタ
Claims (10)
- 入力されたデータのエラーをエラーチェック情報に基づいてチェックする第1のエラーチェック部と、
前記第1のエラーチェック部がエラーを検出した場合、入力された前記データに対してエラーチェック訂正情報及びエラー訂正不能情報を付加して出力し、前記第1のエラーチェック部がエラーを検出しなかった場合、入力された前記データに対してエラーチェック訂正情報を付加して出力する第1のエラーチェック訂正情報生成部と、
前記第1のエラーチェック部がエラーを検出した場合、前記エラーチェック訂正情報及び前記エラー訂正不能情報が付加されたデータを記憶するとともに、前記第1のエラーチェック部がエラーを検出しなかった場合、前記エラーチェック訂正情報が付加されたデータを記憶する記憶部と、
前記記憶部が記憶する完了前のデータを完了した場合、完了後のデータを命令順に前記記憶部に記憶する命令制御部と、
前記記憶部が記憶するデータを読み出し、読み出した前記データに付加する前記エラーチェック訂正情報に基づいて、読み出した前記データのエラーをチェックし、エラーが検出されなかった場合、読み出した前記データに基づいて演算を行う演算部と、
前記演算部がエラーを検出した場合、前記記憶部が記憶する全てのデータを読み出すとともに読み出した全てのデータの各々に付加されているエラーチェック訂正情報に基づいて、読み出した各データのエラーをチェックし、訂正可能なエラーが検出された場合、前記エラーチェック訂正情報に基づいてエラーが検出されたデータを訂正する処理部とを有する演算処理装置。 - 前記演算部が訂正可能でないエラーを検出した場合、前記エラーが検出されたデータに前記エラー訂正不能情報が付加されているかをチェックし、前記エラー訂正不能情報が付加されていない場合にはエラー情報を送信し、前記エラー訂正不能情報が付加されている場合にはエラー情報を送信しない請求項1に記載の演算処理装置。
- 前記演算部は、前記処理部によるデータの訂正の後、前記記憶部が記憶するデータを読み出し、前記読み出したデータに付加されている前記エラーチェック訂正情報を基に前記読み出したデータのエラーをチェックし、エラーが検出されなかった場合には、前記読み出したデータを基に演算を行い、
前記処理部は、前記演算部がエラーを検出した回数をカウントし、前記演算部がエラーを検出した回数が閾値以上になった場合には、エラー情報を送信する請求項1又は2に記載の演算処理装置。 - さらに、前記エラーチェック情報が付加された前記データを記憶するデータキャッシュメモリ部を有し、
前記命令制御部は、命令に応じて、前記データキャッシュメモリ部に記憶されている前記データを、前記第1のエラーチェック部及び前記第1のエラーチェック訂正情報生成部を介して前記記憶部に完了前のデータとして書き込む請求項1乃至3のいずれか1項に記載の演算処理装置。 - さらに、前記記憶部の完了前のデータのアドレスと前記記憶部の完了後のデータのアドレスを記憶するテーブル部を有し、
前記命令制御部は、前記テーブル部を参照し、前記記憶部に記憶されている完了前のデータを完了後のデータとして前記記憶部に記憶させ、前記テーブル部を更新する請求項1乃至4のいずれか1項に記載の演算処理装置。 - 前記命令制御部は、前記テーブル部を参照し、アドレスを含む演算命令を発行し、
前記演算部は、前記アドレスを含む演算命令を受信し、前記アドレスのデータを前記記憶部から読み出す請求項5に記載の演算処理装置。 - 前記第1のエラーチェック訂正情報生成部は、前記データ及び前記エラーチェック情報を基に前記エラーチェック訂正情報を生成し、
さらに、前記演算部が前記記憶部から読み出した前記データ及び前記データに付加されている前記エラーチェック訂正情報に基づいて、前記エラーチェック情報を復元するエラーチェック情報復元部を有する請求項1乃至6のいずれか1項に記載の演算処理装置。 - 前記演算部は、前記演算されたデータ及び前記データに対応するエラーチェック情報を出力し、
さらに、前記演算部が演算したデータのエラーをエラーチェック情報に基づいてチェックする第2のエラーチェック部と、
前記第2のエラーチェック部がエラーを検出した場合、前記演算部が演算したデータに対してエラーチェック訂正情報及びエラー訂正不能情報を付加して出力し、前記第2のエラーチェック部がエラーを検出しなかった場合、前記演算部が演算したデータに対してエラーチェック訂正情報を付加して出力する第2のエラーチェック訂正情報生成部とを有し、
前記記憶部は、前記第2のエラーチェック部がエラーを検出した場合、前記エラーチェック訂正情報及び前記エラー訂正不能情報が付加された前記データを記憶し、前記第2のエラーチェック部がエラーを検出しなかった場合、前記エラーチェック訂正情報が付加された前記データを記憶する請求項1乃至7のいずれか1項に記載の演算処理装置。 - 前記エラー訂正不能情報は、前記エラーチェック訂正情報のビット操作により付加される請求項1乃至8のいずれか1項に記載の演算処理装置。
- 演算処理装置の制御方法において、
前記演算処理装置が有する第1のエラーチェック部が、入力されたデータのエラーをエラーチェック情報に基づいてチェックし、
前記演算処理装置が有する第1のエラーチェック訂正情報生成部が、前記第1のエラーチェック部がエラーを検出した場合、入力された前記データに対してエラーチェック訂正情報及びエラー訂正不能情報を付加して出力し、前記第1のエラーチェック部がエラーを検出しなかった場合、入力された前記データに対してエラーチェック訂正情報を付加して出力し、
前記演算処理装置が有する記憶部が、前記第1のエラーチェック部がエラーを検出した場合、前記エラーチェック訂正情報及び前記エラー訂正不能情報が付加されたデータを記憶するとともに、前記第1のエラーチェック部がエラーを検出しなかった場合、前記エラーチェック訂正情報が付加されたデータを記憶し、
前記演算処理装置が有する命令制御部が、前記記憶部が記憶する完了前のデータを完了した場合、完了後のデータを命令順に前記記憶部に記憶し、
前記演算処理装置が有する演算部が、前記記憶部が記憶するデータを読み出し、読み出した前記データに付加する前記エラーチェック訂正情報に基づいて、読み出した前記データのエラーをチェックし、エラーが検出されなかった場合、読み出した前記データに基づいて演算を行い、
前記演算処理装置が有する処理部が、前記演算部がエラーを検出した場合、前記記憶部が記憶する全てのデータを読み出すとともに読み出した全てのデータの各々に付加されているエラーチェック訂正情報に基づいて、読み出した各データのエラーをチェックし、訂正可能なエラーが検出された場合、前記エラーチェック訂正情報に基づいてエラーが検出されたデータを訂正する演算処理装置の制御方法。
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