JP2018097235A - 駆動回路および表示装置 - Google Patents
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Abstract
Description
1.実施の形態(表示装置)
2.変形例(表示装置)
3.適用例(電子機器)
[構成]
図1は、本技術の一実施の形態に係る表示装置1の概略構成を表したものである。表示装置1は、例えば、画素アレイ部10、コントローラ20およびドライバ30を備えている。コントローラ20およびドライバ30が、本技術の「駆動回路」の一具体例に対応する。画素アレイ部10は、複数の画素11が行列状に配置されてなる。コントローラ20およびドライバ30は、外部から入力された映像信号Dinおよび同期信号Tinに基づいて、複数の画素11を駆動する。
図2は、画素アレイ部10に含まれる各画素11の回路構成の一例を表したものである。画素アレイ部10は、コントローラ20およびドライバ30によって各画素11がアクティブマトリクス駆動されることにより、外部から入力された映像信号Dinおよび同期信号Tinに基づく画像を表示する。画素アレイ部10は、行方向に延在する複数の走査線WSLおよび複数の電源線DSLと、列方向に延在する複数の信号線DTLとを有している。画素アレイ部10は、さらに、走査線WSLと信号線DTLとが互いに交差する箇所ごとに1つずつ設けられた複数の画素11を有している。
次に、コントローラ20について説明する。コントローラ20は、例えば、映像信号処理回路21、タイミング生成回路22および電源回路23を有している。映像信号処理回路21は、例えば、外部から入力されたデジタルの映像信号Dinに対して所定の補正を行い、それにより得られた映像信号に基づいて、信号電圧Vsigを生成する。映像信号処理回路21は、例えば、生成した信号電圧Vsigを水平セレクタ31に出力する。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。タイミング生成回路22は、ドライバ30内の各回路が連動して動作するように制御するものである。タイミング生成回路22は、例えば、外部から入力された同期信号Tinに応じて(同期して)、ドライバ30内の各回路に対して制御信号を出力する。電源回路23は、水平セレクタ31、ライトスキャナ32、電源スキャナ33、映像信号処理回路21およびタイミング生成回路22等の種々の回路で必要となる種々の固定電圧を生成し、供給する。
次に、ライトスキャナ32による走査について説明する。
次に、本実施の形態の表示装置1の動作(消光から発光までの動作)について説明する。本実施の形態では、有機EL素子13のI−V特性が経時変化しても、その影響を受けることなく、有機EL素子13の発光輝度を一定に保つようにするために、有機EL素子13のI−V特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタTr1の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機EL素子13の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。
まず、コントローラ20およびドライバ30は、駆動トランジスタTr1のゲート−ソース間電圧Vgsを駆動トランジスタTr1の閾値電圧Vthに近づける閾値補正の準備を行う。閾値補正の準備前、有機EL素子13は発光している。このとき、走査線WSLの電圧がVoffとなっており、電源線DSLの電圧がVccとなっている。駆動トランジスタTr1は飽和領域で動作するので、有機EL素子13に流れる電流は、駆動トランジスタTr1のゲート−ソース間電圧Vgsの大きさに応じた値となっている。
次に、コントローラ20およびドライバ30は、駆動トランジスタTr1の閾値補正の動作を行う。具体的には、信号線DTLの電圧がVofsとなっており、かつ、走査線WSLの電圧がVonとなっている間に、電源スキャナ33は、制御信号に応じて電源線DSLの電圧をVssからVccに上げる(T4)。すると、駆動トランジスタTr1のドレイン−ソース間に電流が流れ、ソース電圧Vsが上昇する。このとき、ソース電圧VsがVofs−Vthよりも低い場合(閾値補正がまだ完了していない場合)には、駆動トランジスタTr1がカットオフするまで(ゲート−ソース間電圧VgsがVthになるまで)、駆動トランジスタTr1のドレイン−ソース間に電流が流れ、保持容量Csが充電される。このとき、駆動トランジスタTr1のソース電圧Vsは、時間の経過とともに上昇していく。その結果、ゲート電圧VgがVofsとなり、保持容量Csが充電され、ゲート−ソース間電圧VgsがVthに近づいていく。
その後、待機期間中に、水平セレクタ31は、信号線DTLの電圧をVofsからVsigに切り替える。
待機期間が終了した後(つまり閾値補正が完了した後)、コントローラ20およびドライバ30は、映像信号Dinに応じた信号電圧Vsigの書き込みと、移動度補正を行う。具体的には、信号線DTLの電圧がVsigとなっており、かつ電源線DSLの電圧がVccとなっている間に、ライトスキャナ32は、制御信号に応じて走査線WSLの電圧をVoffからVonに上げ(T7)、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr1のゲート電圧Vgが信号線DTLの電圧Vsigとなる。
次に、ライトスキャナ32は、制御信号に応じて走査線WSLの電圧をVonからVoffに下げる(T8)。すると、駆動トランジスタTr1のゲートがフローティングとなり、駆動トランジスタTr1のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、それにともなってゲート電圧Vgも上昇する。その結果、有機EL素子13が所望の輝度で発光する。
次に、比較例と対比しつつ、本実施の形態の表示装置1における効果について説明する。
以下に、上記実施の形態の表示装置1の種々の変形例について説明する。なお、以下では、上記実施の形態の表示装置1と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の表示装置1と共通する構成要素についての説明は、適宜、省略されるものとする。
上記実施の形態では、ライトスキャナ32は、複数の画素11を線順次で走査していた。しかし、上記実施の形態において、ライトスキャナ32は、複数の画素11を、複数の画素行ごとに順次、走査してもよい。例えば、図13に示したように、ライトスキャナ32は、複数の画素11を、2画素行ごとに順次、走査してもよい。本変形例に係る複数の走査パルスSPkにおいて、走査の開始タイミングTsが相対的に早い走査パルスSPn,SPn+1と、走査の開始タイミングTsが相対的に遅い走査パルスSPn+2,SPn+3とに着目したとする。このとき、走査パルスSPn,SPn+1に含まれる、第2パルスP2寄りの第1パルスP1である第1特定パルスP1*のオフタイミングtoff1と、走査パルスSPn+2,SPn+3に含まれる、第1特定パルスP1*の印加期間と重複する期間ΔTに印加される第1パルスP1である第2特定パルスP1**のオフタイミングtoff2とが互いに異なっている。
上記変形例Aに係る複数の走査パルスSPkにおいて、例えば、図14に示したように、開始タイミングTsが互いに共通する複数の走査パルスSPn,SPn+1において、それぞれの第1特定パルスP1*のオフタイミングtoff1が互いに異なっていてもよい。ただし、このとき、開始タイミングTsが互いに共通する複数の走査パルスSPn,SPn+1に含まれる1つのオフタイミングtoff1と、開始タイミングTsが互いに共通する複数の走査パルスSPn+2,SPn+3に含まれる複数の第2特定パルスP1**のうちの少なくとも1つのオフタイミングtoff2とが互いに等しくなっていてもよい。この場合であっても、例えば、図15に示したような場合(全てのオフタイミングtoff1,toff2が互いに等しい場合)と比べて、第1特定パルスP1*および第2特定パルスP1**のオフタイミングtoff1,toff2における、信号線DTLと走査線WSLとのカップリングが抑制される。その結果、閾値補正に起因する画面表示のざらつきを低減することができる。
以下、上記実施の形態およびその変形例(以下、「上記実施の形態等」と称する。)で説明した表示装置1の適用例について説明する。上記実施の形態の表示装置1は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
(1)
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を備え、
各前記走査パルスは、映像信号に対応する信号電圧が入力されない期間に走査対象の前記画素に印加される複数の第1パルスと、前記信号電圧が入力される期間に走査対象の前記画素に印加される第2パルスとを含み、
複数の前記走査パルスにおいて、走査の開始タイミングが相対的に早い第1走査パルスと、走査の開始タイミングが相対的に遅い第2走査パルスとに着目したときに、前記第1走査パルスに含まれる、前記第2パルス寄りの前記第1パルスである第1特定パルスのオフタイミングと、前記第2走査パルスに含まれる、前記第1特定パルスの印加期間と重複する期間に印加される前記第1パルスである第2特定パルスのオフタイミングとが互いに異なっている
駆動回路。
(2)
前記第1特定パルスの幅と前記第2特定パルスの幅が、互いに等しくなっている
(1)に記載の駆動回路。
(3)
前記第1特定パルスのオンタイミングと前記第2特定パルスのオンタイミングが、互いに等しくなっている
(1)に記載の駆動回路。
(4)
前記第1特定パルスは、複数の前記第1パルスにおける最後のパルスである
(1)ないし(3)のいずれか1つに記載の駆動回路。
(5)
前記第1走査パルスが印加される画素行と前記第2走査パルスが印加される画素行が、互いに隣接している
(1)ないし(4)のいずれか1つに記載の駆動回路。
(6)
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素と、
複数の前記画素を駆動する駆動回路と
を備え、
前記駆動回路は、
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を有し、
各前記走査パルスは、映像信号に対応する信号電圧が入力されない期間に走査対象の前記画素に印加される複数の第1パルスと、前記信号電圧が入力される期間に走査対象の前記画素に印加される第2パルスとを含み、
複数の前記走査パルスにおいて、走査の開始タイミングが相対的に早い第1走査パルスと、走査の開始タイミングが相対的に遅い第2走査パルスとに着目したときに、前記第1走査パルスに含まれる、前記第2パルス寄りの前記第1パルスである第1特定パルスのオフタイミングと、前記第2走査パルスに含まれる、前記第1特定パルスの印加期間と重複する期間に印加される前記第1パルスである第2特定パルスのオフタイミングとが互いに異なっている
表示装置。
Claims (6)
- 各々が発光素子と画素回路とを含み、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を備え、
各前記走査パルスは、映像信号に対応する信号電圧が入力されない期間に走査対象の前記画素に印加される複数の第1パルスと、前記信号電圧が入力される期間に走査対象の前記画素に印加される第2パルスとを含み、
複数の前記走査パルスにおいて、走査の開始タイミングが相対的に早い第1走査パルスと、走査の開始タイミングが相対的に遅い第2走査パルスとに着目したときに、前記第1走査パルスに含まれる、前記第2パルス寄りの前記第1パルスである第1特定パルスのオフタイミングと、前記第2走査パルスに含まれる、前記第1特定パルスの印加期間と重複する期間に印加される前記第1パルスである第2特定パルスのオフタイミングとが互いに異なっている
駆動回路。 - 前記第1特定パルスの幅と前記第2特定パルスの幅が、互いに等しくなっている
請求項1に記載の駆動回路。 - 前記第1特定パルスのオンタイミングと前記第2特定パルスのオンタイミングが、互いに等しくなっている
請求項1に記載の駆動回路。 - 前記第1特定パルスは、複数の前記第1パルスにおける最後のパルスである
請求項1に記載の駆動回路。 - 前記第1走査パルスが印加される画素行と前記第2走査パルスが印加される画素行が、互いに隣接している
請求項4に記載の駆動回路。 - 各々が発光素子と画素回路とを含み、行列状に配置された複数の画素と、
複数の前記画素を駆動する駆動回路と
を備え、
前記駆動回路は、
各々が発光素子と画素回路とを含み、行列状に配置された複数の画素に対して所定の単位行ごとに走査パルスを順次出力する出力部を有し、
各前記走査パルスは、映像信号に対応する信号電圧が入力されない期間に走査対象の前記画素に印加される複数の第1パルスと、前記信号電圧が入力される期間に走査対象の前記画素に印加される第2パルスとを含み、
複数の前記走査パルスにおいて、走査の開始タイミングが相対的に早い第1走査パルスと、走査の開始タイミングが相対的に遅い第2走査パルスとに着目したときに、前記第1走査パルスに含まれる、前記第2パルス寄りの前記第1パルスである第1特定パルスのオフタイミングと、前記第2走査パルスに含まれる、前記第1特定パルスの印加期間と重複する期間に印加される前記第1パルスである第2特定パルスのオフタイミングとが互いに異なっている
表示装置。
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