JP2018073924A - Manufacturing method of semiconductor laser element, chip-on sub-mount element, and semiconductor laser device - Google Patents
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Abstract
Description
本発明は、半導体レーザ素子の製造方法、チップオンサブマウント素子、および半導体レーザ装置に関する。 The present invention relates to a method for manufacturing a semiconductor laser element, a chip-on-submount element, and a semiconductor laser device.
従来、サブマウント基板上に半導体チップ(レーザチップ)が載置されたサブマウント素子(チップオンサブマウント素子)が、例えばステムに搭載されたキャンタイプの半導体レーザ装置が知られている。一方、さらなる高出力化のために、半導体チップが載置されたチップオンサブマウント素子が同一パッケージに複数搭載された半導体レーザ装置も検討されている(例えば特許文献1参照。)。 2. Description of the Related Art Conventionally, a can type semiconductor laser device in which a submount element (chip-on-submount element) in which a semiconductor chip (laser chip) is mounted on a submount substrate is mounted on a stem, for example, is known. On the other hand, in order to further increase the output, a semiconductor laser device in which a plurality of chip-on-submount elements on which a semiconductor chip is mounted is mounted in the same package has been studied (for example, see Patent Document 1).
ところが、半導体レーザチップの導通試験等は、通常、パッケージに組み上げられた後に実行されており、その時点でチップの不具合が確認されると、材料等が無駄になる。特に、複数のチップオンサブマウント素子が同一パッケージに組み込まれた場合、1つの素子でも初期不良を生じていると、導通試験でパッケージ全体が不良品となって材料等の無駄が大きい。
一方、レーザチップ段階で(即ちレーザチップが個々独立の状態で)導通試験等を行って不良を確認する方式が考えられるが、不良確認のためにレーザチップにピン押圧が行われると、押圧時の荷重によりレーザチップが破壊されたり、または、ダメージが加わり短寿命になったり、といった問題があった。
そこで、本発明は、レーザチップ段階での導通試験等の押圧荷重によるレーザチップの破壊や短寿命化を抑制することを課題とする。
However, a semiconductor laser chip continuity test or the like is usually performed after being assembled into a package, and if a chip failure is confirmed at that time, materials and the like are wasted. In particular, when a plurality of chip-on-submount elements are incorporated in the same package, if even one element has an initial failure, the entire package becomes a defective product in the continuity test, resulting in a large waste of materials.
On the other hand, a method of confirming a defect by conducting a continuity test or the like at the laser chip stage (that is, in a state where the laser chips are individually independent) can be considered, but when a pin is pressed on the laser chip for defect confirmation, There is a problem that the laser chip is broken by the load of the above, or damage is applied to shorten the life.
Therefore, an object of the present invention is to suppress laser chip breakage and shortening of service life due to a pressing load such as a continuity test at the laser chip stage.
上記課題を解決するために、本発明に係る半導体レーザ素子の製造方法の一態様は、互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板上にレーザチップを固定するチップ固定工程と、上記レーザチップの両極を互いに電気的に独立に上記サブマウント基板上の各電極と接続する接続工程と、上記接続工程後に上記各電極に通電ピンを接触させ、それら通電ピンによって上記サブマウント基板を放熱板に押圧する押圧工程と、上記通電ピンと上記各電極を介して上記レーザチップに通電する通電工程と、を経る。
このような半導体レーザ素子の製造方法によれば、レーザチップが個々独立の状態での導通試験等が可能であるため材料の無駄が抑制されるとともに、導通試験等に際し通電ピンがサブマウント基板上の電極に押圧されるので、レーザチップの破壊や短寿命化が抑制される。
In order to solve the above problems, one aspect of a method for manufacturing a semiconductor laser device according to the present invention is a chip for fixing a laser chip on a submount substrate on which a plurality of electrodes electrically separated from each other are arranged. A fixing step, a connecting step in which both electrodes of the laser chip are electrically connected to each electrode on the submount substrate independently of each other, an energizing pin is brought into contact with each electrode after the connecting step, and the energizing pins are used to A pressing process of pressing the submount substrate against the heat sink and an energization process of energizing the laser chip through the energization pins and the electrodes are performed.
According to such a method of manufacturing a semiconductor laser device, the continuity test or the like can be performed in a state where the laser chips are individually independent, so that waste of material is suppressed and the energization pin is connected to the submount substrate during the continuity test or the like. Therefore, the laser chip is prevented from being broken or shortened in life.
上記半導体レーザ素子の製造方法において、上記サブマウント基板と上記レーザチップとを有して上記通電工程を経たチップオンサブマウント素子を、そのレーザチップが発光に伴って発する熱を吸収する1つのヒートシンクに対して複数固定する素子固定工程を更に経てもよい。
このような素子固定工程を経ることで、導通試験等が済んだチップオンサブマウント素子を複数備えた高出力の半導体レーザ装置などを製造することができる。ヒートシンクに固定されるチップオンサブマウント素子は通電工程を経て動作が確認済みであるので、材料の無駄も少ない。
In the method of manufacturing a semiconductor laser element, a chip-on submount element having the submount substrate and the laser chip and having undergone the energization step is used as one heat sink that absorbs heat generated by light emission of the laser chip. Further, an element fixing step of fixing a plurality may be further performed.
Through such an element fixing step, a high-power semiconductor laser device or the like having a plurality of chip-on-submount elements that have undergone a continuity test or the like can be manufactured. Since the operation of the chip-on-submount element fixed to the heat sink has been confirmed through the energization process, there is little waste of material.
また、上記半導体レーザ素子の製造方法において、上記サブマウント基板と上記レーザチップとを有したチップオンサブマウント素子の単体について上記レーザチップの特性を検査する検査工程を更に経ることが好ましい。高い精度での不良品確認や、製品として保証される特性の確認などが検査工程で可能となる。
また、上記半導体レーザ素子の製造方法において、上記通電工程は、上記レーザチップに対するバーンインのために通電する工程であってもよい。バーンインによって初期不良品は確実に排除されて良品のみが選別される。
より具体的には、上記通電工程は、上記レーザチップに対する特性検査のための通電よりも長時間に亘って通電する工程であってもよい。このような通電はレーザチップに負荷を掛けるので、不良品は特性が劣化して排除され、良品は特性が安定化する。
In the method of manufacturing a semiconductor laser element, it is preferable that an inspection step of inspecting characteristics of the laser chip for a single chip-on submount element having the submount substrate and the laser chip is further performed. It is possible to check defective products with high accuracy and to check the characteristics guaranteed as products in the inspection process.
In the method for manufacturing a semiconductor laser device, the energization step may be a step of energizing for burn-in to the laser chip. By burn-in, initial defective products are surely eliminated and only good products are selected.
More specifically, the energization step may be a step of energizing for a longer time than energization for characteristic inspection of the laser chip. Since such energization places a load on the laser chip, defective products are eliminated due to their characteristics being deteriorated, and non-defective products are stabilized.
また、上記課題を解決するために、本発明に係るチップオンサブマウント素子の一態様は、互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板と、上記サブマウント基板上に固定され、両極が互いに電気的に独立にそのサブマウント基板上の各電極と接続されたレーザチップと、を備える。
このようなチップオンサブマウント素子によれば、サブマウント基板に配置された電極を介した導通試験等が個々のレーザチップに対して可能となるため材料の無駄が抑制されるとともに、導通試験等に際した通電ピンの押圧はサブマウント基板上の電極で行うことができるので、レーザチップの破壊や短寿命化が抑制される。
In order to solve the above problems, an aspect of the chip-on-submount element according to the present invention includes a submount substrate on which a plurality of electrodes electrically separated from each other are arranged on the surface, and the submount substrate. And a laser chip in which both poles are electrically connected to each electrode on the submount substrate independently of each other.
According to such a chip-on-submount element, a continuity test or the like via an electrode arranged on the submount substrate can be performed for each laser chip, so that waste of material is suppressed and a continuity test or the like is performed. Since the pressing of the energizing pin at this time can be performed by the electrode on the submount substrate, the laser chip can be prevented from being broken or shortened.
上記チップオンサブマウント素子において、上記複数の電極は、上記レーザチップに対するバーンインに用いられる電極であってもよい。バーンインによって初期不良品は確実に排除されて良品のみが選別される。
より具体的には、上記複数の電極は、上記レーザチップに対する特性検査のための通電よりも長時間に亘った通電に用いられる電極であってもよい。
また、上記複数の電極は、上記サブマウント基板の長手方向に並んで配置されたものであってもよい。このような電極配置は、サブマウント基板上の面積を有効に活用した電極配置であるので装置の小型化に寄与する。
また、上記複数の電極は、上記レーザチップの共振器の長さ方向に並んで配置されたものであってもよい。このような電極配置は、レーザチップの幅方向におけるチップオンサブマウント素子のサイズを抑制する配置であるので装置の小型化に寄与する。
In the chip-on-submount element, the plurality of electrodes may be electrodes used for burn-in to the laser chip. By burn-in, initial defective products are surely eliminated and only good products are selected.
More specifically, the plurality of electrodes may be electrodes used for energization over a longer period of time than energization for characteristic inspection on the laser chip.
The plurality of electrodes may be arranged side by side in the longitudinal direction of the submount substrate. Since such an electrode arrangement is an electrode arrangement that effectively uses the area on the submount substrate, it contributes to miniaturization of the apparatus.
The plurality of electrodes may be arranged side by side in the length direction of the resonator of the laser chip. Such an electrode arrangement is an arrangement that suppresses the size of the chip-on-submount element in the width direction of the laser chip, and thus contributes to miniaturization of the apparatus.
また、上記チップオンサブマウント素子において、上記レーザチップが、上記サブマウント基板の中心から偏った位置に固定されたものであり、上記複数の電極が、上記レーザチップを挟んだ上記サブマウント基板の両側のうち、広い方の側に配置されたものであってもよい。このようなレーザチップと電極との配置も、レーザチップの幅方向におけるチップオンサブマウント素子のサイズを抑制する配置であるので装置の小型化に寄与する。 In the chip-on-submount element, the laser chip is fixed at a position deviated from the center of the submount substrate, and the plurality of electrodes are arranged on the submount substrate with the laser chip sandwiched therebetween. It may be arranged on the wider side of both sides. Such an arrangement of the laser chip and the electrode is also an arrangement for suppressing the size of the chip-on-submount element in the width direction of the laser chip, which contributes to the miniaturization of the apparatus.
さらに、上記課題を解決するために、本発明に係る半導体レーザ装置の一態様は、互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板と、上記サブマウント基板上に固定され、両極が互いに電気的に独立にそのサブマウント基板上の各電極と接続されたレーザチップと、上記サブマウント基板が固定され、レーザチップが発光に伴って発する熱を吸収するヒートシンクと、上記ヒートシンクによって吸収された熱を放熱する放熱体と、を備える。
このような半導体レーザ装置によれば、サブマウント基板に配置された電極を介した導通試験等が個々のレーザチップに対して可能となるため材料の無駄が抑制されるとともに、導通試験等に際した通電ピンの押圧はサブマウント基板上の電極で行うことができるので、レーザチップの破壊や短寿命化が抑制される。
Furthermore, in order to solve the above-described problem, one embodiment of a semiconductor laser device according to the present invention includes a submount substrate on which a plurality of electrodes electrically separated from each other are arranged on a surface, and fixed on the submount substrate. A laser chip in which both electrodes are electrically connected to each electrode on the submount substrate independently of each other, a heat sink that fixes the submount substrate and absorbs heat generated by light emission from the laser chip, and And a heat radiator that dissipates heat absorbed by the heat sink.
According to such a semiconductor laser device, the continuity test and the like through the electrodes arranged on the submount substrate can be performed for each laser chip, so that waste of material is suppressed and the continuity test and the like are performed. Since the current pin can be pressed by the electrode on the submount substrate, the laser chip can be prevented from being broken or shortened.
本発明によれば、レーザチップ段階での導通試験等の押圧荷重によるレーザチップの破壊や短寿命化が抑制される。 According to the present invention, destruction of the laser chip and shortening of the service life due to a pressing load such as a continuity test at the laser chip stage are suppressed.
以下、本発明の実施の形態を図面に基づいて説明する。
図1は、本発明の半導体レーザ装置の一実施形態を示す図である。
本実施形態の半導体レーザ装置1は、金属ケース2内に例えば4個のモジュール3が組み込まれたマルチダイパッケージとなっている。金属ケース2の上面は、図示が省略されたガラス窓によって覆われているものとする。
各モジュール3は、後述するようにレーザダイオード(LD)チップを複数個備えており金属ケース2の上面へとレーザ光を射出(発光)する。このように、1つの半導体レーザ装置1内に複数のLDチップが組み込まれることによって高出力の装置が実現されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram showing an embodiment of a semiconductor laser device of the present invention.
The semiconductor laser device 1 of the present embodiment is a multi-die package in which, for example, four
Each
金属ケース2は各モジュール3が発光に伴って発する熱を放熱する役割を有し、本発明にいう放熱体の一例に相当する。なお、本発明にいう放熱体としては、金属ケース2とは別の放熱ブロックが備えられてもよく、あるいは放熱フィンが備えられてもよい。
金属ケース2にはリードピン4も備えられており、このリードピン4を介して各モジュール3に電力が供給される。
図1に示す半導体レーザ装置1は、本発明の半導体レーザ素子の製造方法で製造対象となる半導体レーザ素子の一例に相当する。また、図1に示す各モジュール3も、本発明の半導体レーザ素子の製造方法で製造対象となる半導体レーザ素子の一例に相当する。
The
The
A semiconductor laser device 1 shown in FIG. 1 corresponds to an example of a semiconductor laser element to be manufactured by the semiconductor laser element manufacturing method of the present invention. Each
図2は、モジュール3を示す図である。但し、モジュール3の向きは図1とは異なっている。
モジュール3は、例えば銅製の1つのヒートシンク5に例えば6個のチップオンサブマウント素子6が固定された構造を有している。各チップオンサブマウント素子6は、後述するようにLDチップを1つずつ備えていて、図2の右方向へとレーザ光を射出(発光)する。また、1つのモジュール3に備えられた複数のチップオンサブマウント素子6は、直列回路を形成しているので、いずれか1つのチップオンサブマウント素子6が不良品であるとモジュール3全体が不良品となる。
FIG. 2 is a diagram showing the
The
モジュール3に備えられた各チップオンサブマウント素子6は、発光に伴う熱をヒートシンク5に逃がす。ヒートシンク5が吸収した熱は、図1に示す金属ケース2を介して放熱される。
装置の小型化を目的として、チップオンサブマウント素子6の相互間隔は、ヒートシンク5による熱吸収に必要な間隔が残る程度に狭められている。
図3は、チップオンサブマウント素子6の構造を示す図である。
図3(A)には上面図が示され、図3(B)には断面図が示されている。
Each chip-on-
For the purpose of reducing the size of the device, the distance between the chip-on-
FIG. 3 is a diagram showing the structure of the chip-on
FIG. 3A shows a top view, and FIG. 3B shows a cross-sectional view.
チップオンサブマウント素子6は、いわゆるCOS(Chip on Submount)であり、サブマウント基板20上にLDチップ10が例えばハンダ30で固定された構造を有する。LDチップ10が、本発明にいうレーザチップの一例に相当し、サブマウント基板20が、本発明にいうサブマウント基板の一例に相当する。
図3に示す例では、LDチップ10の発光層11が、サブマウント基板20に近い側に位置しているので、レーザ光の光束の一部がサブマウント基板20によって遮られること(いわゆるケラレ)の回避を目的として、LDチップ10の発光端12がサブマウント基板20の端から突き出されている。
The chip-on
In the example shown in FIG. 3, since the
サブマウント基板20は、絶縁性基板23上に、相互間が絶縁された複数(ここの例では2つ)の電極21,22が配置された構造を有する。ここで絶縁性基板23は、例えば、窒化アルミニウム(AlN)、炭化ケイ素(SiC)、ダイヤモンドなどの絶縁性材料のほか、絶縁性材料と導電性材料とを組み合わせた絶縁性を有する複層構造により構成されていてもよい。LDチップ10のP側とN側との両極は、ここに示す例ではLDチップ10の上面と下面に位置しており、LDチップ10の下面側はハンダ30を介してサブマウント基板20上の一方の電極22に接続されている。そして、LDチップ10の上面側は、金線40によるいわゆるワイヤボンディングで、サブマウント基板20上の他方の電極21に接続されている。
The
サブマウント基板20上の各電極21,22は、ハンダ30や金線40などから十分に離れた箇所に、φ0.3mmのピン領域21a,22aを包含して広がった通電スペースを有している。
また、図3に示す例では、サブマウント基板20上の複数の電極21,22は、サブマウント基板20の長手方向(図3(A)の上下方向)に並んだ配置となっている。この電極配置により、サブマウント基板20の面積が有効に活用されるので、充分な通電スペースが確保されつつチップオンサブマウント素子6の幅方向のサイズが抑制されている。近年、半導体レーザ装置1の高出力化に伴って、LDチップ10の共振器長が長くなり、LDチップ10を載置したチップオンサブマウント素子6の面積も大きくなってきているため、幅方向のサイズ抑制は半導体レーザ装置1の小型化に大きく寄与する。
Each of the
In the example shown in FIG. 3, the plurality of
また、図3に示す例では、サブマウント基板20上の複数の電極21,22は、LDチップ10の共振器の長さ方向に並んだ配置にもなっている。この電極配置により、LDチップ10の幅方向におけるチップオンサブマウント素子6のサイズが抑制され、この意味でも装置の小型化に寄与している。
また、図3に示す例では、LDチップ10がサブマウント基板20の中心から偏った位置に配備されており、複数の電極21,22は、LDチップ10を挟んだサブマウント基板20の両側のうち、広い方の側に配置されている。この電極配置によってもLDチップ10の幅方向におけるチップオンサブマウント素子6のサイズが抑制され、この意味でも装置の小型化に寄与している。
In the example shown in FIG. 3, the plurality of
In the example shown in FIG. 3, the
LDチップ10の幅方向におけるチップオンサブマウント素子6のサイズ抑制は、特に、1つのケース内に複数のチップオンサブマウント素子6が組み込まれる場合(例えば図1に示すような場合)に、装置の小型化に大きく寄与する。
この図3に示すチップオンサブマウント素子6も、本発明の半導体レーザ素子の製造方法で製造対象となる半導体レーザ素子の一例に相当する。
Limiting the size of the chip-on
The chip-on-
次に、本発明の半導体レーザ素子の製造方法の実施形態について説明する。
図4および図5は、本発明の半導体レーザ素子の製造方法の一実施形態を示す図である。図4には、製造方法の一実施形態における前段部分である工程Aから工程Dまでが示され、図5には、製造方法の一実施形態における後段部分である工程Eから工程Gまでが示されている。
本実施形態では、先ず、図4に示す工程Aで、サブマウント基板20上にLDチップ10がハンダ30によって固定される。この工程Aが、本発明にいうチップ固定工程の一例に相当する。また、この工程Aでは、ハンダ30によってLDチップ10の両極のうち下面側の極がサブマウント基板20上の電極22に接続される。従って、この工程Aは、本発明にいう接続工程の一部にも相当している。
次に、図4に示す工程Bでは、LDチップ10の両極のうち上面側の極が金線40によってサブマウント基板20上の電極21に接続される。この工程Bが、本発明にいう接続工程の他の一部に相当している。この工程Bにより、図3に示すチップオンサブマウント素子6が得られる。
Next, an embodiment of a method for manufacturing a semiconductor laser device of the present invention will be described.
4 and 5 are diagrams showing an embodiment of a method for manufacturing a semiconductor laser device of the present invention. FIG. 4 shows steps A to D, which are the former part in one embodiment of the manufacturing method, and FIG. 5 shows steps E to G, which are the latter part in one embodiment of the manufacturing method. Has been.
In the present embodiment, first, in step A shown in FIG. 4, the
Next, in step B shown in FIG. 4, the upper electrode of the two poles of the
次に、図4に示す工程Cでは、通電ピン50がサブマウント基板20上のピン領域21a,22aに押し当てられ、その通電ピン50によってサブマウント基板20(チップオンサブマウント素子6)が放熱板60に押圧される。ここで通電ピン50は、例えばバネが内蔵された伸縮するプローブピンであり、押圧の力を一定に保持しながら通電することができる。また、放熱板60は、例えばアルミニウムからなる放熱板であり、高い放熱性を有する。この工程Cが、本発明にいう押圧工程の一例に相当する。
次に、図4に示す工程Dでは、通電ピン50に電力が付与されることでサブマウント基板20上の電極を介してLDチップ10に対して通電が行われる。この工程Dが、本発明にいう通電工程の一例に相当する。
Next, in step C shown in FIG. 4, the energization pins 50 are pressed against the
Next, in step D shown in FIG. 4, power is applied to the
本実施形態における工程Dでは、LDチップ10に対する通電として、バーンインと称される、LDチップ10に負荷を与える通電が行われる。
具体的には、放熱板60に対して恒温槽が接続された状態でLDチップ10に対して例えば最大定格電流に近い高い電流が流され、例えば最大定格温度に近い高い温度でレーザ光Lの連続発光が行われる。
このように工程Dでは高い電流が流されるため、工程Cにおける押圧は十分に強い押圧であることが必要であるが、通電ピン50はサブマウント基板20上のピン領域21a,22aに押し当てられるのでLDチップ10には力が加わらず、LDチップ10の破壊や短寿命化が抑制される。また、ピン領域21a,22aとして例えばφ0.3mmといった十分な面積の領域が用意されているため高電流の通電が可能となっている。
このバーンインにおける通電は、例えば約1日に亘る長時間の通電であり、このような長時間で高電流の通電の結果、LDチップ10におけるキャリアが活性化してLDチップ10の特性が向上するとともに安定化する。
In step D in the present embodiment, energization for applying a load to the
Specifically, for example, a high current close to the maximum rated current is supplied to the
As described above, since a high current flows in the process D, the pressing in the process C needs to be sufficiently strong, but the energizing
The energization in the burn-in is, for example, a long-time energization for about one day. As a result of such a long-time energization, carriers in the
また、逆に、LDチップ10に結晶欠陥が生じていた場合(即ち不良品である場合)には、長時間で高電流の通電による負荷で結晶が劣化して明確な特性劣化が生じるので容易に不良品が選別されて排除される。このため、良品のチップオンサブマウント素子6のみが半導体レーザ装置1に組み込まれることになるので、製品の信頼性が向上するとともに、部材のロスが少なくなってコスト面でも優れる。
Conversely, when a crystal defect has occurred in the LD chip 10 (that is, a defective product), the crystal deteriorates due to a load caused by energization with a high current over a long period of time, resulting in a clear characteristic deterioration. Defective products are sorted out and eliminated. For this reason, since only the good chip-on-
本実施形態の製造方法では、図4に示す工程Dの後、図5に示す工程Eに進み、特性検査用の通電ピン70が改めてピン領域21a,22aに押し当てられ、チップオンサブマウント素子6は特性検査用の放熱板80に取り付けられる。この特性検査用の放熱板80は、図1に示す半導体レーザ装置1の金属ケース2における放熱能力と同程度の放熱能力を有しており、恒温槽などは接続されていないので、周囲に特性検査用のスペースが十分に確保されている。
In the manufacturing method of the present embodiment, after the process D shown in FIG. 4, the process proceeds to the process E shown in FIG. 5, and the current-carrying
図5に示す工程Fでは、チップオンサブマウント素子6(LDチップ10)の特性を検査するための通電が、通電ピン70を介して行われる。この工程Fが、本発明にいう検査工程の一例に相当する。ここで検査される特性は、例えば、レーザ光Lの発振閾値や、発振波長や、特定の入力電力に対する光出力値や、入力電力変化に対する光出力値の変化量や、入力電流値と入力電圧値との対応カーブなどである。これらの特性が検査される場合には、測定中に特性が変化しない程度に低い電流で短時間の通電が行われるものとする。例えば、パルス動作による通電である。逆に言えば、上述したバーンインでは、特性検査のための通電よりも長時間の通電が行われるとも言えるし、特性検査のための通電よりも高電流の通電が行われるとも言える。例えば、連続動作(CW動作)による通電である。このような特性検査により、製品としての保証値が得られるとともに、図4に示す工程Dで排除されなかったような特性劣化の少ない不良品も確実に選別されて排除されるので、製品の信頼性が更に向上する。 In step F shown in FIG. 5, energization for inspecting the characteristics of the chip-on-submount element 6 (LD chip 10) is performed via the energization pins 70. This process F corresponds to an example of an inspection process according to the present invention. The characteristics to be inspected here include, for example, the oscillation threshold of the laser beam L, the oscillation wavelength, the optical output value for a specific input power, the amount of change in the optical output value with respect to the input power change, the input current value and the input voltage. For example, the curve corresponding to the value. When these characteristics are inspected, it is assumed that energization is performed for a short time with a current low enough that the characteristics do not change during measurement. For example, energization by pulse operation. In other words, in the burn-in described above, it can be said that energization is performed for a longer time than the energization for the characteristic inspection, and it can be said that energization with a higher current is performed than the energization for the characteristic inspection. For example, energization by continuous operation (CW operation). Such characteristic inspection provides a guaranteed value as a product, and also reliably rejects defective products with little characteristic deterioration that were not excluded in step D shown in FIG. The property is further improved.
なお、本実施形態ではスペースなどの関係で、工程Fが工程Dの後で実行されるが、本発明にいう検査工程は、本発明にいう通電工程と同時に実行される工程であってもよい。
図5に示す工程Gでは、1つのヒートシンク5に対して複数(例えば6つ)のチップオンサブマウント素子6が固定されて図2に示すモジュール3が形成される。この工程Gが、本発明にいう素子固定工程の一例に相当する。工程Dなどを経た後の工程Gによって、不良品のチップオンサブマウント素子6を含まない、高い信頼性を有するモジュール3が得られる。
本実施形態では、図5に示す工程Gの後に、図1に示す金属ケース2にモジュール3が組み込まれ、配線やガラス窓も組み込まれて半導体レーザ装置1が完成される工程が実行されるが図示は省略されている。
In the present embodiment, the process F is executed after the process D due to space or the like, but the inspection process referred to in the present invention may be a process executed simultaneously with the energization process referred to in the present invention. .
In step G shown in FIG. 5, a plurality of (for example, six) chip-on
In the present embodiment, after the process G shown in FIG. 5, the
次に、上記説明した実施形態に対する変形例について説明する。
第1の変形例は、図3に示すチップオンサブマウント素子6に換えて、以下説明するチップオンサブマウント素子100が用いられる点を除いて、上述した実施形態と同様であるものとする。
図6は、第1の変形例で用いられるチップオンサブマウント素子100を示す図である。
図6(A)には上面図が示され、図6(B)には断面図が示されている。
第1の変形例におけるチップオンサブマウント素子100は、図3に示すチップオンサブマウント素子6と同様に、サブマウント基板110上にLDチップ10が固定された構造を有するが、サブマウント基板110上の電極111,112は、絶縁性基板23の縁から後退した状態で配置されている。このように電極111,112が絶縁性基板23の縁から後退していることにより、図4の工程Dや図5の工程Fなどに際して電極111,112が放熱板60,80に対して確実に絶縁される。
Next, a modification of the above-described embodiment will be described.
The first modification example is the same as the above-described embodiment except that a chip-on
FIG. 6 is a diagram showing a chip-on-
6A shows a top view, and FIG. 6B shows a cross-sectional view.
The chip-on
次に第2の変形例について説明する。
図7は、第2の変形例で用いられるチップオンサブマウント素子200を示す図である。
図7(A)には上面図が示され、図7(B)には断面図が示されている。
第2の変形例におけるチップオンサブマウント素子200は、低出力のLDチップ210を備えており、LDチップ210の共振器長が短い。このチップオンサブマウント素子200も、サブマウント基板220上にLDチップ210が固定された構造を有する。
Next, a second modification will be described.
FIG. 7 is a diagram showing a chip-on-
FIG. 7A shows a top view and FIG. 7B shows a cross-sectional view.
The chip-on-
また、サブマウント基板220上には、相互間が絶縁された複数の電極221,222が備えられているが、それらの電極221,222は、サブマウント基板220の長手方向に並んだ配置となっているが、LDチップ210の共振器の長さ方向ではなく幅方向に並んだ配置となっている。LDチップ210の共振器の長さが短い場合には、このような電極配置によってサブマウント基板220上の面積が有効活用され、装置の小型化に寄与する。なお、この第2の変形例の場合にも、高電流によるバーンインに対応したφ0.3mmのピン領域221a,222aが各電極221,222に確保されているものとする。
The
また、第2の変形例では、装置の高出力化は意図されておらず、図7に示すチップオンサブマウント素子200が1つだけ組み込まれたいわゆるキャンタイプの半導体レーザ素子が形成されるものとする。
この図7に示すチップオンサブマウント素子200も、図4および図5に示す製造方法によって(但し工程Gを除く。)製造される。このため、バーンインにおける通電ピンの押圧によるLDチップ210の破壊や短寿命化は抑制される。
Further, in the second modification, it is not intended to increase the output of the apparatus, and a so-called can-type semiconductor laser element in which only one chip-on
The chip-on-
1…半導体レーザ装置、3…モジュール、5…ヒートシンク、6,100,200…チップオンサブマウント素子、10,210…LDチップ、20,110,220…サブマウント基板、21,22,111,112,221,222…電極、50,70…通電ピン、60,80…放熱板
DESCRIPTION OF SYMBOLS 1 ... Semiconductor laser apparatus, 3 ... Module, 5 ... Heat sink, 6, 100, 200 ... Chip on
Claims (12)
前記レーザチップの両極を互いに電気的に独立に前記サブマウント基板上の各電極と接続する接続工程と、
前記接続工程後に前記各電極に通電ピンを接触させ、該通電ピンによって前記サブマウント基板を放熱板に押圧する押圧工程と、
前記通電ピンと前記各電極を介して前記レーザチップに通電する通電工程と、
を経ることを特徴とする半導体レーザ素子の製造方法。 A chip fixing step of fixing a laser chip on a submount substrate on which a plurality of electrodes electrically separated from each other are arranged;
A connecting step of connecting both electrodes of the laser chip to each electrode on the submount substrate electrically independently from each other;
After the connecting step, an energizing pin is brought into contact with each of the electrodes, and a pressing step of pressing the submount substrate against the heat sink by the energizing pin;
An energization step of energizing the laser chip via the energization pins and the electrodes;
A method for manufacturing a semiconductor laser device, wherein:
前記サブマウント基板上に固定され、両極が互いに電気的に独立に該サブマウント基板上の各電極と接続されたレーザチップと、
を備えたことを特徴とするチップオンサブマウント素子。 A submount substrate having a plurality of electrodes electrically separated from each other disposed on the surface;
A laser chip fixed on the submount substrate and having both electrodes electrically and independently connected to each electrode on the submount substrate;
A chip-on-submount element comprising:
前記複数の電極が、前記レーザチップを挟んだ前記サブマウント基板の両側のうち、広い方の側に配置されたものであることを特徴とする請求項6から10のいずれか1項に記載のチップオンサブマウント素子。 The laser chip is fixed at a position offset from the center of the submount substrate,
11. The device according to claim 6, wherein the plurality of electrodes are arranged on a wider side of both sides of the submount substrate sandwiching the laser chip. 11. Chip-on-submount element.
前記サブマウント基板上に固定され、両極が互いに電気的に独立に該サブマウント基板上の各電極と接続されたレーザチップと、
前記サブマウント基板が固定され、レーザチップが発光に伴って発する熱を吸収するヒートシンクと、
前記ヒートシンクによって吸収された熱を放熱する放熱体と、
を備えたことを特徴とする半導体レーザ装置。 A submount substrate having a plurality of electrodes electrically separated from each other disposed on the surface;
A laser chip fixed on the submount substrate and having both electrodes electrically and independently connected to each electrode on the submount substrate;
A heat sink that fixes the submount substrate and absorbs heat generated by the laser chip as it emits light;
A radiator that dissipates heat absorbed by the heat sink;
A semiconductor laser device comprising:
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Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
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Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6352494A (en) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | Manufacture and module of photoelectric device |
US5293516A (en) * | 1992-01-28 | 1994-03-08 | International Business Machines Corporation | Multiprobe apparatus |
US5942906A (en) * | 1994-11-18 | 1999-08-24 | Virginia Panel Corporation | Interface system utilizing engagement mechanism |
JPH11251383A (en) * | 1997-12-29 | 1999-09-17 | Internatl Business Mach Corp <Ibm> | Test head |
JP2002107378A (en) * | 2000-10-03 | 2002-04-10 | Hitachi Ltd | Substrate for semiconductor inspection |
JP2003347644A (en) * | 2002-05-23 | 2003-12-05 | Opnext Japan Inc | Light transmission module |
JP2005150513A (en) * | 2003-11-18 | 2005-06-09 | Sharp Corp | Inspection tool and manufacturing method of semiconductor device |
US20080084905A1 (en) * | 2006-03-03 | 2008-04-10 | Falk Doerfel | High power diode laser having multiple emitters and method for its production |
JP2013191787A (en) * | 2012-03-15 | 2013-09-26 | Sony Corp | Semiconductor laser array and semiconductor laser device |
JP2016518726A (en) * | 2013-05-13 | 2016-06-23 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH | Laser component and manufacturing method thereof |
-
2016
- 2016-10-27 JP JP2016210197A patent/JP6980996B2/en active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6352494A (en) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | Manufacture and module of photoelectric device |
US5293516A (en) * | 1992-01-28 | 1994-03-08 | International Business Machines Corporation | Multiprobe apparatus |
US5942906A (en) * | 1994-11-18 | 1999-08-24 | Virginia Panel Corporation | Interface system utilizing engagement mechanism |
JPH11251383A (en) * | 1997-12-29 | 1999-09-17 | Internatl Business Mach Corp <Ibm> | Test head |
JP2002107378A (en) * | 2000-10-03 | 2002-04-10 | Hitachi Ltd | Substrate for semiconductor inspection |
JP2003347644A (en) * | 2002-05-23 | 2003-12-05 | Opnext Japan Inc | Light transmission module |
JP2005150513A (en) * | 2003-11-18 | 2005-06-09 | Sharp Corp | Inspection tool and manufacturing method of semiconductor device |
US20080084905A1 (en) * | 2006-03-03 | 2008-04-10 | Falk Doerfel | High power diode laser having multiple emitters and method for its production |
JP2013191787A (en) * | 2012-03-15 | 2013-09-26 | Sony Corp | Semiconductor laser array and semiconductor laser device |
JP2016518726A (en) * | 2013-05-13 | 2016-06-23 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH | Laser component and manufacturing method thereof |
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