JP2018061386A - 撮像装置 - Google Patents

Abstract

【課題】ＰＦＭ動作中でもＡＶＳを実施して省電力化を図ることができるようにする。【解決手段】基準クロックに同期したスイッチング制御で定電圧を生成し、一定以下の軽負荷時にスイッチングのスキップ動作が可能な電源部と、撮像センサの駆動信号を生成し、かつ有効画素区間とブランキング区間を識別する撮像識別信号を出力する撮像駆動制御部とを有する撮像装置において、出力電圧が前記電源部のスキップ動作時のオン制御電圧しきい値よりも高い第二の電圧しきい値を下回ったことを検出してスキップ同期信号を生成するスキップ動作検出器と、前記撮像識別信号と前記スキップ同期信号の論理積信号を生成する論理積回路とをさらに有し、前記性能評価部は前記論理積回路が生成した前記論理積信号に同期して性能指標を取得する。【選択図】図１

Description

本発明は、電源電圧制御を行う撮像装置に関するものである。

小型化、多ゲート化の要求にともない半導体製造プロセスの微細化が進むＣＰＵは、リーク電流の増加による消費電力増加が問題となっている。また、半導体製造プロセスの微細化は、集積されるトランジスタの動作速度バラつきの増加をもたらし、その結果としてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）のコアを動作させるのに必要な最低動作電圧のバラつきが増加する。このようなＣＰＵを電子機器製品に組み込む場合には、最低動作電圧が高いＣＰＵでも確実に動作させるために、想定するバラつき上限電圧に対してマージンを持った高い電圧をＣＰＵに供給する必要があり、消費電力増加がさらに顕著になる。

これに対し、トランジスタの動作速度バラつきを抑え、ＣＰＵに適切な駆動電圧を与えることを目的とした、適応型電圧制御（ＡＶＳ：Ａｄａｐｔｉｖｅ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ）と呼ばれる技術がある。これは、現在供給されている電圧でのＣＰＵの動作状況をモニタし、その結果に応じてＣＰＵに供給する電圧を最適に変更する技術である。

特許文献１には、ＬＳＩ内に性能検出部と、前記性能検出部で得られた結果に基づきＬＳＩの最適電圧値を決定する最適電圧決定部と、決定された最適電圧に応じて可変電源の出力電圧を変更するための制御信号を生成する電圧制御信号生成部とを有し、標準電源電圧が印加された時に動作周波数または消費電力が規定外となる場合に前記制御信号のデューティ比によって電源出力電圧を変更するための装置が開示されている。

特許文献２には、動作保証された最低電圧値を格納するＲＯＭと、前記ＲＯＭ内に格納された最低電圧値に応じて分圧比を可変可能な分圧回路と、前記分圧回路を電圧監視のフィードバック用分圧抵抗として使用する電源回路とを有し、出力電圧が前記ＲＯＭ内に格納された最低電圧値に等しくなるように前記電源回路を制御するための装置が開示されている。

特開２００６−１２０６８６号公報 特開２０００−２９５７６９号公報

一方で、電源ＩＣの軽負荷時の省電力技術として、出力電圧がしきい値以下になるまでスイッチングを停止するＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）制御という技術がある。スイッチング動作と休止動作を組み合わせて制御するＰＦＭ制御のリップル電圧は、スイッチング周波数が一定でオンオフのデューティ比を制御するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御のそれより大きくなる。その結果、ＰＦＭ動作中はＬＳＩの動作状態が同じでもＡＶＳの評価値の繰り返しばらつきが大きくなり、ＰＦＭ動作中はＡＶＳを実施できないという問題があった。

そこで、本発明は、ＰＦＭ動作中でもＡＶＳを実施して省電力化を図ることができるようにすることを目的とする。

本発明に係る撮像装置は、基準クロックに同期したスイッチング制御で定電圧を生成し、一定以下の軽負荷時にスイッチングのスキップ動作が可能な電源部と、前記電源部で生成された電圧で動作するＣＰＵと、前記電源部で生成された電圧値における前記ＣＰＵの性能指標を入力された同期信号に同期して取得する性能評価部と、前記性能評価部で得られた性能指標に基づいて前記電源部の設定電圧値を算出し前記電源部に送信する設定電圧算出部と、光電変換により被写体画像データを取得する撮像センサと、前記撮像センサの駆動信号を生成し、かつ有効画素区間とブランキング区間を識別する撮像識別信号を出力する撮像駆動制御部と、出力電圧が前記電源部のスキップ動作時のオン制御電圧しきい値よりも高い第二の電圧しきい値を下回ったことを検出してスキップ同期信号を生成するスキップ動作検出器と、前記撮像識別信号と前記スキップ同期信号の論理積信号を生成する論理積回路とを有し、前記性能評価部は前記論理積回路が生成した前記論理積信号に同期して性能指標を取得することを特徴とする。

本発明によれば、ＰＦＭ動作中でもＡＶＳを実施して省電力化を図ることができる。

実施形態１の撮像装置における電源部の詳細ブロック構成を示す図である。 実施形態１の撮像装置のブロック構成を示す図である。 ＰＦＭ動作の出力電圧波形を示す図である。 識別信号を示す図である。 実施形態１のＡＶＳＣＬＫを生成するフローを示す図である。

以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。
［実施形態１］
以下、図２を参照して、実施形態１における撮像装置の構成について説明する。

撮像装置全体の制御を司るＣＰＵ１内の制御部２から指令を受けた撮像駆動制御部３はその指令に基づきＡＦＥ（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）４を制御する。ＡＦＥ４は、撮像駆動制御部３からの指示に応じた撮像センサ５の駆動制御と撮像センサ５から得られた画像信号をＣＰＵ１に受け渡す役割を担う。撮像駆動制御部３からの指令は、ＡＦＥ４のレジスタ設定などを変更するシリアル通信と、撮像センサ５の水平駆動信号ＨＤと垂直駆動信号ＶＤである。被写体からの光は、このように制御された撮像センサ５によって光電変換され、ＡＦＥ４によってデジタルデータに変換された画像データがＣＰＵ１の画像一時メモリ６に取り込まれる。

スルー画を表示する撮影待機状態の場合は、制御部２からのスルー画用の間引き駆動指令によって撮像センサ５から取り込まれたデータが画像一時メモリ６に展開される。取得した画像は画像補正部８で画像補正された後、表示画像変換部９で表示用のデータに変換され、表示ドライバ１０を介して表示部１１に表示される。ユーザーがレリーズボタンを押下した場合は、撮像駆動制御部３の指示によってＡＦＥ４から本撮影用駆動制御された撮像センサ５から画像データを取り込む。画像一時メモリ６上に展開された画像データは画像補正部８で補正され、記録部１２に静止画あるいは動画として記録される。

間引き駆動と本撮影用駆動は、撮像センサ５から取り込むデータの量が異なる。間引き駆動は撮像センサ５から全ラインを読み出さず、少ないデータで処理を行う。データ量が少ないため、画像更新レートが高く、撮像センサ５の消費電力だけでなくＣＰＵ１のコア電流を低減することができる。一方、本撮影駆動は画質優先で全ラインの読み出しを行うため、撮像センサ５の消費電力およびＣＰＵ１のコア電流は多くなる。なお、簡略化のため図２では図示していないが、ズームやフォーカスなどの動作を行うための光学系レンズや、レンズを駆動するためのモータドライバ、ユーザーの操作入力のための操作部なども有する。

電源部１３は、各種デバイスに必要な電圧・電流を供給する。なお、簡略化のため、図２では本発明に関係のあるＣＰＵ１のみに供給する記載となっているが、実際には全てのデバイスに供給を行う。電源部１３から供給された電圧はＣＰＵ１内の各種ブロックを動作させるために使用される。

性能評価部１４では、現在供給されている電圧でのＣＰＵ１の動作性能を評価し、その指標である評価値Ｅを得る。動作性能は電源電圧に依存するので、供給される電圧が低いほど評価値も低くなる。ＣＰＵ１の出荷検査時に各個体で最低限の性能が保証される基準評価値ＥｒがＣＰＵ１内部の記録部１２に記録される。実動作時に得られたＥと基準評価値Ｅｒとを比較することで、供給されている電源電圧の適正電圧値に対する電圧過不足量を算出することができる。算出された電圧過不足量を用いて、設定電圧算出部１６で設定電圧を算出し、電源部１３に電圧指令値として送信する。

電源部１３の詳細構成について図１を用いて説明する。ＣＰＵ１内のＣＰＵコア３６に供給する電源部１３は電流モード方式の同期整流型の降圧電源回路で構成される。電圧を維持するためのフィードバック機構は、ＰＷＭコンパレータ２４で電圧ループ信号と電流ループ信号を比較することで実現する。電圧ループ信号は出力電圧を出力設定抵抗３０で分圧してエラーアンプ２３で基準電圧用Ｄ／Ａコンバータ２２と比較増幅することで得られる。また、電流ループ信号はメイン側ＰチャネルＦＥＴ（ＱＡ）２０に流れる電流にスロープ補償部３７で不安定動作を防ぐスロープ補償を加えることで得られる。

ＱＡ２０に流れる電流はＱＡ２０のカレントミラーＦＥＴ４１と直列に挿入された電流検出抵抗４２の電位差を電流検出部２９が検出する。電流検出部２９には差動アンプなどが用いられる。さらに、電流検出部２９の出力には、ＱＡ２０の電流がリミット電流ＩＬＩＭを超えたかどうかを判定するＩＬＩＭコンパレータ３２が接続される。後段のＲ−Ｓフリップフロップ２５のリセット入力にはＰＷＭコンパレータ２４とＩＬＩＭコンパレータ３２の論理和（ＯＲ）の出力が、セット入力にはＰＷＭデューティ制御の基準クロックであるＯＳＣ３１の信号が接続される。

このフリップフロップ２５の出力に対し、ＱＡ２０と同期整流側のＮチャネルＦＥＴ（ＱＢ）２１のＦＥＴが同時にオンにならないためのデッドタイムをＰＷＭコントローラ２６で付加する。その駆動信号によって、メイン側ＦＥＴプリドライバ２７と同期側ＦＥＴプリドライバ２８を介してそれぞれＱＡ２０とＱＢ２１がオンオフ制御される。ＱＡ２０とＱＢ２１のオンオフ制御にしたがい、インダクタ１９に流れる電流が制御され、これが平滑コンデンサ３８で平滑されることで一定の出力電圧が得られる。負荷変動などで出力電圧が低くなっている時は、エラーアンプ２３の出力が上がり、ＰＷＭコンパレータ２４がＨを出力するまでの時間が長くなる。

すなわち、ＱＡ２０のオンデューティが大きくなり、出力電圧を上げる方向に制御が働く。入力電圧が低くＱＡ２０の電流の立ち上がりが遅い時も同様である。逆に、出力電圧が高いときや入力電圧が高い時はＰＷＭコンパレータ２４がＨを出力するまでの時間が短くなる。すなわち、ＱＡ２０のオンデューティが小さくなり、出力電圧を下げる方向に制御が働く。また、負荷短絡などによりＩＬＩＭを超える過剰な負荷電流が流れると、ＩＬＩＭコンパレータ３２の働きによりすぐさまＱＡ２０をオフし、過電流が長時間流れることを防ぐ。

負荷電流が低下し、あるしきい値以下になると、ＰＷＭコントローラ２６はスキップ動作としてのＰＦＭ制御モードに移行する。負荷電流は電流検出部２９と並列に設置されたＰＦＭ電流コンパレータ３３によって検出する。電流検出部２９は電源部１３のピーク電流検出用であるため電流しきい値ＩＬＩＭは定格電流Ｉｒより高く設定されている。

一方、ＰＦＭ電流コンパレータ３３はＰＦＭに移行するかどうかの判定用であるため、電流しきい値ＩＰＦＭはＩｒより低く設定されている。例えばＩｒ＝１Ａ、ＩＬＩＭ＝１．５Ａ、ＩＰＦＭ＝０．２Ａなどである。ＰＦＭ電流コンパレータ３３で負荷電流がＩＰＦＭを下回ったと判定された場合には、ＰＷＭコントローラ２６はＰＦＭ電圧コンパレータ３９からのスイッチング再開信号が入力されるまでＱＡ２０とＱＢ２１のスイッチングを停止し、休止動作に移行する。

図３はＰＦＭ制御モードにおける出力電圧の時間変化を表している。休止動作中は、平滑コンデンサ３８に蓄えられた電荷のみでＣＰＵコア３６への電源供給を行うことになり、負荷電流と平滑コンデンサ３８の静電容量で決まる傾きで出力電圧が低下する。ＰＦＭ電圧コンパレータ３９は、出力電圧Ｖｏが電圧しきい値Ｖ１を下回ったかどうかを判定する。Ｖｏ＞Ｖ１の場合は、ＰＦＭ電圧コンパレータ出力はＨとなり、休止動作を継続する。Ｖｏ≦Ｖ１の場合は、ＰＦＭ電圧コンパレータ出力がＨからＬに反転し、これを受けたＰＷＭコントローラ２６はＰＷＭ動作に移行し、ＱＡ２０とＱＢ２１のスイッチング動作を再開する。

スイッチングが再開されるとインダクタ１９に流れる電流が上昇する。ここで、ＰＦＭ電流コンパレータ３３によってインダクタ１９に流れるピーク電流ＩＬがＰＦＭ電流しきい値ＩＰＦＭを超えたかどうかが判定される。ＩＬ≦ＩＰＦＭの場合はＰＷＭ動作を継続し、ＩＬ＞ＩＰＦＭとなるとＰＷＭコントローラ２６は再び休止動作に移行する。

このように出力電圧がＶ１まで低下したらスイッチングを再開し、インダクタ１９の電流がＩＰＦＭに達するとスイッチングを停止する、という動作を繰り返す。負荷電流が増えてくると、ＰＷＭスイッチング動作で供給する電荷がすぐに消費されてしまうため、何度もスイッチングを行わないとＩＬ＞ＩＰＦＭにならない。また、ＩＬ＞ＩＰＦＭになった後の休止区間における電圧低下も速くなるため、結果としてＰＷＭ動作の期間が長くなる。また、負荷電流の増加にともない出力電圧Ｖｏが低下し、常にＶｏ≦Ｖ１となってＰＷＭ動作へと移行する。

ゼロクロスコンパレータ４０は、同期側ＦＥＴ（ＱＢ２１）の電流がゼロ以下になったかどうかを判定し、ゼロ以下になった場合にＰＷＭコントローラ２６はＱＢ２１を強制的にＯＦＦして電流の逆流を防ぐ。

ＡＶＳコンパレータ４５は、ＰＦＭ電圧コンパレータ３９と同じ出力電圧を監視するコンパレータであるが、その検出しきい値Ｖ２はＰＦＭ電圧コンパレータのしきい値Ｖ１よりわずかに高い値に設定されておりスキップ動作検出器としての役割を担う。すなわち、ＰＦＭ動作中にＱＡ２０とＱＢ２１のスイッチング動作が停止して出力電圧が低下してＰＷＭ動作に移行する直前、すなわち最も出力電圧が低下したタイミングでＡＶＳコンパレータ４５の出力はＨからＬに反転する。すなわち、ＡＶＳコンパレータ４５の出力信号はスキップ同期信号としての役割を担う。

一方で、撮像駆動制御部３はＡＶＳＣＬＫ生成部３４に対し、図４に示すような垂直駆動信号ＶＤの周期内の垂直有効画素期間ｔｖｅと垂直ブランキング期間ｔｖｂを識別する識別信号を送信する。実施形態１ではｔｖｅ期間の時Ｈレベル、ｔｖｂ期間の時Ｌレベルになるデジタル信号としている。前期ＡＶＳコンパレータ４５の出力の否定（ＮＯＴ）と前記識別信号との論理積（ＡＮＤ）を取り、この信号をＡＶＳＣＬＫとする。すなわち、ＡＶＳＣＬＫがＬの時は前記撮像センサ５が有効画素期間でかつ出力電圧がＶ２を下回っている状態である。

このＡＶＳＣＬＫの立ち上がりエッジに同期して性能評価部１４でＣＰＵ１の評価値Ｅを取得することで、最も出力電圧が低い状態で評価値Ｅを取得することが可能になり、マージン電圧を必要最小限に抑制することができる。

ところで、前述のようにＱＡ２０とＱＢ２１のスイッチングが停止されると、負荷電流と平滑コンデンサ３８の静電容量で決まる傾きで出力電圧が低下する。このため、負荷電流が多いモードと少ないモードで同じＶ２しきい値にすると、Ｖ２からＶ１までの時間Δｔは負荷電流が多いモードほど短く、負荷電流が少ないモードほど長くなる。Δｔが短すぎると評価値を取得している最中にＰＷＭスイッチングが始まるおそれがあり、長すぎると出力電圧が下がり切っていないタイミングで評価値を取得するおそれがある。

これを防ぐため、しきい値Ｖ２は、ＣＰＵコアの負荷電流が多いモードほど高く、少ないモードほど低くなるよう複数の値をＬＵＴ記録部４７にテーブルとして持ち、起動時にこのＬＵＴを読み出してモードが切り替わるごとに変更する構成としている。

また、Δｔカウンタ４８は、Ｖ２しきい値からＶ１しきい値までの時間差Δｔを計測し、ＰＷＭコントローラ２６に通知する。計測されたΔｔがあらかじめ定められた上限しきい値ｔｍａｘを超える場合は、Ｖ２が高すぎると判断され、Ｖ２を規定ステップだけ低くする。逆に、Δｔが下限しきい値ｔｍｉｎを下回る場合は、Ｖ２が低すぎると判断され、Ｖ２を規定ステップだけ高くする。

ＡＶＳコンパレータ４５の後段には、ＡＶＳコンパレータ４５の出力を遅延させる遅延回路４６が挿入され、この遅延量はＰＷＭコントローラ２６から変更できるように構成されている。これは、ＰＦＭ電圧コンパレータ３９でＶｏがＶ１を下回ったと判定されてから、ＰＷＭ動作に移行してＱＡ２０とＱＢ２１のスイッチングが再開してインダクタ１９の電流が増加して出力電圧が上昇するまでの時間遅延を考慮した調整機構である。すなわち、このような時間遅延を見越してＡＶＳＣＬＫをＨにするタイミングも遅らせることで、できるだけ出力電圧が低い状態で評価値を得ることを目的としている。

前述のＶ２しきい値をカメラモード毎に変更するのと効果は同じであるが、ハードに起因する遅延要因に対して同じ物理量である時間の遅延回路にすることで調整しやすくしている。さらにその後段には、ゼロクロスコンパレータ４０との論理和（ＯＲ）回路３５が挿入されている。この回路により、ＱＢ２１の電流がゼロ以下になっていない、すなわちゼロクロスコンパレータ４０の出力がＬになっていない時は電圧がＶ２しきい値を下回った場合でもＡＶＳＣＬＫはＨにならない。これは、例えばＰＷＭ動作中でも急激な負荷変動により出力電圧が一時的にＶ２を下回った場合などは評価値を取得するタイミングとしては不適当であるとして除外するためである。

次に、実施形態１におけるＡＶＳＣＬＫの生成に関わる演算処理を図５のフローチャートを用いて詳細に説明する。なお、スイッチング制御そのものの処理については本フローチャートでは記載を省略している。まず、制御部２からカメラの動作モードを読み出す（Ｓ４０１）。例えば、フルＨＤ動画モード、ライブビューモード、再生モードなどである。次に、ＬＵＴ記録部４７から当該モードにおけるＶ２しきい値と遅延量ＤＬＹの値を読み出し、演算に用いる変数Δｔを０に初期化する（Ｓ４０２）。

前述のようにΔｔはΔｔカウンタ４８によって計測されるＶ２しきい値からＶ１しきい値までの時間間隔である。次に、ＰＦＭモードに入っているかどうかを判定する（Ｓ４０３）。ＰＷＭモードの場合は何もせず最初に戻る。ＰＦＭモードに入っている場合は、ＡＶＳコンパレータ４５の出力を監視することで出力電圧ＶｏがＶ２しきい値以下になっているかどうかを判定する（Ｓ４０４）。Ｖｏ＞Ｖ２の場合は何もせずループする。Ｖｏ≦Ｖ２になると、Δｔカウンタ４８はΔｔのカウントを開始する（Ｓ４０５）。

次に、駆動制御部３からの識別信号がＨ、すなわち有効画素期間かどうかを判定する（Ｓ４０６）。有効画素期間である場合は、ゼロクロスが検出されているかを判定する（Ｓ４０７）。ゼロクロスが検出されている場合はＡＶＳＣＬＫをＨにする（Ｓ４０８）。Ｓ４０６で有効画素期間でないと判定された場合およびＳ４０７でゼロクロスが検出されていない場合は、出力電圧ＶｏがＶ１しきい値以下になっているかどうかを判定する（Ｓ４０９）。Ｖｏ＞Ｖ１の場合は何もせずループし、Ｖｏ≦Ｖ１の場合はΔｔのカウントを停止する（Ｓ４１０）。

次に、Δｔが上限しきい値Δｔｍａｘ以上かどうかを判定する（Ｓ４１１）。Δｔ≧Δｔｍａｘの場合は、Ｖ２から規定電圧ステップＶｓを引いて新たなＶ２とする（Ｓ４１２）。Δｔ＜Δｔｍａｘの場合は、Δｔが下限しきい値Δｔｍｉｎ以下かどうかを判定する（Ｓ４１３）。Δｔ≦Δｔｍｉｎの場合は、Ｖ２に規定電圧ステップＶｓを足して新たなＶ２とする（Ｓ４１４）。Δｔ＞Δｔｍｉｎの場合は、Ｓ４０１に戻って一連の処理を繰り返す。

このように、ＰＦＭのオンスイッチングの直前でかつ撮像の有効画素期間の時のみＨとなるＡＶＳＣＬＫの立ち上がりエッジに同期して評価値Ｅを取得することで、最も出力電圧が低い状態で評価値Ｅを取得することが可能になる。これにより、マージン電圧を必要最小限に抑制することができ、消費電力を低減することができる。また、動作モード毎のＶ２しきい値設定やΔｔの実計測結果に基づくＶ２の補正処理により、刻々と変化する動作状況に応じた柔軟性の高い電圧設定を行うことができる。さらに、ゼロクロスの検出結果と合わせてＡＶＳＣＬＫを生成するため、一時的な出力低下時などの評価値取得に望ましくない状況でＡＶＳＣＬＫがＨになるのを防止することが可能である。

なお、本発明の実施形態は上述の実施形態に限るものではなく、本発明の要旨を逸脱しない範囲で様々な変形又は変更が可能である。

例えば、実施形態１では、ＱＡ２０の電流検出をカレントミラー構成でミラーリングしたＦＥＴの電流を検出する構成としたが、ＱＡ自身のドレイン−ソース間のオン抵抗による電位差を差動アンプで増幅することで実現してもよい。また、実施形態１では、ＰＦＭ動作時に出力電圧がＶ１を下回ったこと検出した後にＰＷＭ動作を行い、電流しきい値で停止するＰＦＭ制御としたが、固定のオンパルス幅のスイッチング動作で電圧しきい値によって停止するＰＦＭ制御方式でもよい。

また、実施形態１では、制御方式として電流モードの構成としたが、電圧モードやヒステリシス制御などでも同様に実現が可能である。また、実施形態１では動作モードの取得やＬＵＴ記録部４７からのＶ２しきい値の取得、遅延回路４６の遅延量設定などの処理を電源部１３のＰＷＭコントローラ２６が行う構成としたが、ＣＰＵ１やその他の処理部が実施する構成としてもよい。また、ＡＶＳＣＬＫ生成の演算においては、演算そのものの遅延を最小限にするために、ソフトウェアプログラムではなくハードウェアロジックで実現してもよい。

また、実施形態１の機能を実現するソフトウェアのプログラムを、記録媒体から直接、或いは有線／無線通信を用いてプログラムを実行可能なコンピュータを有するシステム又は装置に供給し、そのプログラムを実行する場合も本発明に含む。従って、本発明の機能処理をコンピュータで実現するために、該コンピュータに供給、インストールされるプログラムコード自体も本発明を実現するものである。

つまり、本発明の機能処理を実現するためのコンピュータプログラム自体も本発明に含まれる。その場合、プログラムの機能を有していれば、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給するスクリプトデータ等、プログラムの形態を問わない。プログラムを供給するための記録媒体としては、例えば、ハードディスク、磁気テープ等の磁気記録媒体、光／光磁気記憶媒体、不揮発性の半導体メモリでもよい。

また、プログラムの供給方法としては、コンピュータネットワーク上のサーバに本発明を形成するコンピュータプログラムを記憶し、接続のあったクライアントコンピュータはがコンピュータプログラムをダウンロードしてプログラムするような方法も考えられる。

１ ＣＰＵ
５ 撮像センサ
１３ 電源部
１４ 性能評価部

Claims (6)

1. 基準クロックに同期したスイッチング制御で定電圧を生成し、一定以下の軽負荷時にスイッチングのスキップ動作が可能な電源部と、
   前記電源部で生成された電圧で動作するＣＰＵと、
   前記電源部で生成された電圧値における前記ＣＰＵの性能指標を入力された同期信号に同期して取得する性能評価部と、
   前記性能評価部で得られた性能指標に基づいて前記電源部の設定電圧値を算出し前記電源部に送信する設定電圧算出部と、
   光電変換により被写体画像データを取得する撮像センサと、
   前記撮像センサの駆動信号を生成し、かつ有効画素区間とブランキング区間を識別する撮像識別信号を出力する撮像駆動制御部と、
   出力電圧が前記電源部のスキップ動作時のオン制御電圧しきい値よりも高い第二の電圧しきい値を下回ったことを検出してスキップ同期信号を生成するスキップ動作検出器と、
   前記撮像識別信号と前記スキップ同期信号の論理積信号を生成する論理積回路と
   を有し、
   前記性能評価部は前記論理積回路が生成した前記論理積信号に同期して性能指標を取得することを特徴とする撮像装置。
2. 前記第二の電圧しきい値を前記ＣＰＵの負荷電流が異なる動作モードごとに複数保管するしきい値保管部をさらに有し、
   前記ＣＰＵの動作モードに対応する第二の電圧しきい値を用いて前記スキップ同期信号を生成することを特徴とする請求項１に記載の撮像装置。
3. 前記電源部の出力電圧が前記第二の電圧しきい値を下回ってから前記オン制御電圧しきい値を下回るまでの時間間隔を計測する時間計測手段と、
   前記時間計測手段が計測した時間間隔に応じて前記第二の電圧しきい値を補正するしきい値補正部と
   を有することを特徴とする請求項１または２に記載の撮像装置。
4. 前記しきい値補正部は、前記時間計測手段が測定した時間間隔があらかじめ定められた第一の時間しきい値よりも長い場合は、前記第二の電圧しきい値を短く補正し、前記時間計測手段が測定した時間間隔があらかじめ定められた第二の時間しきい値よりも短い場合は、前記第二の電圧しきい値を短く補正する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記スキップ動作検出器の検出結果に時間遅延を付加する遅延回路をさらに有することを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
6. 前記スイッチング素子に流れる電流がゼロ以下かどうかを判定する第二の電流検出部をさらに有し、
   前記第二の電流検出部によって前記スイッチング素子に流れる電流がゼロ以下であると判定されたときのみ、前記スキップ同期信号を生成することを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。