JP2017120952A

JP2017120952A - 撮像装置

Info

Publication number: JP2017120952A
Application number: JP2015255585A
Authority: JP
Inventors: 福手　隆仁; Takahito Fukute; 隆仁福手
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2015-12-28
Filing date: 2015-12-28
Publication date: 2017-07-06

Abstract

【課題】短い周期でのＬＳＩ消費電流変動が大きい機器においても電源回路の出力電圧を必要最低限に設定可能な撮像装置を提供すること。【解決手段】基準クロックに同期したスイッチング制御で定電圧を生成する電流モードの電源部のスイッチング素子に流れる電流を検出する。電源部で生成された電圧値におけるＣＰＵの性能指標に基づいて電源部の設定電圧値を算出し電源部に送信する。性能指標の取得開始信号を生成する制御クロック生成部はＡ／Ｄコンバータで得られた電流データの変化に基づいて性能指標の取得開始信号を生成する。【選択図】図１

Description

本発明は、撮像装置に関し、特に電源電圧制御方法に関する。

小型化、多ゲート化の要求にともない半導体製造プロセスの微細化が進むＣＰＵは、リーク電流の増加による消費電力増加が問題となっている。また、半導体製造プロセスの微細化は、集積されるトランジスタの動作速度バラつきの増加をもたらし、その結果としてＣＰＵのコアを動作させるのに必要な最低動作電圧のバラつきが増加する。このようなＣＰＵを電子機器製品に組み込む場合には、最低動作電圧が高いＣＰＵでも確実に動作させるために、想定するバラつき上限電圧に対してマージンを持った高い電圧をＣＰＵに供給する必要があり、消費電力増加がさらに顕著になる。

これに対し、トランジスタの動作速度バラつきを抑え、ＣＰＵに適切な駆動電圧を与えることを目的とした、適応型電圧制御（ＡＶＳ：ＡｄａｐｔｉｖｅＶｏｌｔａｇｅＳｃａｌｉｎｇ）と呼ばれる技術がある。これは、現在供給されている電圧でのＣＰＵの動作状況をモニタし、その結果に応じてＣＰＵに供給する電圧を最適に変更する技術である。

特許文献１には、ＬＳＩ内に性能検出部と、前記性能検出部で得られた結果に基づきＬＳＩの最適電圧値を決定する最適電圧決定部と、決定された最適電圧に応じて可変電源の出力電圧を変更するための制御信号を生成する電圧制御信号生成部を備え、標準電源電圧が印加された時に動作周波数または消費電力が規定外となる場合に前記制御信号のデューティ比によって電源出力電圧を変更することを特徴とする半導体装置に関する技術が開示されている。

また、同様の技術として特許文献２には、動作保証された最低電圧値を格納するＲＯＭと、前記ＲＯＭ内に格納された最低電圧値に応じて分圧比を可変可能な分圧回路と、前記分圧回路を電圧監視のフィードバック用分圧抵抗として使用する電源回路を備え、出力電圧が前記ＲＯＭ内に格納された最低電圧値に等しくなるように前記電源回路を制御することを特徴とする技術が開示されている。

特開２００６−１２０６８６号公報特開２０００−２９５７６９号公報

しかしながら、実際の電子機器装置のプリント基板上に実装して使用する場合は、刻一刻と変化するＬＳＩの消費電流と、電源回路からＬＳＩまでの電源配線の抵抗成分によるＩＲドロップを考慮した電圧設定が必要である。特に有効画素期間とブランキング期間で画像データ量が変化し、それに伴い画像処理ＬＳＩの消費電力が大きく変動する撮像装置では注意が必要である。上述の特許文献１に開示された従来技術の場合、性能を検出する時にたまたまＬＳＩの負荷が軽かった場合、最適電圧値が過小に評価され、負荷が重くなった時に供給電圧が低すぎて動作停止するという問題がある。

また、特許文献２に開示された従来技術の場合で、分圧回路の位置が電源回路側にあって配線抵抗の影響が考慮されない場合、電源回路端では最低電源電圧を満たすが、ＬＳＩ端では特許文献１と同様にＩＲドロップにより動作停止するという問題がある。また分圧回路の位置がＬＳＩ側にあって配線抵抗の影響が考慮されている場合でも、瞬間的な負荷変動に対して電源回路が追従できず動作停止する可能性がある。これを防ぐためにはＩＲドロップを考慮したマージン電圧を付与する必要があるが、電源配線の配線抵抗は基板毎に異なり、ＬＳＩの消費電流も演算処理内容やＬＳＩの個体差によって異なる。そのため、想定するワースト条件（配線抵抗：最大、消費電流：最大）でも最低電圧値を下回らないように電源回路の出力電圧を高めに設定しなければならない。つまり、配線抵抗の小さい基板やＬＳＩの消費電流が小さい動作モードに関して、多くの電力が無駄になる。

このように、いずれの従来技術においても、短い周期でＬＳＩの消費電流が大きく変化する機器においては大きな問題となる。

本発明の目的は、このような短い周期でのＬＳＩ消費電流変動が大きい機器においても電源回路の出力電圧を必要最低限に設定可能な撮像装置を提供することにある。

上記の目的を達成するために、本発明に係る撮像装置は、
基準クロックに同期したスイッチング制御で定電圧を生成する電流モードの電源部と、前記電源部のスイッチング素子に流れる電流を検出する電流検出部と、前記電源部で生成された電圧で動作するＣＰＵと、前記電源部で生成された電圧値における前記ＣＰＵの性能指標を取得する性能評価部と、前記性能評価部で得られた性能指標に基づいて前記電源部の設定電圧値を算出し前記電源部に送信する設定電圧算出部と、光電変換により被写体画像データを取得する撮像センサと、前記撮像センサの駆動信号を生成する撮像駆動制御部と、を備えた撮像装置において、前記電流検出部の電流をデジタル変換するＡ／Ｄコンバータと、前記性能評価部の性能指標取得開始信号を生成する制御クロック生成部をさらに備え、前記制御クロック生成部はＡ／Ｄコンバータで得られた電流データの変化に基づいて前記性能指標取得開始信号を生成することを特徴とする。

本発明によれば、短い周期でのＬＳＩ消費電流変動が大きい機器においても電源回路の出力電圧を必要最低限に設定可能な撮像装置を提供することができる。

実施例の撮像装置における電源部の詳細ブロック構成を示す図である。実施例の撮像装置のブロック構成を示す図である。実施例の電源部の各部の電圧電流波形を示す図である。実施例のＡＶＳＣＬＫを生成するフローを示す図である。実施例のＦＦＴスペクトラム結果の一例を示す図である。実施例のサンプルデータにおけるＡＶＳＣＬＫ生成の過程と結果を示す図である。

以下に、本発明の好ましい実施の形態を、撮像装置の画像処理ＣＰＵに適用した場合について添付の図面に基づいて詳細に説明する。

（実施例）
以下、図２を参照して、本発明の実施例における撮像装置の構成について説明する。

撮像装置全体の制御を司るＣＰＵ１内の制御部２から指令を受けた撮像駆動制御部３はその指令に基づきＡＦＥ（ＡｎａｌｏｇＦｒｏｎｔＥｎｄ）４を制御する。ＡＦＥ４は、撮像駆動制御部３からの指示に応じた撮像センサ５の駆動制御と撮像センサ５から得られた画像信号をＣＰＵ１に受け渡す役割を担う。撮像駆動制御部３からの指令は、ＡＦＥ４のレジスタ設定などを変更するシリアル通信と、撮像センサ５の水平駆動信号ＨＤと垂直駆動信号ＶＤである。被写体からの光は、このように制御された撮像センサ５によって光電変換され、ＡＦＥ４によってデジタルデータに変換された画像データがＣＰＵ１の画像一時メモリ６に取り込まれる。

スルー画を表示する撮影待機状態の場合は、制御部２からのスルー画用の間引き駆動指令によって撮像センサ５から取り込まれたデータが画像一時メモリ６に展開される。取得した画像は表示画像変換部９で表示用のデータに変換され、表示ドライバ１０を介して表示部１１に表示される。ユーザーがレリーズボタンを押下した場合は、撮像駆動制御部３の指示によってＡＦＥ４から本撮影用駆動制御された撮像センサ５から画像データを取り込む。画像一時メモリ６上に展開された画像データは画像補正部８で補正され、記録部１２に静止画あるいは動画として記録される。

なお、簡略化のため図２では図示していないが、ズームやフォーカスなどの動作を行うための光学系レンズや、レンズを駆動するためのモータドライバ、ユーザーの操作入力のための操作部なども備える。

電源部１３は、各種デバイスに必要な電圧・電流を供給する。なお、簡略化のため、図２では本発明に関係のあるＣＰＵ１のみに供給する記載となっているが、実際には全てのデバイスに供給を行う。電源部１３から供給された電圧はＣＰＵ１内の各種ブロックを動作させるために使用される。

性能評価部１４では、現在供給されている電圧でのＣＰＵ１の動作性能を評価し、その指標である評価値Ｅを得る。動作性能は電源電圧に依存するので、供給される電圧が低いほど評価値も低くなる。ＣＰＵ１の出荷検査時に各個体で最低限の性能が保証される基準評価値Ｅ_ｒがＣＰＵ１内部の記録部１２に記録される。実動作時に得られたＥと基準評価値Ｅ_ｒとを比較することで、供給されている電源電圧の適正電圧値に対する電圧過不足量を算出することができる。算出された電圧過不足量を用いて、設定電圧算出部１６で設定電圧を算出し、電源部１３に電圧指令値として送信する。

電源部１３の詳細構成について図１を用いて説明する。

ＣＰＵ１内のＣＰＵコア３６に供給する電源部１３は電流モード方式の同期整流型の降圧電源回路で構成される。電圧を維持するためのフィードバック機構は、ＰＷＭコンパレータ２４で電圧ループ信号と電流ループ信号を比較することで実現する。電圧ループ信号は出力電圧を出力設定抵抗３０で分圧してエラーアンプ２３で基準電圧用Ｄ／Ａコンバータ２２と比較増幅することで得られる。また、電流ループ信号はメイン側ＰチャネルＦＥＴ（Ｑ_Ａ）２０に流れる電流にスロープ補償部３７で不安定動作を防ぐスロープ補償を加えることで得られる。Ｑ_Ａ２０に流れる電流はＱ_Ａ２０自身のドレイン−ソース間のオン抵抗による電位差を差動アンプで増幅することによって検出される。

後段のＲ−Ｓフリップフロップ２５のリセット入力にはＰＷＭコンパレータ２４の出力が、セット入力にはＰＷＭデューティ制御の基準クロックであるＯＳＣ３１の信号が接続される。このフリップフロップ２５の出力に対し、Ｑ_Ａ２０と同期整流側のＮチャネルＦＥＴ（Ｑ_Ｂ）２１のＦＥＴが同時にオンにならないためのデッドタイムをＰＷＭコントローラ２６で付加する。その駆動信号によって、メイン側ＦＥＴプリドライバ２７と同期側ＦＥＴプリドライバ２８を介してそれぞれＱ_Ａ２０とＱ_Ｂ２１がオンオフ制御される。Ｑ_Ａ２０とＱ_Ｂ２１のオンオフ制御にしたがい、インダクタ１９に流れる電流が制御され、これが平滑コンデンサ３８で平滑されることで一定の出力電圧が得られる。負荷変動などで出力電圧が低くなっている時は、エラーアンプ２３の出力が上がり、ＰＷＭコンパレータ２４がＨｉｇｈを出力するまでの時間が長くなる。

すなわち、Ｑ_Ａ２０のオンデューティが大きくなり、出力電圧を上げる方向に制御が働く。入力電圧が低くＱ_Ａ２０の電流の立ち上がりが遅い時も同様である。逆に、出力電圧が高いときや入力電圧が高い時はＰＷＭコンパレータ２４がＨｉｇｈを出力するまでの時間が短くなる。すなわち、Ｑ_Ａ２０のオンデューティが小さくなり、出力電圧を下げる方向に制御が働く。また、負荷短絡などにより過剰に電流が流れる時はすぐさまＰＷＭコンパレータ２４がＨｉｇｈを出力することでＱ_Ａ２０をオフし、過電流が長時間流れることを防ぐ。

ＡＶＳＣＬＫを生成するブロックは、Ａ／Ｄコンバータ３３とＣＬＫ遅延部３２とＡＶＳＣＬＫ生成部３４で構成される。電流検出部２９で検出された電流はＡ／Ｄコンバータ３３に入力されデジタル信号に変換される。Ａ／Ｄコンバータ３３のサンプリングは電源制御の基準クロックＯＳＣ３１をＣＬＫ遅延部３２で遅延させたＡＤＣＬＫの立ち上がりエッジで行う。Ａ／Ｄ変換された電流値のデジタルデータは、ＡＶＳＣＬＫ生成部３４に伝達される。ＡＶＳＣＬＫ生成部３４では、電流値のデジタルデータを数値解析し、ＡＶＳの評価値取得のタイミングを決めるＡＶＳＣＬＫを生成する。生成されたＡＶＳＣＬＫは、ＣＰＵ１内の性能評価部１４に伝達され、この信号がＨｉｇｈレベルになると性能評価部１４は評価値取得を実行する。

なお、ＣＰＵコア３６からの評価値取得命令とＡＶＳＣＬＫとをＯＲゲート３５でＯＲ構成を取ることにより、ＣＰＵコア３６からも任意のタイミングで評価値取得を行うことができる。性能評価部１４で得られた評価値を基に設定電圧算出部１６で電源部１３への設定電圧値を算出し、基準電圧用Ｄ／Ａコンバータ２２に指令値を送信する。電源部１３では受信した設定電圧値にしたがい電圧を変化させ、ＡＶＳが完了する。ＡＤＣＬＫを遅延させる理由を含め、ＡＶＳＣＬＫ生成部３４の詳細な動作については後述する。

次に図３の各部の電圧電流波形を用いて電源回路の詳細動作を説明する。

（ａ）は電源部１３の基準ＣＬＫ（ＯＳＣ）３１を示し、電源部１３内のブロックはこのＯＳＣ３１の信号に同期して動作する。

（ｂ）は電源部１３がＣＰＵコア３６から引かれる負荷電流を示す。ここでは説明の簡略化のため周波数ｆ_Ｌの正弦波としている。

（ｃ）は電源部１３がＣＰＵコア３６へ供給する出力電圧を示している。理想的には一定値であるが、実際にはここに示すように（ｂ）の負荷変動に対して追従しきれず揺らぐ成分や、スイッチングに同期したリップル電圧成分が存在する。

（ｄ）は分圧された（ｃ）をエラーアンプ２３で基準値と比較増幅した結果である。（ｃ）が設定値通りの出力であればゼロになるが、実際には前述のような誤差が発生するため、その誤差分が反転増幅される。

（ｅ）はＱ_Ａ２０の状態、（ｆ）はＱ_Ｂ２１の状態を示す波形である。

便宜上オンをＨｉｇｈ、オフをＬｏｗで示している。

前述のようにＲ−Ｓフリップフロップ２５のセット入力にはＯＳＣ３１の信号が、リセット入力にはＰＷＭコンパレータ２４の出力が接続されている。この構成により、サイクル開始時のＯＳＣ立ち上がりとともにフリップフロップ２５の出力はＨｉｇｈ、すなわちＱ_Ａ２０のオン信号が出力される。Ｑ_Ａ２０がオンし、流れる電流が多くなって電流ループ信号電位が電圧ループ信号電位を超えると、ＰＷＭコンパレータ２４がＨｉｇｈを出力し、フリップフロップ２５にリセット信号が入力されてフリップフロップ２５の出力がＬｏｗ、すなわちＱ_Ａ２０のオフ信号が出力される。このため、オンオフを合わせた１サイクル周期は必ずＯＳＣ周期に等しくなる。なお、（ｆ）には前述の貫通防止のデッドタイムが追加されている。

（ｇ）はインダクタ１９の電流を示す。Ｑ_Ａ２０がオンすると、バッテリ１８−Ｑ_Ａ２０−インダクタ１９の経路で負荷電流Ｉｏがインダクタ１９に流れることにより、インダクタ１９にエネルギーが蓄えられる。この時の電流傾きｄＩ／ｄｔ_＿ｏｎはｄＩ／ｄｔ_＿ｏｎ＝（Ｖｉ−Ｖｏ）／Ｌで表される。ＯＳＣの１サイクルの短い時間内において、通常の条件下ではＶｉ、Ｖｏ、Ｌはほぼ一定であるので、ｄＩ／ｄｔは固定値となり、インダクタ１９の電流は一次関数で線形的に増加する。この時、Ｑ_Ｂ２１はオフしており、バッテリ１８がＧＮＤへショートしないようになっている。その後、ＰＷＭコンパレータ２４の出力がＨｉｇｈになる条件が成立し、Ｑ_Ａ２０のオフ期間になると、Ｑ_Ｂ２１がオンし、インダクタ１９に蓄えられたエネルギーはＧＮＤ−Ｑ_Ｂ２１−インダクタ１９の経路で放出される。この時の電流傾きｄＩ／ｄｔ_＿ｏｆｆはｄＩ／ｄｔ_＿ｏｆｆ＝−Ｖｏ／Ｌで表され、同様に一次関数で線形的に減少する。オンオフのサイクルで三角波状の連続的な電流波形となり、その平均電流は（ｂ）の負荷電流に等しくなる。

（ｈ）は電流検出部２９の出力である。Ｑ_Ａ２０に流れる電流をＱ_Ａ２０自身のオン抵抗で電圧変換された波形となる。Ｑ_Ａ２０の電流はＱ_Ａ２０がオンの時にしか流れず、その時の電流は（ｇ）のインダクタ１９の電流に等しいため、図に示すような立ち上がりの傾きがインダクタ１９の電流に比例した台形状の波形となる。この図では分かりやすいようにインダクタ１９の電流と傾きを同じにしてある。

（ｉ）はＡ／Ｄコンバータ３３のサンプリングＣＬＫであるＡＤＣＬＫを示す。ＡＤＣＬＫをＯＳＣ３１の信号に対して遅延させている理由はサンプリングのタイミング調整のためである。前述のＲ−Ｓフリップフロップ２５やＰＷＭコントローラ２６の動作遅延や、ゲート信号の立ち下がりからＰチャネルＦＥＴの電流立ち上がりまでの遅延により、ＯＳＣ３１の信号の立ち上がりからＱ_Ａ２０の電流立ち上がりまでは遅れが出る。そのため、ＯＳＣ３１の信号の立ち上がりでサンプリングするとＡ／Ｄ値はゼロ近辺の値しか得られない。一方で、遅延量を大きくしすぎると負荷電流が多くなった時や入力電圧が高くなった時など、オンデューティが小さくなる時にオフ区間でサンプリングしてしまう可能性がある。ここではこれらの条件を考慮し遅延量ｔｄを１サイクル期間の約３０％としている。

（ｊ）は（ｉ）のＡＤＣＬＫにしたがい（ｈ）の電流検出部２９の電流信号をＡ／Ｄサンプリングした結果である。１サイクルごとに離散化されるが、（ｂ）の負荷電流に近い電流値のデジタルデータが得られている。

次に、ＡＶＳＣＬＫ生成部３４における演算処理を図４のフローチャートを用いて詳細に説明する。

まず、撮像駆動制御部３から撮像駆動情報ｍｏｄｅを読み出す（Ｓ４０１）。例えば、フルＨＤ動画モードの場合はｍｏｄｅ＝ＦＨＤ、ライブビューモードの場合はｍｏｄｅ＝ＬＶ、静止画撮影の場合はｍｏｄｅ＝ＣＡＰなどである。次に演算に用いる変数ｘ、ＩＬ_{ｍａｘ＿ｍｏｄｅ}、Ｃ、ｎ_Ｔ、ｎ_ｐを０に初期化する（Ｓ４０２）。それぞれｘはＡ／Ｄデータの通し番号、ＩＬ_{ｍａｘ＿ｍｏｄｅ}は各駆動モードにおける電流の最大値、ＣはＡＶＳＣＬＫ周期ポイント数計測用のカウンタ、ｎ_ＴはＡＶＳＣＬＫの周期ポイント数の計算結果、ｎ_ｐはＦＦＴにおける最大ピークの周波数ポイントである。

次に、設計的に予め定められた定数ｎ_ｓ、ｆ_ｓ、ＩＬ_ｔｈ、ｎ_ｔｈをＣＰＵ１の記録領域から読み出す（Ｓ４０３）。それぞれｎ_ｓはＦＦＴの演算ポイント数、ｆ_ｓはサンプリング周波数、ＩＬ_ｔｈは電流しきい値処理の電流しきい値、ｎ_ｔｈは周期一致判断に用いるＡ／Ｄデータポイント数差のしきい値である。

次に、ｘ番目の電流Ａ／ＤデータＩＬ_ｘを取得する（Ｓ４０４）。最初はｘ＝０であるためＩＬ_０、次のサイクルではＩＬ_１、ＩＬ_２・・・と順に増えていく。

次に、ｘの値をＦＦＴ演算ポイント数ｎ_ｓと比較し、ＦＦＴ実行可否判断を行う（Ｓ４０５）。ｘがｎ_ｓを超えるまではＦＦＴ演算ができないため演算をスキップしてＳ４０８に遷移する。ｘがｎ_ｓを超えていれば最新のｎ_ｓ個のＡ／ＤデータでＦＦＴ演算を行い（Ｓ４０６）、図５のようなスペクトラム波形を得た後、このＦＦＴ結果から最も高い強度を持つ周波数ｆ_Ｌに相当するポイント数ｎ_Ｌを算出する（Ｓ４０７）。

ＦＦＴにおいて、ＦＦＴの演算ポイント数ｎがサンプリング周波数ｆ_ｓに相当するため、周波数分解能はｆ_ｓ／ｎ_ｓとなる。したがって、ＦＦＴスペクトラムにおいて最大強度となる周波数ポイントをｎ_ｐとすると、ｆ_Ｌ＝ｎ_ｐ／ｎ_ｓ×ｆ_ｓで計算することができる。ｆ_ＬをＡ／Ｄデータのポイント数に換算したものをｎ_Ｌとすると、ｎ_Ｌ＝ｆ_ｓ／ｆ_Ｌ＝ｎ_ｓ／ｎ_ｐとなる。例えば、ｆ_ｓ＝２ＭＨｚ、ｎ_ｓ＝４０９６のＦＦＴにおいて最大ピークの周波数ポイントｎ_ｐ＝１００が得られた場合、ｆ_Ｌ＝１００／４０９６×２ＭＨｚ＝４８．８ｋＨｚ、ｎ_Ｌ＝４０９６／１００≒４１となる。すなわち、この条件のＦＦＴにおいて周波数ポイント１００にピークがある信号は４８．８ｋＨｚ相当であり、この周波数の信号はＡ／Ｄデータポイント数にして約４１個分で一周期となることが分かる。

なお、周波数一致判断にｆ_Ｌではなくｎ_Ｌを使う理由は、Ａ／Ｄデータ側の周期計算がポイント数カウント差の整数計算だけで済み、計算負荷および計算誤差が少ないためである。ｆ_Ｌ基準で判定する場合は、Ａ／Ｄデータポイント数ｎ_Ｔをカウントした後ｆ_ｓ／ｎ_Ｔで周波数換算を行う必要があり、上記の例だと２ＭＨｚ／４１＝４８．８ｋＨｚの計算が余分に必要となる。

次に、ＩＬ_ｘの値が電流しきい値ＩＬ_ｔｈより大きいかどうかのしきい値処理を行う（Ｓ４０８）。しきい値を超えていない場合は、ＡＶＳＣＬＫをＬｏｗに設定し（Ｓ４０９）、ｘをカウントアップして（Ｓ４１０）、Ｓ４０４に戻る。ＩＬ_ｘ＞ＩＬ_ｔｈの場合は、現在のＡＶＳＣＬＫの状態がＬｏｗかどうかの判定を行う（Ｓ４１１）。これは、ＡＶＳＣＬＫのＬｏｗからＨｉｇｈへの状態変化がありそうかどうかでこの後の処理を変えているからである。状態変化がない時は最大値保持の処理とＡＶＳＣＬＫのＨｉｇｈ設定処理のみで終わる。

一方、状態変化がありそうな時はＡＶＳＣＬＫの周期解析を行い、ＦＦＴでのピーク周期と一致するかどうかの判定を行い、その結果に応じてＡＶＳＣＬＫをＨｉｇｈにするかどうかを判定する処理となる。以下詳細に説明する。

まず、Ｓ４１１でＡＶＳＣＬＫの状態がＨｉｇｈの時は、ＩＬ_ｘの値がＩＬ_{ｍａｘ＿ｍｏｄｅ}より大きいかどうかの判定を行う（Ｓ４１２）。ＩＬ_{ｍａｘ＿ｍｏｄｅ}は各撮像駆動モードにおける最大値格納用の変数であり、これより大きい場合は過去最大値となるため、現在のＩＬ_ｘの値を新しいＩＬ_{ｍａｘ＿ｍｏｄｅ}として更新し（Ｓ４１３）、ＡＶＳＣＬＫをＨｉｇｈに設定し（Ｓ４１４）、Ｓ４１０を経由してＳ４０４に戻る。Ｓ４１２でＩＬ_ｘが最大値ＩＬ_{ｍａｘ＿ｍｏｄｅ}を超えていないと判断された場合は、最大値保持は行わず、Ｓ４１４に遷移して同様にＳ４０４に戻る。Ｓ４１１でＡＶＳＣＬＫの状態がＬｏｗの時は、Ｓ４１２と同様にＩＬ_ｘの値がＩＬ_{ｍａｘ＿ｍｏｄｅ}より大きいかどうかの判定を行う（Ｓ４１５）。ＩＬ_ｘが最大値ＩＬ_{ｍａｘ＿ｍｏｄｅ}を超えていないと判断された場合は、ＡＶＳＣＬＫの周期計測処理を行う。

まず、周期計測用のカウンタＣに値が入っているかの確認を行う（Ｓ４１６）。Ｃが初期値０の場合は周期計測ができないため、周期計測処理をスキップして周期カウンタＣに現在のｘを記録して（Ｓ４１７）、先ほどと同様にＳ４１４でＡＶＳＣＬＫをＨｉｇｈに設定した後、Ｓ４１０→Ｓ４０４の順に遷移する。Ｓ４１６でＣに値が入っていると判断された場合は、周期計測が可能であるのでｎ_Ｔ＝ｘ−ＣでＡＶＳＣＬＫの周期に相当するＡ／Ｄデータポイント数ｎ_Ｔを算出する（Ｓ４１８）。次に、ｎ_ＴがＳ４０７で取得した周波数ピークｆ_Ｌの周期に相当するポイント数ｎ_Ｌに一致しているかどうかを判定するために、｜ｎ_Ｔ−ｎ_Ｌ｜がポイント数差しきい値ｎ_ｔｈより小さいかどうかの演算を行う（Ｓ４１９）。｜ｎ_Ｔ−ｎ_Ｌ｜＜ｎ_ｔｈの場合は、周期が一致したと判断し、先ほどと同様にＳ４１７でカウンタＣを現在のｘに更新し、Ｓ４１４でＡＶＳＣＬＫをＨｉｇｈに設定した後、Ｓ４１０→Ｓ４０４の順に遷移する。｜ｎ_Ｔ−ｎ_Ｌ｜≧ｎ_ｔｈの場合は、周期不一致とみなし、Ｓ４０９に遷移してカウンタＣの更新を行わず、ＡＶＳＣＬＫはＬｏｗのままでＳ４１０→Ｓ４０４の順に遷移する。Ｓ４１５でＩＬ_ｘが最大値ＩＬ_{ｍａｘ＿ｍｏｄｅ}を超えたと判断された場合は、急激な負荷の上昇があったことが予想される。そのため、周期計測処理を行わず、Ｓ４１３で最大値の更新を行い、Ｓ４１４でＡＶＳＣＬＫをＨｉｇｈに設定した後、Ｓ４１０→Ｓ４０４の順に遷移する。

これらの処理について、２つのサンプルデータを用いてそれぞれのＡＶＳＣＬＫの生成過程と生成結果を具体的に説明する。

図６は各ｘにおけるＩＬ_Ｘの入力データと各ステップでの計算過程、および最終的なＡＶＳＣＬＫ出力結果を表わしている。図６（ａ）のサンプルＡは周期的な電流変化のみのサンプルデータであり、図６（ｂ）のサンプルＢはそれに加えて瞬間的な電流変化が加わっている。簡単化のため、ｘ＝１〜１２の１２点だけのデータとし、ＩＬ_ｘは８ビットの１０進数表記でＩＬ_ｔｈ＝１５０としている。また、ＦＦＴ解析は実行済みでピーク周波数に相当するポイント数ｎ_Ｌ＝８が得られているとする。左矢印は前のサイクルからデータに更新がない、ハイフンはその処理に入っていないことを示している。また、ＡＶＳＣＬＫの生成結果は１がＨｉｇｈ、０がＬｏｗを表している。

サンプルＡにおいては、ＩＬ_３、ＩＬ_４、ＩＬ_５、ＩＬ_１１およびＩＬ_１２がＩＬ_ｔｈを超え、ｘ＝１１においては周期一致判定が行われ、ＩＬ_３とＩＬ_１１でｎ_Ｔ＝８となり、ｎ_Ｌと一致したと判断されたため、それら全てでＡＶＳＣＬＫ＝１となっている。一方、サンプルＢにおいてはｘ＝１〜６はサンプルＡと同じであるが、ｘ＝７に周期外の電流ピークが存在する。このピークはＩＬ_{ｍａｘ＿ｍｏｄｅ}以内であるので周期一致判定を行い、ｎ_Ｔ＝４で周期不一致としてＡＶＳＣＬＫは０のままとなっている。ｘ＝９にも同様の周期外の電流ピークがあるが、こちらはＩＬ_{ｍａｘ＿ｍｏｄｅ}を更新したため周期一致判定を行わずＡＶＳＣＬＫ＝１となっている。ｘ＝１１ではサンプルＡと同様に周期内のピークになるが、前述のような瞬間的な電流ピークの例外処理を行っても正しく周期一致判定されてＡＶＳＣＬＫ＝１となっている。

このようにＡＶＳＣＬＫは実電流を解析することによって生成されるため、短い周期での電流変化に同期した性能評価だけでなく、瞬間的な電流変化が起きた場合もそれに同期して性能評価を実行することができる。性能評価部１４はＡＶＳＣＬＫに同期して性能評価を行う構成となっているので、より厳しい条件での評価値を得ることができ、余分なマージンをなくした必要最低限の電圧設定を行うことができる。

以上、本発明をその好適な実施形態に基づいて詳述してきたが、本発明はこれら特定の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。上述の実施形態の一部を適宜組み合わせてもよい。例えば、上記実施の形態では、Ｑ_Ａ２０の電流検出をＱ_Ａ自身のドレイン−ソース間のオン抵抗による電位差を差動アンプで増幅することで実現しているが、カレントミラー構成でミラーリングしたＦＥＴの電流を検出してもよい。

また、上述の実施形態の機能を実現するソフトウェアのプログラムを、記録媒体から直接、或いは有線／無線通信を用いてプログラムを実行可能なコンピュータを有するシステム又は装置に供給し、そのプログラムを実行する場合も本発明に含む。従って、本発明の機能処理をコンピュータで実現するために、該コンピュータに供給、インストールされるプログラムコード自体も本発明を実現するものである。つまり、本発明の機能処理を実現するためのコンピュータプログラム自体も本発明に含まれる。その場合、プログラムの機能を有していれば、オブジェクトコード、インタプリタにより実行されるプログラム、ＯＳに供給するスクリプトデータ等、プログラムの形態を問わない。プログラムを供給するための記録媒体としては、例えば、ハードディスク、磁気テープ等の磁気記録媒体、光／光磁気記憶媒体、不揮発性の半導体メモリでもよい。また、プログラムの供給方法としては、コンピュータネットワーク上のサーバに本発明を形成するコンピュータプログラムを記憶し、接続のあったクライアントコンピュータはがコンピュータプログラムをダウンロードしてプログラムするような方法も考えられる。

１ＣＰＵ、２制御部、３撮像駆動制御部、４ＡＦＥ、５撮像センサ、
６画像一時メモリ、８画像補正部、９表示画像変換部、１０表示ドライバ、
１１表示部、１２記録部、１３電源部、１４性能評価部、
１６設定電圧算出部、１８バッテリ、１９インダクタ、
２０メイン側ＰｃｈＦＥＴ（Ｑ_Ａ）、２１同期側ＮｃｈＦＥＴ（Ｑ_Ｂ）、
２２基準電圧用Ｄ／Ａコンバータ、２３エラーアンプ、２４ＰＷＭコンパレータ、
２５Ｒ−Ｓフリップフロップ、２６ＰＷＭコントローラ、
２７メイン側ＦＥＴプリドライバ、２８同期側ＦＥＴプリドライバ、
２９電流検出部、３０電圧設定抵抗、３１基準ＣＬＫ（ＯＳＣ）、
３２ＣＬＫ遅延部、３３Ａ／Ｄコンバータ、３４ＡＶＳＣＬＫ生成部、
３５ＯＲゲート、３６ＣＰＵコア、３７スロープ補償部、３８平滑コンデンサ

Claims

基準クロックに同期したスイッチング制御で定電圧を生成する電流モードの電源部と、
前記電源部のスイッチング素子に流れる電流を検出する電流検出部と、
前記電源部で生成された電圧で動作するＣＰＵと、
前記電源部で生成された電圧値における前記ＣＰＵの性能指標を取得する性能評価部と、
前記性能評価部で得られた性能指標に基づいて前記電源部の設定電圧値を算出し前記電源部に送信する設定電圧算出部と、
光電変換により被写体画像データを取得する撮像センサと、
前記撮像センサの駆動信号を生成する撮像駆動制御部と、を備えた撮像装置において、
前記電流検出部の電流をデジタル変換するＡ／Ｄコンバータと、
前記性能評価部の性能指標取得開始信号を生成する制御クロック生成部をさらに備え、
前記制御クロック生成部はＡ／Ｄコンバータで得られた電流データの変化に基づいて前記性能指標取得開始信号を生成することを特徴とする撮像装置。
前記基準クロックを遅延させるクロック遅延部を備え、前記Ａ／Ｄコンバータは前記クロック遅延部で遅延させたクロックに同期してデジタル変換を行うことを特徴とする請求項１に記載の撮像装置。
前記制御クロック生成部は、前記Ａ／Ｄコンバータで得られた電流データが、予め定められた電流しきい値を上回ったかどうかを判定して前記性能指標取得開始信号を生成することを特徴とする請求項１又は請求項２に記載の撮像装置。
前記制御クロック生成部は、前記Ａ／Ｄコンバータで得られた電流データを周波数解析して周期性成分を検出し、前記電流データが前記周期性成分と同じかどうかを判定して前記性能指標取得開始信号を生成することを特徴とする請求項１乃至請求項３の何れか一項に記載の撮像装置。
前記制御クロック生成部は、前記Ａ／Ｄコンバータで得られた電流データの最大値を保持し、前記電流データの最大値を超える電流データが得られた時は前記性能指標取得を開始する制御信号を生成することを特徴とする請求項１乃至請求項４の何れか一項に記載の撮像装置。
前記性能評価部は前記制御クロック生成部が生成する性能指標取得開始信号と、前記ＣＰＵからの制御信号の、いずれかが入力された時に性能指標の取得を行うことを特徴とする請求項１乃至請求項５の何れか一項に記載の撮像装置。
前記撮像センサは少なくとも二つ以上の駆動モードを有し、前記制御クロック生成部は、前記撮像駆動制御部が出力する撮像センサの駆動モードごとに前記電流しきい値を変更することを特徴とする請求項１に記載の撮像装置。
前記制御クロック生成部は、前記撮像駆動制御部が出力する撮像センサの駆動モードごとに前記Ａ／Ｄコンバータで得られた電流データの最大値を保持し、対応する駆動モードの最大電流よりも大きな電流データが得られた時は、前記性能指標取得を開始する制御信号を生成することを特徴とする請求項７に記載の撮像装置。
前記制御クロック生成部は、前記撮像駆動制御部が出力する撮像センサの駆動モードごとに前記Ａ／Ｄコンバータで得られた電流データの最大値を保持し、対応する駆動モードの最大電流よりも大きな電流データが得られた時は、前記設定電圧算出部は設定可能な最大電圧を設定値として前記電源部に送信することを特徴とする請求項７に記載の撮像装置。