JP2019075911A - 電力供給装置および電力供給方法 - Google Patents

Abstract

【課題】電力供給時の損失を削減し、出力電圧の負荷変動に対する応答性を改善できる電力供給装置を提供する。【解決手段】電力供給装置７は、電源９からの電力を第１の負荷ブロック２ａに供給する第１の電源手段７ａと、電源９からの電力を第２の負荷ブロック２ｃに供給する第２の電源手段７ｃと、第１の負荷ブロック２ａが第１の負荷状態であると判定された場合、第２の電源手段７ｃから第２の負荷ブロック２ｃに電力を供給する動作を第１の動作に切り替え、第１の負荷ブロック２ａが第１の負荷状態よりも消費電力が低い第２の負荷状態であると判定された場合、第２の電源手段７ｃから第２の負荷ブロック２ｃに電力を供給する動作を第１の動作から、第１の動作よりも消費電力が低い第２の動作に切り替える制御手段９３と、を有する。【選択図】図２Ａ

Description

本発明は、電子機器に搭載される電力供給装置および電力供給方法に関する。

電子機器に搭載される電力供給装置は、複数の電源電圧を高効率で電子機器の構成要素に供給するために複数のＤＣ／ＤＣコンバータを有する。

近年、電子機器に搭載されるＣＰＵの性能向上と低消費電力化への要求に伴い、ＣＰＵが必要とする電源の低電圧大電流化が進んでいる。また、電池で駆動する電子機器では、電池駆動時間の向上が重要な課題であり、搭載される電力供給装置には高精度で高効率な電力供給能力が要求される。ＤＣ／ＤＣコンバータは出力電圧を安定化するためにＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）動作を行っている。したがって電力供給先回路が軽負荷時でも固定周期でのスイッチング動作による損失が発生するため軽負荷時に効率が悪化するという特性がある。

また、スイッチング損失を削減するために、スイッチング回数を削減してスイッチング周期を変化させながら出力電圧を安定化するＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）動作が行われる。ＤＣ／ＤＣコンバータのＰＷＭ動作とＰＦＭ動作を活用して、重負荷状態ではＰＷＭ動作を行い、軽負荷状態ではＰＦＭ動作を行うことにより広い負荷範囲で高い効率を実現できる。特許文献１には、電子機器の消費電流に応じてＤＣ／ＤＣコンバータの動作モードを切り替えて低消費電力化を図る方法が記載されている。

国際公開第２０１０／１０６５９５号

しかしながら、特許文献１では、電子機器が消費電力の小さいスタンバイ状態から消費電力の大きい動作状態へ切り替わることで生じる負荷電流の増加に対して後追い的にＰＦＭ動作からＰＷＭ動作に切り替えている。

ＰＦＭ動作はＰＷＭ動作と比較してスイッチング周期が長くなるため、ＰＷＭ動作よりも電流供給能力が低下する。このため、ＰＦＭ動作中は負荷電流の過渡的な変動に対する応答性が悪化する。またＰＦＭ動作を行っている状態からＰＷＭ動作に移行させて、負荷電流の増加に追従するまでの時間がＰＷＭ動作を行っている場合よりも余分に必要となり応答時間がさらに増加する。その結果、ＰＦＭ動作中の過渡的な負荷電流増加時に出力電圧の低下が生じて、供給先回路が動作上要求する電源電圧精度を満足できない場合がある。

そこで、本発明は、電力供給時の損失を削減し、出力電圧の負荷変動に対する応答性を改善できるようにすることを目的とする。

本発明に係る電力供給装置は、電源からの電力を第１の負荷ブロックに供給する第１の電源手段と、前記電源からの電力を第２の負荷ブロックに供給する第２の電源手段と、前記第１の負荷ブロックが第１の負荷状態であるか、前記第１の負荷状態よりも消費電力が低い第２の負荷状態であるかを示す第１の負荷検出信号を出力する第１の負荷検出手段と、前記第１の負荷検出手段から出力される前記第１の負荷検出信号に基づいて、前記第１の負荷ブロックが前記第１の負荷状態であると判定された場合、前記第２の電源手段から前記第２の負荷ブロックに電力を供給する動作を第１の動作に切り替え、前記第１の負荷ブロックが前記第２の負荷状態であると判定された場合、前記第２の電源手段から前記第２の負荷ブロックに電力を供給する動作を前記第１の動作から、前記第１の動作よりも消費電力が低い第２の動作に切り替える制御手段とを有する。

本発明に係る電力供給方法は、電源からの電力を第１の負荷ブロックに供給する第１の電源手段と、前記電源からの電力を第２の負荷ブロックに供給する第２の電源手段と、前記第１の負荷ブロックが第１の負荷状態であるか、前記第１の負荷状態よりも消費電力が低い第２の負荷状態であるかを示す第１の負荷検出信号を出力する第１の負荷検出手段とを有する電力供給装置における電力供給方法であって、前記第１の負荷検出手段から出力される前記第１の負荷検出信号に基づいて、前記第１の負荷ブロックが前記第１の負荷状態であると判定された場合、前記第２の電源手段から前記第２の負荷ブロックに電力を供給する動作を第１の動作に切り替え、前記第１の負荷ブロックが前記第２の負荷状態であると判定された場合、前記第２の電源手段から前記第２の負荷ブロックに電力を供給する動作を前記第１の動作から、前記第１の動作よりも消費電力が低い第２の動作に切り替える。

本発明によれば、電力供給時の損失を削減し、出力電圧の負荷変動に対する応答性を改善することができる

実施形態１〜３における電子機器１の構成要素を説明するためのブロック図である。 実施形態１における電力供給部７の構成要素を説明するためのブロック図である。 実施形態２における電力供給部７の構成要素を説明するためのブロック図である。 実施形態３における電力供給部７の構成要素を説明するためのブロック図である。 メモリブロック電源部７ｃの状態遷移を説明するための図である。

以下、図面を参照して本発明の実施の形態を説明する。ただし、本発明は以下の実施形態に限定されるものではない。

＜実施形態１＞
図１は、実施形態１〜３における電子機器１の構成要素を説明するためのブロック図である。電子機器１は、携帯可能な装置であり、撮像装置（例：デジタルカメラ）および携帯電話（例：スマートフォン）の少なくとも一つとして動作可能な装置である。

電子機器１は、図１に示すように、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２、撮像センサ３、表示ドライバ４、表示部５、記録部６、電力供給部７、無線通信部８、バッテリ９を有する。撮像センサ３、表示部５、記録部６、電力供給部７、無線通信部８は、ＣＰＵ２の周辺デバイスを構成する。

撮像センサ３は、被写体の光学像を電気信号に変換する撮像素子、撮像素子から出力される電気信号をデジタル化された画像データに変換するＡ／Ｄ変換器等などを有する。これにより、撮像センサ３は、撮像画像（静止画または動画）に対応する画像データを生成することができる。

表示ドライバ４は、ＣＰＵ２から出力される表示用画像データに対応する画像を表示するように表示部５を制御する。表示部５は、液晶ディスプレイ、有機ＥＬディスプレイなどの表示デバイスを有する。

記録部６は、メモリカードなどの記憶媒体である。記録部６は、電子機器１から取り外し可能な記憶媒体であっても、電子機器１から容易に取り外せない位置に配置された記憶媒体であってもよい。記録部６は、ＣＰＵ２において処理された画像データを記憶する。また、記録部６には、電子機器１の各構成要素を制御するためのプログラムが記憶されている。

無線通信部８は、外部装置と無線通信を行うインターフェースモジュールである。無線通信方式は、無線ＬＡＮ、Ｂｌｕｅｔｈｏｏｔｈ（登録商標）などが用いられる。

バッテリ９は、充電可能な電池（例：リチウムイオン電池）である。バッテリ９は、電子機器１から取り外し可能な電池であっても、電子機器１から容易に取り外せない位置に配置された電池であってもよい。

ＣＰＵ２は、電子機器１の各構成要素全体を制御するハードウェアプロセッサである。上述した周辺デバイスとの間で入出力（ＩＯ）ポートの制御および通信によるデータの授受、画像データなどの演算処理を行う。これらの機能を実現するために、ＣＰＵ２は、図２Ａから２Ｃで後述する、演算処理を高速に行う論理回路などからなるコアブロック２ａ、演算処理が行われるデータを一時的に保持するメモリ部１１に対してアクセス制御を行うメモリブロック２ｃを有する。また、ＣＰＵ２は、ＩＯポートの制御および通信などを行うＩＯブロックを有する。

コアブロック２ａは、演算処理の高速化のために１Ｖ以下の低電圧で大電流の電力供給が必要となる。メモリブロック２ｃは、メモリ規格等から１．２Ｖなどの電力供給が必要となる。ＩＯブロックは、周辺デバイスとの接続のために一般的な１．８Ｖなどの電力供給が必要となる。また、１．８ＶはＣＰＵ以外の表示ドライバ４や無線通信部８などの周辺デバイスの電源としても使用されるため、要求される電力は比較的大きい。このような要求電圧の違いにより、異なる電源回路からの電力供給が必要になる。

電力供給部７は、上述した複数の電源回路として、コアブロック電源部７ａ、ＩＯブロック電源部７ｂおよびメモリブロック電源部７ｃを含む。電力供給部７は、後述する電圧変換用のインダクションコイルと、インダクションコイルにエネルギーを蓄積するための複数のスイッチ回路とを有するスイッチング方式のＤＣ／ＤＣコンバータである。電力供給部７は、バッテリ９から供給される電圧または電流を所定の電圧または電流に変換してＣＰＵ２の各構成要素に供給する。

ＣＰＵ２は、制御部１０、メモリ部１１、撮像センサ駆動部１２、画像補正部１３、画像圧縮部１４、画像変換部１５を有し、撮像センサ３から出力される画像データに対して所定の演算処理（画像処理を含む）を行う。

制御部１０は、ＣＰＵ２の各部に処理を指示する。メモリ部１１は、周辺デバイスから入力されたデータを一時的に保持するキャッシュメモリである。撮像センサ駆動部１２は、制御部１０の指示に基づき撮像センサ３の撮像動作を制御する。撮像センサ３により生成された画像データは、ＣＰＵ２のメモリ部１１に一時的に保持される。

スルー画像を表示するスタンバイ状態（ライブビュー状態）の場合、制御部１０は撮像センサ駆動部１２に間引き撮影指示を出し、撮像センサ駆動部１２が撮像センサ３の撮像動作を制御する。撮像センサ３により生成された画像データはメモリ部１１に一時的に格納される。メモリ部１１に格納された画像データは、画像補正部１３に読み出されて画素補間、リサイズ処理および色変換処理などが行われた後、画像変換部１５で表示用のデータに変換されて表示ドライバ４に出力される。表示ドライバ４は、表示用のデータに対応する画像を表示するように表示部５を制御する。

上記スタンバイ状態においてユーザによりレリーズボタンが押下されると、ＣＰＵ２は静止画撮影処理を行う。制御部１０は撮像センサ駆動部１２に静止画撮影指示を出し、撮像センサ駆動部１２が撮像センサ３の撮像動作を制御する。撮像センサ３により生成された画像データはメモリ部１１に一時的に格納される。メモリ部１１に格納された画像データは、画像補正部１３に読み出されて画素補間、リサイズ処理および色変換処理などが行われた後、画像圧縮部１４で所定のフォーマット（例：ＪＰＥＧ）に基づき圧縮符号化されて記録部６に出力される。記録部６は、画像圧縮部１４により生成された静止画ファイルを記録する。

上記スタンバイ状態においてユーザにより録画ボタンが押下されると、ＣＰＵ２は動画撮影処理を行う。制御部１０は撮像センサ駆動部１２に動画撮影指示を出し、撮像センサ駆動部１２が撮像センサ３の撮像動作を制御する。撮像センサ３により生成された画像データは所定のフレームレートで読み出されてメモリ部１１に一時的に格納される。メモリ部１１に格納された画像データは、画像補正部１３に読み出されて画素補間、リサイズ処理および色変換処理などが行われた後、画像圧縮部１４で所定のフォーマット（例：ＭＰＥＧ）に基づき圧縮符号化されて記録部６に出力される。記録部６は、画像圧縮部１４により生成された動画ファイルを記録する。

なお、説明の簡略化のため、図１には示していないが、電子機器１は、静止画撮影時のシャッタユニット、シャッタ制御用のモータ、モータ駆動用のモータドライバや、ユーザ操作を受け付け可能な操作部などを有する。

図２Ａは、実施形態１における電力供給部７の構成要素を説明するためのブロック図である。なお、図２Ａでは、ＣＰＵ２のコアブロック２ａに電力を供給するコアブロック電源部７ａと、メモリブロック２ｃに電力を供給するメモリブロック電源部７ｃのみを記載している。

ここで、電力供給部７におけるコアブロック電源部７ａ、ＩＯブロック電源部７ｂおよびメモリブロック電源部７ｃから接続先のデバイスへ流れる電流の時系列的な変化について説明する。ＣＰＵ２のコアブロック２ａとメモリブロック２ｃによってデータ処理を行う場合、メモリブロック２ｃのアクセス制御はＣＰＵ２のコアブロック２ａが行う。例えば、電子機器１がデジタルカメラである場合、スタンバイ状態（ライブビュー状態）から動画記録を開始した場合は、ライブビュー時には動作していなかった画像圧縮部１４が動作する。この場合、コアブロック２ａがメモリブロック２ｃのアクセス制御を行って画像データのやり取りをしながら圧縮符号化が行われる。したがって、コアブロック電源部７ａから流れる電流が増加した後にメモリブロック電源部７ｃから流れる電流が増加し、メモリブロック電源部７ｃから流れる電流が減少した後にコアブロック電源部７ａから流れる電流が減少するという関係になる。

実施形態１では、スタンバイ状態（ライブビュー状態）から動画記録を開始した場合について説明する。この場合、上述したように、コアブロック電源部７ａから流れる電流が増加した後にメモリブロック電源部７ｃから流れる電流が増加し、メモリブロック電源部７ｃから流れる電流が減少した後にコアブロック電源部７ａから流れる電流が減少する。

実施形態１のコアブロック電源部７ａおよびメモリブロック電源部７ｃは、上述したスタンバイ状態（ライブビュー状態）から動画記録を開始した場合における電力供給時のスイッチング損失と出力電圧の負荷変動に対する応答性を改善する回路構成を有する。

次に、図２Ａを参照して、コアブロック電源部７ａの構成要素を説明する。

図２Ａにおいて、コアブロック電源部７ａは、電流モード制御の同期整流型の降圧式電源回路として動作する。出力電圧ＶＯを一定に保持するためのフィードバック機構は、ＰＷＭコンパレータ２４で電圧ループ信号と電流ループ信号を比較することで実現する。電圧ループ信号は、出力電圧ＶＯを出力設定抵抗３０で分圧した信号と基準電源３８の固定の基準電圧とをエラーアンプ２３で比較増幅することで得られる。また、電流ループ信号はハイサイド側のスイッチ回路であるＰチャネルＦＥＴ（ハイサイドＦＥＴ２０）に流れる電流にスロープ補償部３７で不安定動作を防ぐスロープ補償を加えることで得られる。ハイサイドＦＥＴ２０に流れる電流は、ハイサイドカレントミラーＦＥＴ３３によってミラーリングされた電流をハイサイド電流検出抵抗３４に流し、その両端の電圧を電流検出アンプ２９によって差動増幅することで検出する。さらに、ハイサイド電流検出抵抗３４の両端の電位差とＩ_ＬＩＭ基準電源３１の電圧とを比較するコアブロック電流コンパレータ３５によって、ハイサイドＦＥＴ２０の電流が最大電流閾値Ｉ_ＬＩＭを超えたか否かを判定する。後段のＲ−Ｓフリップフロップ２５のリセット入力にはＰＷＭコンパレータ２４とコアブロック電流コンパレータ３５の論理和（ＯＲ）の出力が、セット入力にはＰＷＭデューティ制御の基準クロックであるＯＳＣ３９の信号が接続される。Ｒ−Ｓフリップフロップ２５の出力に対し、ハイサイドＦＥＴ２０とローサイド側のスイッチ回路であるＮチャネルＦＥＴ（ローサイドＦＥＴ２１）が同時にオンとならないためのデッドタイムをＰＷＭコントローラ２６で付加する。ＰＷＭコントローラ２６からの駆動信号によって、ハイサイドＦＥＴプリドライバ２７とローサイドＦＥＴプリドライバ２８がハイサイドＦＥＴ２０とローサイドＦＥＴ２１をオンオフ制御する。ハイサイドＦＥＴ２０とローサイドＦＥＴ２１がオンオフ制御されることで、インダクションコイル２２を流れるインダクタ電流が制御され、コンデンサ３６で平滑化されることで一定の出力電圧ＶＯが得られる。負荷変動などによって出力電圧ＶＯが低下した場合は、エラーアンプ２３の出力が上昇し、ＰＷＭコンパレータ２４の出力がＨｉｇｈになるまでの時間が長くなる。これにより、ハイサイドＦＥＴ２０のオンデューティが大きくなり、出力電圧ＶＯを上げる方向に制御される。入力電圧が低くハイサイドＦＥＴ２０の電流の傾きが小さい場合も同様である。反対に、出力電圧ＶＯが高い場合や入力電圧が高い場合はＰＷＭコンパレータ２４がＨｉｇｈ信号を出力するまでの時間が短くなる。これにより、ハイサイドＦＥＴ２０のオンデューティが小さくなり、出力電圧ＶＯを下げる方向に制御される。このようにして出力電圧ＶＯを常に一定に保つように制御されている。また、負荷ブロックのショートなどの異常時には、急激にインダクタ電流が上昇し、ハイサイド電流検出抵抗３４の両端の電位圧がＩ_ＬＩＭ基準電源３１の電圧を超える。これによって、コアブロック電流コンパレータ３５の出力がＨｉｇｈになってＲ−Ｓフリップフロップ２５が即時リセットされ、ハイサイドＦＥＴ２０がオフ制御される。この動作により、スイッチングサイクル単位の電流保護が可能となっている。

次に、図２Ａを参照して、メモリブロック電源部７ｃの構成要素について説明する。

図２Ａにおいて、メモリブロック電源部７ｃはＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）動作と、ＰＷＭ動作時よりも低消費電力のＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）動作を切り替えることが可能である。切り替え動作はＰＷＭ／ＰＦＭコントローラ６６が行う。ＰＷＭ動作における基本的な動作はコアブロック電源部７ａと同じである。ハイサイドＦＥＴ６０、ローサイドＦＥＴ６１、エラーアンプ６３、ＰＷＭコンパレータ６４、Ｒ−Ｓフリップフロップ６５などの役割も同じである。電流モード制御のための電流アンプ６９、Ｉ_ＬＩＭ基準電源７１、ハイサイドカレントミラーＦＥＴ７３、ハイサイド電流検出抵抗７４、およびメモリブロック電流コンパレータ７５も同様に有する。

ＰＷＭ動作は、比較的高速な固定の周波数で毎サイクル必ずオン動作を行ってオン時間とオフ時間のデューティ比を可変することで安定化する。このＰＷＭ動作と異なり、ＰＦＭ動作はオン時間を固定とし、オン動作の周波数を可変にすることで安定化する。

ＰＦＭ電圧コンパレータ７８は、所定のオン動作を行った後、メモリブロック電源部７ｃの出力電圧ＶＯをＰＦＭ基準電源７９の基準電圧Ｖ_ＰＦＭと比較し、メモリブロック電源部７ｃの出力電圧ＶＯが基準電圧Ｖ_ＰＦＭを下回るまで次のオン動作を行わない。これにより、負荷電流が少ない時ほど次のオン動作までの時間が長くなることでスイッチングの頻度が下がり、軽負荷時の損失の主要因であるスイッチング損失を減らすことができる。

通常は、ハイサイド電流検出抵抗７４の両端に、メモリブロック電流コンパレータ７５とは異なる閾値を持つコンパレータを設け、ハイサイドＦＥＴ６０に流れる電流検出結果を用いてメモリブロック電源部７ｃのＰＦＭ動作とＰＷＭ動作の切り替えを行う。これに対して、実施形態１においてはメモリブロック電源部７ｃではなく、別の電源回路（本例ではコアブロック電源部７ａ）の電流量を用いてＰＦＭ動作とＰＷＭ動作の切り替えを行う。ここで、コアブロック電源部７ａの電流量の検出について説明する。

ハイサイド電流検出抵抗３４の両端には、コアブロック電流コンパレータ３５とは異なる閾値を持つハイサイドＰＦＭ電流コンパレータ８５が設けられている。ハイサイドＰＦＭ電流コンパレータ８５は、コアブロック電流コンパレータ３５と同様に、ハイサイド電流検出抵抗３４の両端に発生する電位差と、ＰＦＭ判定閾値に相当するＩ_ＰＦＭ基準電源８６の電圧とを比較する。コアブロック電流コンパレータ３５は電流モード制御における最大電流量を規定するために設けられているため比較的高い閾値を持つ。これに対し、ハイサイドＰＦＭ電流コンパレータ８５はＩＯブロック電源部７ｂをＰＦＭ動作に移行させるか否かを判定するために設けられているため、比較的低い閾値（例えば、最大電流閾値Ｉ_ＬＩＭ＝３．０Ａ、ＰＦＭ判定閾値Ｉ_ＰＦＭ＝０．５Ａなど）を持つ。

選択部９３は、ハイサイドＰＦＭ電流コンパレータ８５から出力されるコアブロック電源部７ａの負荷検出信号に基づいて、メモリブロック電源部７ｃのＰＦＭ動作とＰＷＭ動作を切り替えるための選択信号をＰＷＭ／ＰＦＭコントローラ６６に出力する。ＣＰＵ２のコアブロック２ａが軽負荷状態から重負荷状態に移行する場合は、例えば、スタンバイ状態（ライブビュー状態）から動画記録が開始される場合である。この場合、ハイサイドＰＦＭ電流コンパレータ８５が、コアブロック電源部７ａからコアブロック２ａに流れる電流が所定のＰＦＭ判定閾値を超えたことを示す負荷検出信号を選択部９３に出力する。選択部９３は、コアブロック電源部７ａのハイサイドＰＦＭ電流コンパレータ８５からの負荷検出信号に基づいてメモリブロック電源部７ｃをＰＦＭ動作からＰＷＭ動作へ切り替えるための選択信号をＰＷＭ／ＰＦＭコントローラ６６に出力する。

また、ＣＰＵ２のコアブロック２ａが重負荷状態から軽負荷状態に移行する場合は、例えば、動画記録が終了してスタンバイ状態に戻る場合である。この場合、ハイサイドＰＦＭ電流コンパレータ８５が、コアブロック電源部７ａからコアブロック２ａに流れる電流が所定のＰＦＭ判定閾値を下回ったことを示す負荷検出信号を選択部９３に出力する。選択部９３は、コアブロック電源部７ａのハイサイドＰＦＭ電流コンパレータ８５からの負荷検出信号に基づいてメモリブロック電源部７ｃをＰＷＭ動作からＰＦＭ動作へ切り替えるための選択信号をＰＷＭ／ＰＦＭコントローラ６６に出力する。

このように、実施形態１によれば、ＣＰＵ２のコアブロック２ａが軽負荷状態から重負荷状態に移行する際には、メモリブロック電源部７ｃをＰＦＭ動作からＰＷＭ動作へ切り替える。また、ＣＰＵ２のコアブロック２ａが重負荷状態から軽負荷状態に移行する際には、メモリブロック電源部７ｃをＰＷＭ動作からＰＦＭ動作へ切り替える。このようにして、メモリブロック電源部７ｃにおける電力供給時のスイッチング損失と出力電圧の負荷変動に対する応答性を改善することができる。

＜実施形態２＞
図２Ｂは、実施形態２における電力供給部７の構成要素を説明するためのブロック図である。なお、図２Ｂでは、ＣＰＵ２のコアブロック２ａに電力を供給するコアブロック電源部７ａと、メモリブロック２ｃに電力を供給するメモリブロック電源部７ｃのみを記載している。また、図２Ｂにおけるメモリブロック電源部７ｃの構成要素は図２Ａと同様であるため、説明を省略する。

実施形態１では、コアブロック電源部７ａのハイサイドＰＦＭ電流コンパレータ８５がハイサイド電流検出抵抗３４の両端に発生する電位差とＩ_ＰＦＭ基準電源８６の電圧とを比較して得られる負荷検出信号を選択部９３に出力する構成を説明した。これに対して、実施形態２では、コアブロック電源部７ａのローサイドＦＥＴ２１に流れる電流とＰＦＭ判定閾値Ｉ_ＰＦＭとを比較するためのローサイドＰＦＭ電流コンパレータ８９が設けられている。

図２Ｂにおいて、ローサイドＰＦＭ電流コンパレータ８９は、コアブロック電源部７ａのローサイドＦＥＴ２１に流れる電流とＰＦＭ判定閾値Ｉ_ＰＦＭとを比較する。ローサイドＦＥＴ２１に流れる電流は、ローサイドカレントミラーＦＥＴ８７によってミラーリングされた電流をローサイド電流検出抵抗８８によって電流電圧変換することで検出される。このように、ローサイド電流検出抵抗８８の両端に発生する電位差と、ＰＦＭ判定閾値に相当するＩ_ＰＦＭ基準電源８６の電圧とを比較することで、ローサイドＦＥＴ２１に流れる電流がＰＦＭ判定閾値よりも低いか否かを判定することができる。

選択部９３は、ローサイドＰＦＭ電流コンパレータ８９から出力されるコアブロック電源部７ａの負荷検出信号に基づいて、メモリブロック電源部７ｃのＰＦＭ動作とＰＷＭ動作を切り替えるための選択信号をＰＷＭ／ＰＦＭコントローラ４６に出力する。ＣＰＵ２のコアブロック２ａが軽負荷状態から重負荷状態に移行する場合は、例えば、スタンバイ状態（ライブビュー状態）から動画記録が開始される場合である。この場合、ローサイドＰＦＭ電流コンパレータ８９が、コアブロック電源部７ａからコアブロック２ａに流れる電流が所定のＰＦＭ判定閾値を超えたことを示す負荷検出信号を選択部９３に出力する。選択部９３は、コアブロック電源部７ａのローサイドＰＦＭ電流コンパレータ８９からの負荷検出信号に基づいてメモリブロック電源部７ｃをＰＦＭ動作からＰＷＭ動作へ切り替えるための選択信号をＰＷＭ／ＰＦＭコントローラ６６に出力する。

また、ＣＰＵ２のコアブロック２ａが重負荷状態から軽負荷状態に移行する場合は、例えば、動画記録が終了してスタンバイ状態に戻る場合のように、ＣＰＵ２のコアブロック２ａが重負荷状態から軽負荷状態に移行する場合である。この場合、ローサイドＰＦＭ電流コンパレータ８９が、コアブロック電源部７ａからコアブロック２ａに流れる電流が所定のＰＦＭ判定閾値を下回ったことを示す負荷検出信号を選択部９３に出力する。選択部９３は、コアブロック電源部７ａのローサイドＰＦＭ電流コンパレータ８９からの負荷検出信号に基づいてメモリブロック電源部７ｃをＰＷＭ動作からＰＦＭ動作へ切り替えるための選択信号をＰＷＭ／ＰＦＭコントローラ６６に出力する。

このように、実施形態２によれば、実施形態１と同様に、メモリブロック電源部７ｃにおける電力供給時のスイッチング損失と出力電圧の負荷変動に対する応答性を改善することができる。

＜実施形態３＞
図２Ｃは、実施形態２における電力供給部７の構成要素を説明するためのブロック図である。なお、図２Ｃでは、ＣＰＵ２のコアブロック２ａに電力を供給するコアブロック電源部７ａと、メモリブロック２ｃに電力を供給するメモリブロック電源部７ｃのみを記載している。また、図２Ｃにおけるメモリブロック電源部７ｃの構成要素は図２Ａと同様であるため、説明を省略する。

実施形態２では、ローサイドＰＦＭ電流コンパレータ８９によりローサイドＦＥＴ２１に流れる電流とＰＦＭ判定閾値とを比較して得られる負荷検出信号を選択部９３に出力する構成を説明した。これに対して、実施形態３は、コアブロック電源部７ａのスイッチングノード３２の電位を検出するためのゼロクロスコンパレータ８４が設けられている。

図２Ｃにおいて、ゼロクロスコンパレータ８４は、コアブロック電源部７ａのスイッチングノード３２の電位がゼロ以上であるか否かを検出する。コンパレータの反転入力端子はＧＮＤに接続され、非反転入力端子はコアブロック電源部７ａのスイッチングノード３２に接続されている。これにより、スイッチングノード３２の電位がゼロ以上の場合にゼロクロスコンパレータ８４の出力はＨｉｇｈとなる。また、スイッチングノード３２の電位がゼロ以下の場合はゼロクロスコンパレータ８４の出力はＬｏｗとなる。ハイサイドＦＥＴ２０のオン期間ではスイッチングノード３２の電位は常にゼロ以上であるが、ある程度負荷電流が流れている状態ではローサイドＦＥＴ２１のオン期間においてスイッチングノード３２の電位がゼロ以上になることはない。ローサイドＦＥＴ２１のオン期間においてスイッチングノード３２の電位がゼロ以上になる状態は、インダクションコイル２２からローサイドＦＥＴ２１を通ってＧＮＤに電流が逆流するほど負荷電流が少ない状態であることを意味している。このように、ローサイドＦＥＴ２１のオン期間におけるゼロクロスコンパレータ８４の出力を監視することによってコアブロック電源部７ａの負荷電流が少ない状態であるか否かを判定することができる。

選択部９３は、ゼロクロスコンパレータ８４から出力されるコアブロック電源部７ａの負荷検出信号に基づいて、メモリブロック電源部７ｃのＰＦＭ動作とＰＷＭ動作を切り替えるための選択信号をＰＷＭ／ＰＦＭコントローラ４６に出力する。ＣＰＵ２のコアブロック２ａが軽負荷状態から重負荷状態に移行する場合は、例えば、スタンバイ状態（ライブビュー状態）から動画記録が開始される場合である。この場合、ゼロクロスコンパレータ８４が、コアブロック電源部７ａからコアブロック２ａに流れる電流が所定のＰＦＭ判定閾値を超えたことを示す負荷検出信号を選択部９３に出力する。選択部９３は、コアブロック電源部７ａのゼロクロスコンパレータ８４からの負荷検出信号に基づいてメモリブロック電源部７ｃをＰＦＭ動作からＰＷＭ動作へ切り替えるための選択信号をＰＷＭ／ＰＦＭコントローラ６６に出力する。

また、ＣＰＵ２のコアブロック２ａが重負荷状態から軽負荷状態に移行する場合は、例えば、動画記録が終了してスタンバイ状態に戻る場合である。この場合、ゼロクロスコンパレータ８４が、コアブロック電源部７ａからコアブロック２ａに流れる電流が所定のＰＦＭ判定閾値を下回ったことを示す負荷検出信号を選択部９３に出力する。選択部９３は、コアブロック電源部７ａのゼロクロスコンパレータ８４からの負荷検出信号に基づいてメモリブロック電源部７ｃをＰＷＭ動作からＰＦＭ動作へ切り替えるための選択信号をＰＷＭ／ＰＦＭコントローラ６６に出力する。

［状態遷移の説明］
次に、図３を参照して、メモリブロック電源部７ｃの状態遷移を説明する。

スタンバイ状態（Ｓ３０１）から電子機器１が起動すると、まずＰＷＭモード（Ｓ３０２）に遷移する。ＰＷＭモード（Ｓ３０２）において、コアブロック電源部７ａの電流がＰＦＭ判定閾値（Ｉ_ＰＦＭ１）よりも小さいと判定された場合は、ＰＦＭモード（Ｓ３０３）に移行する。ＰＦＭモード（Ｓ３０３）において、コアブロック電源部７ａの電流がＰＦＭ判定閾値（Ｉ_ＰＦＭ１）以上になった場合には、ＰＷＭモード（Ｓ３０２）に戻る。また、ＰＷＭモードとＰＦＭモードのいずれの状態においても、電子機器１が停止するとスタンバイモード（Ｓ３０１）に移行する。

このように、実施形態３によれば、実施形態１および２と同様に、メモリブロック電源部７ｃにおける電力供給時のスイッチング損失と出力電圧の負荷変動に対する応答性を改善することができる。

＜実施形態４＞
本発明の実施形態は上述の実施形態１、２または３に限定されるものではない。発明の要旨を逸脱しない範囲で変更または修正された実施形態１、２または３も本発明の実施形態に含まれる。

例えば、上述の実施形態１〜３では、各ＦＥＴの電流検出をカレントミラー構成でミラーリングしたＦＥＴの電流を電流検出抵抗に流すことで検出したが、ＦＥＴ自身のドレイン−ソース間のオン抵抗による電位差を差動アンプで増幅して検出してもよい。

また、上述の実施形態１〜３では、電力供給部７が降圧電源回路の例を説明したが、昇圧電源回路にも適用可能である。

＜実施形態５＞
実施形態１〜４で説明した様々な機能、処理または方法は、パーソナルコンピュータ、マイクロコンピュータ、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、プロセッサなどがプログラムを用いて実現することもできる。以下、実施形態５では、パーソナルコンピュータ、マイクロコンピュータ、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、プロセッサなどを「コンピュータＸ」と呼ぶ。また、実施形態５では、コンピュータＸを制御するためのプログラムであって、実施形態１〜４で説明した様々な機能、処理または方法を実現するためのプログラムを「プログラムＹ」と呼ぶ。

実施形態１〜４で説明した様々な機能、処理または方法は、コンピュータＸがプログラムＹを実行することによって実現される。この場合において、プログラムＹは、コンピュータ読み取り可能な記憶媒体を介してコンピュータＸに供給される。実施形態５におけるコンピュータ読み取り可能な記憶媒体は、ハードディスク装置、磁気記憶装置、光記憶装置、光磁気記憶装置、メモリカード、揮発性メモリ、不揮発性メモリなどの少なくとも１つを含む。実施形態５におけるコンピュータ読み取り可能な記憶媒体は、ｎｏｎ−ｔｒａｎｓｉｔｏｒｙな記憶媒体である。

１…電子機器、２…ＣＰＵ、２ａ…コアブロック、２ｃ…メモリブロック、７…電力供給部、７ａ…コアブロック電源部、７ｂ…ＩＯブロック電源部、７ｃ…メモリブロック電源部、９…バッテリ

Claims (8)

1. 電源からの電力を第１の負荷ブロックに供給する第１の電源手段と、
   前記電源からの電力を第２の負荷ブロックに供給する第２の電源手段と、
   前記第１の負荷ブロックが第１の負荷状態であるか、前記第１の負荷状態よりも消費電力が低い第２の負荷状態であるかを示す第１の負荷検出信号を出力する第１の負荷検出手段と、
   前記第１の負荷検出手段から出力される前記第１の負荷検出信号に基づいて、前記第１の負荷ブロックが前記第１の負荷状態であると判定された場合、前記第２の電源手段から前記第２の負荷ブロックに電力を供給する動作を第１の動作に切り替え、
   前記第１の負荷ブロックが前記第２の負荷状態であると判定された場合、前記第２の電源手段から前記第２の負荷ブロックに電力を供給する動作を前記第１の動作から、前記第１の動作よりも消費電力が低い第２の動作に切り替える制御手段と
   を有することを特徴とする電力供給装置。
2. 前記第１の負荷検出手段から出力される前記第１の負荷検出信号が入力され、前記第２の電源手段の動作として前記第１の動作または前記第２の動作を選択する選択手段を更に有し、
   前記制御手段は、前記第２の電源手段の動作を前記選択手段により選択された前記第１の動作または前記第２の動作に切り替えることを特徴とする請求項１に記載の電力供給装置。
3. 前記第１の電源手段は、電圧変換用のコイルと、前記コイルにエネルギーを蓄積するためのハイサイド側の第１のスイッチ回路およびローサイド側の第２のスイッチ回路とを有し、
   前記第１の負荷検出手段は、前記第１のスイッチ回路に流れる電流に基づいて、前記第１の負荷検出信号を生成することを特徴とする請求項１または２に記載の電力供給装置。
4. 前記第１の電源手段は、電圧変換用のコイルと、前記コイルにエネルギーを蓄積するためのハイサイド側の第１のスイッチ回路およびローサイド側の第２のスイッチ回路とを有し、
   前記第１の負荷検出手段は、前記第２のスイッチ回路に流れる電流に基づいて、前記第１の負荷検出信号を生成することを特徴とする請求項１または２に記載の電力供給装置。
5. 前記第１の電源手段は、電圧変換用のコイルと、前記コイルにエネルギーを蓄積するためのハイサイド側の第１のスイッチ回路およびローサイド側の第２のスイッチ回路とを有し、
   前記第１の負荷検出手段は、前記コイルと前記第１および第２のスイッチ回路が接続されるスイッチングノードの電圧に基づいて、前記第１の負荷検出信号を生成することを特徴とする請求項１または２に記載の電力供給装置。
6. 前記第１の負荷ブロックはＣＰＵのコアブロックであり、前記第２の負荷ブロックはＣＰＵのメモリブロックであることを特徴とする請求項１から５のいずれか１項に記載の電力供給装置。
7. 前記第１の動作はＰＷＭ動作であり、前記第２の動作はＰＦＭ動作であることを特徴とする請求項１から６のいずれか１項に記載の電力供給装置。
8. 電源からの電力を第１の負荷ブロックに供給する第１の電源手段と、
   前記電源からの電力を第２の負荷ブロックに供給する第２の電源手段と、
   前記第１の負荷ブロックが第１の負荷状態であるか、前記第１の負荷状態よりも消費電力が低い第２の負荷状態であるかを示す第１の負荷検出信号を出力する第１の負荷検出手段と
   を有する電力供給装置における電力供給方法であって、
   前記第１の負荷検出手段から出力される前記第１の負荷検出信号に基づいて、前記第１の負荷ブロックが前記第１の負荷状態であると判定された場合、前記第２の電源手段から前記第２の負荷ブロックに電力を供給する動作を第１の動作に切り替え、
   前記第１の負荷ブロックが前記第２の負荷状態であると判定された場合、前記第２の電源手段から前記第２の負荷ブロックに電力を供給する動作を前記第１の動作から、前記第１の動作よりも消費電力が低い第２の動作に切り替えることを特徴とする電力供給方法。

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