JP2018050198A5 - 情報処理装置、その制御方法、及びプログラム - Google Patents

Description

本発明は、低消費電力モードを備えるＳＲＡＭを利用する情報処理装置、その制御方法、及びプログラムに関する。

本発明は、複数のブロックを有し、電力を供給する第１モードと、該第１モードよりも消費電力の低い第２モードとを前記ブロックごとに制御可能なメモリモジュールと、アクセスするアドレスをインクリメントしながら一つのブロックにアクセスする制御手段と、アクセスするアドレスに基づき、次にアクセスする他のブロックを前記第２モードから前記第１モードに移行させる電力制御手段と、を有することを特徴とする。

Claims (13)

1. 複数のブロックを有し、電力を供給する第１モードと、該第１モードよりも消費電力の低い第２モードとを前記ブロックごとに制御可能なメモリモジュールと、
   アクセスするアドレスをインクリメントしながら一つのブロックにアクセスする制御手段と、
   アクセスするアドレスに基づき、次にアクセスする他のブロックを前記第２モードから前記第１モードに移行させる電力制御手段と、を有することを特徴とする情報処理装置。
2. 前記メモリモジュールは、処理対象の画像データの主走査方向に１ライン分の画像データを記憶するラインバッファであることを特徴とする請求項１に記載の情報処理装置。
3. 画像データの主走査方向について該画像データを処理するタイミングを調整するための主走査カウンタをさらに備え、
   前記電力制御手段は、前記主走査カウンタによるカウントに従って、前記他のブロックの電力制御を行うことを特徴とする請求項２に記載の情報処理装置。
4. 前記電力制御手段は、アクセスするアドレスが前記他のブロックの先頭アドレスよりも所定の値だけ前のアドレスである場合に、前記他のブロックを前記第２モードから前記第１モードに移行させることを特徴とする請求項１乃至３のいずれか一項に記載の情報処理装置。
5. 前記所定の値は、前記他のブロックが前記第２モードから前記第１モードへ移行するのに要する期間に基づくことを特徴とする請求項４に記載の情報処理装置。
6. フィルタ処理を行う画像処理手段をさらに有し、
   前記メモリモジュールは、前記画像処理手段により処理される画像データを記憶することを特徴とする請求項１乃至５のいずれか一項に記載の情報処理装置。
7. 前記情報処理装置は複数の前記メモリモジュールを有し、
   各メモリモジュールは、処理対象の画像データにおける主走査方向のラインごとにデータを保持するラインバッファであり、複数の前記メモリモジュールに跨った２次元のエリアであって、所定のアドレスごとに複数の前記エリアに分割されることを特徴とする請求項１乃至６のいずれか一項に記載の情報処理装置。
8. 画像データの主走査方向について該画像データを処理するタイミングを調整するための主走査カウンタと
   画像データの副走査方向について該画像データを処理するタイミングを調整するための副走査カウンタとをさらに備え、
   前記電力制御手段は、アクセスするアドレスと、前記主走査カウンタによるカウントと、前記副走査カウンタによるカウントとに従って、複数の前記メモリモジュールに跨ったエリアごとに省電力制御を行うことを特徴とする請求項７に記載の情報処理装置。
9. ハーフトーン処理を行う画像処理手段をさらに有し、
   前記メモリモジュールは前記ハーフトーン処理がなされる画像データを記憶することを特徴とする請求項１乃至５のいずれか一項に記載の情報処理装置。
10. 前記ブロックは、前記ハーフトーン処理に用いられるディザしきい値マトリクスに対応することを特徴とする請求項９に記載の情報処理装置。
11. 前記メモリモジュールは、ＳＲＡＭであることを特徴とする請求項１乃至１０のいずれか一項に記載の情報処理装置。
12. 複数のブロックを有し、電力を供給する第１モードと、該第１モードよりも消費電力の低い第２モードとを前記ブロックごとに制御可能なメモリモジュールを有する情報処理装置の制御方法であって、
    アクセスするアドレスをインクリメントしながら一つのブロックにアクセスする制御工程と、
    アクセスするアドレスに基づき、次にアクセスする他のブロックを前記第２モードから前記第１モードに移行させる電力制御工程と、を有することを特徴とする情報処理装置の制御方法。
13. 請求項１２に記載の情報処理装置の制御方法の各工程をコンピュータに実行させるためのプログラム。