JP2018046601A - 力率改善コンバータの制御装置 - Google Patents

Abstract

【課題】カスケードマルチセル型力率改善コンバータのセル電圧をバランスさせる。【解決手段】特定のセル電圧を目標値に近づけるために、そのセルの入力電圧がゼロになる時間を決定し、他の全てのセルは自分の出力電圧が特定セルの出力電圧よりも高い時に、自分の入力電圧がゼロになる時間を特定セルの入力電圧がゼロになる時間よりも長くし、自分の出力電圧が特定セルの出力電圧よりも低い時に、自分の入力電圧がゼロになる時間を特定セルの入力電圧がゼロになる時間よりも短くして課題を解決する。【選択図】図１

Description

本発明は、カスケードマルチセル型力率改善コンバータの制御装置に関するものである。

カスケードマルチセル型の力率改善コンバータが特許文献１で開示されている。図３にこの方式の回路図を示す。ダイオード３１、ダイオード３２、ＭＯＳＦＥＴ３６、ＭＯＳＦＥＴ３７がブリッジ接続され、その直流出力にコンデンサ３８が接続されている。これらの部品で回路ブロック３０が形成されており、ブリッジ回路の交流入力に回路ブロック３０の入力端子が、コンデンサ３８の両端に回路ブロック３０の出力端子が接続されている。

回路ブロック３０は複数存在し、それらの入力端子は直列に接続され（すなわちカスケード接続され）、この直列回路がチョーク２８を介して交流電源２７に接続されている。回路ブロック３０のそれぞれの出力端子には負荷２９が接続されている。回路ブロック３０はセルと呼ばれ、それら複数のセルをカスケード接続することからカスケードマルチセル型と呼ばれる。

この力率改善コンバータは、チョーク２８の電流から図示しないフィルタによって高周波成分を除去した電流が入力電流となるので、チョーク２８の電流の低周波成分が交流電源２７の電圧と相似の波形となる様に制御する事で力率改善機能を持つようになる。その方法については特許文献１で開示されている。

また回路ブロック３０のバリエーションとしてダイオード３１、ダイオード３２を図４に示す様にＭＯＳＦＥＴ３４、ＭＯＳＦＥＴ３５に置き換えても力率改善コンバータとして作用させられることが、特許文献１で開示されている。
同様に図５に示す様にＭＯＳＦＥＴ３６をダイオード３３に、ダイオード３２をＭＯＳＦＥＴ３５に置き換えても力率改善コンバータとして作用させられることが、特許文献１で開示されている。

なお、これまでの説明ではスイッチ素子としてＭＯＳＦＥＴを使う例を挙げたが、ＩＧＢＴと逆並列ダイオードの並列回路を使っても、全く同様の効果を奏する。

しかしながら、特許文献１の発明では各回路ブロック３０の出力電圧は同じ電圧になるように制御されているものとすると書かれているが、その具体的な方法については記されていない。したがって各回路ブロック３０の出力電圧をバランスさせる制御装置をどのように実現すればよいかわからない問題があった。

国際公開第２０１６／０３１０６１号 特開平１１−２４１８４７号公報

本発明はカスケードマルチセル型の力率改善コンバータにおいて、各セルの電圧をバランスさせる方法を開示するものである。

特許文献１で開示されているカスケードマルチセル型の力率改善コンバータは、各セルの電圧が等しくなるように制御されていることを前提としており、その具体的な方法については記述されていない。

このセル電圧バランス機能は、負荷２９に備わっていても力率改善コンバータに備わっていても良いが、本発明ではこの機能を力率改善コンバータ側に持たせる方法を明らかにする。

本発明の第一の力率改善コンバータの制御装置は、
前記複数個の回路ブロックの中の特定の回路ブロックが、
前記特定の回路ブロックの出力電圧を目標電圧に近づけるために、前記特定の回路ブロックの入力端子電圧がゼロになる時間を決定する制御手段を有し、
それ以外の前記複数個の回路ブロックの全てが、
各々の回路ブロックの出力電圧が前記特定の回路ブロックの出力電圧よりも高い時に、その回路ブロックの入力端子電圧がゼロになる時間を、前記特定の回路ブロックの入力端子電圧がゼロになる時間よりも長くし、
各々の回路ブロックの出力電圧が前記特定の回路ブロックの出力電圧よりも低い時に、その回路ブロックの入力端子電圧がゼロになる時間を、前記特定の回路ブロックの入力端子電圧がゼロになる時間よりも短くする制御手段を有することを特徴とする。

本発明の第二の力率改善コンバータの制御装置は、
前記回路ブロックの出力電圧の総和を目標電圧に近づけるために、各回路ブロックの入力端子電圧がゼロになる基本時間を決定する制御手段を有し、
前記全ての回路ブロックが、
各々の回路ブロックの出力電圧が前記全ての回路ブロックの出力電圧の平均値よりも高い時に、その回路ブロックの入力端子電圧がゼロになる時間を前記基本時間よりも長くし、
各々の回路ブロックの出力電圧が前記全ての回路ブロックの出力電圧の平均値よりも低い時に、その回路ブロックの入力端子電圧がゼロになる時間を前記基本時間よりも短くする制御手段を有することを特徴とする。

本発明の力率改善コンバータの制御装置には、次の効果がある。

本発明の制御装置によって、全ての回路ブロックの出力電圧を等しくすることができる。これにより負荷側にこの機能を持たせる必要がなくなり、接続する負荷の自由度が増す。

図１は本発明の力率改善コンバータの制御装置の第一の実施例である。 図２は本発明の力率改善コンバータの制御装置の第二の実施例である。 図３はｎレベルのカスケードマルチセル型力率改善コンバータの回路図である。 図４は回路ブロックの変形例である。 図５は回路ブロックの他の変形例である。 図６は３レベルのカスケードマルチセル型力率改善コンバータの回路図である。 図７はセル電圧がバランスしている時の図６の各部波形である。 図８はセル電圧がバランスしていない時の図６の各部波形である。 図９はセル入力電圧がゼロの時の回路図である。 図１０はセル入力電圧がゼロでない時の回路図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかである。但し、図面はもっぱら解説のためのものであって、本発明の技術的範囲を限定するものではない。

（実施例１の構成）
本発明の力率改善コンバータの制御装置の第一の実施例は、図１に示す様に補償器１０の入力に目標電圧生成手段３の出力と出力電圧検出手段４の出力を接続し、掛算器１２の入力に補償器１０の出力と入力電圧検出手段８の出力を接続し、補償器１１の入力に掛算器１２の出力と入力電流検出手段９の出力を接続し、補償器１１の出力に駆動信号生成手段１７の入力を接続し、駆動信号生成手段１７の出力に駆動回路２１の入力を接続している。

これに加えて出力電圧検出手段４の出力と出力電圧検出手段５の出力、補償器１１の出力を制御手段１４の入力に接続し、制御手段１４の出力を駆動信号生成手段１８の入力に接続し、駆動信号生成手段１８の出力を駆動回路２２の入力に接続している。

これら出力電圧検出手段５、制御手段１４、駆動信号生成手段１８、駆動回路２２は、それらの接続も含めて同じものを（回路ブロック３０の個数−１）個設けている。

そして図１の駆動回路２１、駆動回路２２、駆動回路２３、駆動回路２４を除いた全てで制御装置１を構成している。

（実施例１の動作）
このように構成された実施例１の力率改善コンバータの制御装置の中で、目標電圧生成手段３、出力電圧検出手段４、補償器１０、入力電圧検出手段８、掛算器１２、入力電流検出手段９、補償器１１、駆動信号生成手段１７の部分は力率改善コンバータの制御装置としては一般的な構成である。

このような構成の力率改善コンバータの制御装置と、その働きは特許文献２の図１２で開示されている。特許文献２の基準電圧Ｅｏが目標電圧生成手段３に、抵抗Ｒ３，Ｒ４が出力電圧検出手段４に、電圧比較器７が補償器１０に、抵抗Ｒ１，Ｒ２が入力電圧検出手段８に、掛算器８が掛算器１２に、負荷電流検出器９が入力電流検出手段９に、電流比較器１０が補償器１１に、発振器１１と変調器１７が駆動信号生成手段１７にそれぞれ相当する。

ここで補償器とは位相補償をする手段であり、積分器やＰＩ補償器、ＰＩＤ補償器などが使われる。アナログ回路の場合はオペアンプと抵抗、コンデンサを使って構成する誤差増幅回路が使われる。

特許文献１では、セル入力電圧の切替えを、位相をずらして実施することでチョーク２８にとっての見かけの周波数を上げられる事が開示されている。したがって駆動信号生成手段１７で生成した駆動信号の位相を順次ずらして他のセルの駆動回路に供給すれば、図３の回路を力率改善コンバータとして動作させることができる。

図６の３レベルコンバータの場合の駆動信号と各セル入力電圧の関係を図７に示す。上側と下側の位相は１８０度ずれており、各セルの入力電圧はゼロとコンデンサ３８の電圧の２段階で切替っている。

だがこれだけでは、セル電圧のバランスが崩れた時に、これを元のバランスが取れた状態に戻すことはできない。

ここでセル電圧を個別に制御する方法を説明するために、セル入力電圧とコンデンサ３８の充電電流の関係を説明する。

図９はセル入力電圧がゼロの時の回路図で、図１０はセル入力電圧がゼロではない時の回路図である。実線で表示されている線と部品には電流が流れ、点線で表示されている線と部品には電流が流れていないことを表している。これらの図から、セル入力電圧がゼロの時はコンデンサ３８に充電電流が流れず、セル入力電圧がゼロではない時にコンデンサ３８に充電電流が流れることがわかる。
セル入力電圧がゼロという事はセル入力が短絡されているのだから、セル内部に電流は流れ込まない。またセル入力電圧がゼロにならずコンデンサ３８の電圧が見えているという事は、セル入力にコンデンサ３８が接続されているのと等価なので、コンデンサ３８に電流が流れると考えても良い。
したがってセル出力電圧を上げたいときはセル入力電圧がゼロになる時間を減らし、セル出力電圧を下げたいときはセル入力電圧がゼロになる時間を増やせばよいことがわかる。

図８は下側セルの出力電圧が低すぎるときに、その電圧を上げるためにどのような駆動信号を与えればよいのかを示している。セル出力電圧を上げたいときはセル入力電圧がゼロになる時間を減らせばよいので、下側ＭＯＳＦＥＴ３６のオンデューティを下げればよい。

図７と図８は、図６の回路で構成されるセルの場合における駆動信号を示すが、回路が図４や図５に変化した場合は駆動信号も変わってくる。しかしセル入力電圧はどの回路でも変わらない。したがって回路が変わった場合は、図７と図８のセル入力電圧を実現する駆動信号を考えればよい。

このような制御を行うために出力電圧検出手段５、制御手段１４、駆動信号生成手段１８と、それらと同等のものを残りのセルに対してそれぞれ設けている。
制御手段１４は出力電圧検出手段４と出力電圧検出手段５の電圧を比較し、出力電圧検出手段５の電圧の方が低い場合は、補償器１１の出力から導かれるセル入力電圧ゼロ時間よりもセル入力電圧ゼロ時間が短くなるように指示する信号を出力する。逆に出力電圧検出手段５の電圧の方が高い場合は、補償器１１の出力から導かれるセル入力電圧ゼロ時間よりもセル入力電圧ゼロ時間が長くなるように指示する信号を出力する。

駆動信号生成手段１８は、制御手段１４によって補正されたセル入力電圧ゼロ時間を実現し、かつセル間の位相が均等にずれるように適切な位相シフト量を設定した駆動信号を生成する。

出力電圧検出手段６、出力電圧検出手段７、制御手段１５、制御手段１６、駆動信号生成手段１９、駆動信号生成手段２０は他のセルに対する制御を行うものであり、その作用は出力電圧検出手段５、制御手段１４、駆動信号生成手段１８と同等である。

（実施例１の効果）
以上の作用により、本発明の力率改善コンバータの制御装置の第一の実施例は、特定のセル出力電圧を一定に制御し、入力電流波形を入力電圧波形と相似にする力率改善コンバータとしての機能を実現しつつ、他のセルの出力電圧を特定のセル出力電圧と同じにすることができる。

（実施例２の構成）
本発明の力率改善コンバータの制御装置の第二の実施例は、図２に示す様に補償器１０の入力に目標電圧生成手段３の出力と加算手段２５の出力を接続し、掛算器１２の入力に補償器１０の出力と入力電圧検出手段８の出力を接続し、補償器１１の入力に掛算器１２の出力と入力電流検出手段９の出力を接続している。

これに加えて出力電圧検出手段４の出力と平均値算出手段２６の出力、補償器１１の出力を制御手段１３の入力に接続し、制御手段１３の出力を駆動信号生成手段１７の入力に接続し、駆動信号生成手段１７の出力を駆動回路２１の入力に接続している。

これら出力電圧検出手段４、制御手段１３、駆動信号生成手段１７、駆動回路２１は、それらの接続も含めて同じものを、回路ブロック３０の数だけ設けている。

平均値算出手段２６の入力は加算手段２５の出力に接続している。また加算手段２５の入力は全ての出力電圧検出手段の出力に接続されている。

そして図２の駆動回路２１、駆動回路２２、駆動回路２３、駆動回路２４を除いた全てで制御装置２を構成している。

（実施例２の動作）
実施例１では特定のセルが他のセルと異なるように扱われ、制御装置の構成が非対称になっていた。このため特定セルや、特定セルの出力電圧検出手段が故障すると力率改善コンバータ全体が停止する問題があった。

例えば図１の出力電圧検出手段４が故障して、常に目標電圧生成手段よりも高い電圧を出力した場合を考える。こうなると補償器１１は常に出力電圧を下げようとして、最終的に最小値を出力する。このため特定セルの出力電圧はゼロに近づき、他のセルもそれに追随してゼロに近づく。したがって全てのセルの出力電圧が不足する動作となってしまう。

別の例として、特定セルを構成する部品の一部が故障して、特定セルの出力電圧がゼロになった場合を考える。こうなると補償器１１は常に出力電圧を上げようとして、最終的に最大値を出力する。このため他のセルは過大電圧を出力し、保護機能が働いて力率改善コンバータの動作が停止してしまう。

実施例２では上記の問題を解消するために、全てのセルを平等に扱い、制御装置の構成を対称にする。そのために特定セルの出力電圧を定電圧制御するのではなく、全てのセル出力電圧の和を定電圧制御する。加算手段２５の出力を補償器１０の入力に接続しているのはこのためである。ただし目標電圧生成手段３に、セル故障が発生した場合に出力を調整して、セル電圧が変わらないようにする機能を持たせるものとする。

それに加えて、セル電圧バランス制御の基準電圧として特定のセル電圧を使うのではなく、全てのセル出力電圧の平均値を使う。全ての制御手段の入力に平均値算出手段２６の出力を接続しているのはこのためである。ただし平均値算出手段２６は故障セルを除外して平均値を算出するものとする。

このような変更を加えても、目標電圧生成手段３を適切に設定すれば、実施例２の制御装置は実施例１の制御装置と同様にセル電圧をバランスさせることができる。相違点は、実施例１では目標電圧生成手段３の出力をセル電圧そのものにすべきであるのに対して、実施例２では目標電圧生成手段３の出力を全てのセル電圧の和にすべきであるという点である。

図２で出力電圧検出手段４が故障して、常に過大電圧を出力した場合を考える。こうなると制御手段１３は出力電圧を下げようとするので、このセルの電圧が低下して最終的にゼロに到達し、このセルは故障と判定される。しかし他のセルは影響を受けないので動作を継続する。目標電圧生成手段３は故障セルの分だけ電圧を下げるので、全てのセル電圧は故障前の状態に保たれる。また平均値は故障セルを除外して求められるので、動作しているセルの電圧はバランスする。

別の例として、あるセルを構成する部品の一部が故障して、そのセルの出力電圧がゼロになった場合を考える。こうなると、このセルは出力電圧が不足しているので故障と判定される。しかし他のセルは影響を受けないので動作を継続する。目標電圧生成手段３は故障セルの分だけ電圧を下げるので、全てのセル電圧は故障前の状態に保たれる。また平均値は故障セルを除外して求められるので、動作しているセルの電圧はバランスする。

特許文献１の図１２で開示されているように負荷としてコンバータが接続されている場合、実施例２の制御装置であれば一つのセルが故障しても力率改善コンバータと負荷コンバータを含めた電源装置として動作を継続することが可能になる。したがって故障に対して強い電源装置とすることができる。

（実施例２の効果）
以上の様に、制御装置として対称性を高めることで、特定セルが故障した時に電源装置全体が機能停止することがなくなり、電源装置の信頼性を高めることができる。

なお、これまでの実施例ではスイッチ素子としてＭＯＳＦＥＴを使う例を挙げたが、ＩＧＢＴと逆並列ダイオードの並列回路を使っても、全く同様の効果を奏する。また、ＭＯＳＦＥＴの代わりに、ＧａＮパワーデバイス、ＳｉＣパワーデバイスなど、パワー素子デバイスを用いることも可能であり、同様の効果を奏する。

本発明は、カスケードマルチセル型の力率改善コンバータに適用することができ、セル電圧をバランスさせる機能を付与することができるようになる。

１、２ 制御装置
３ 目標電圧生成手段
４〜７ 出力電圧検出手段
８ 入力電圧検出手段
９ 入力電流検出手段
１０、１１ 補償器
１２ 掛算器
１３〜１６ 制御手段
１７〜２０ 駆動信号生成手段
２１〜２４ 駆動回路
２５ 加算手段
２６ 平均値算出手段
２７ 交流電源
２８ チョーク
２９ 負荷
３０ 回路ブロック
３１〜３３ ダイオード
３４〜３７ ＭＯＳＦＥＴ
３８ コンデンサ

Claims (5)

1. 第一の整流素子と第一のスイッチ素子とが直列に接続された第一の直列回路と、
   第二の整流素子と第二のスイッチ素子とが直列に接続された第二の直列回路と、
   コンデンサと、を有し、
   前記第一の整流素子と前記第一のスイッチ素子との接続点に一方の入力端子が、
   前記第二の整流素子と前記第二のスイッチ素子との接続点に他方の入力端子が、
   前記第一の直列回路、前記第二の直列回路、及び前記コンデンサの両端に出力端子が、それぞれ接続された複数個の回路ブロックと、
   隣り合う各回路ブロックの前記他方の入力端子と前記一方の入力端子とが接続されて形成される直列回路に挿入された少なくとも一つのチョークと、
   前記各回路ブロックの出力端子にそれぞれ接続された複数の負荷と、
   前記挿入された少なくとも一つのチョークを含み、前記隣り合う各回路ブロックの前記他方の入力端子と前記一方の入力端子とが接続されて形成される前記直列回路に接続された交流電源と、
   を有する力率改善コンバータの制御装置であって、
   前記複数個の回路ブロックの中の特定の回路ブロックが、
   前記特定の回路ブロックの出力電圧を目標電圧に近づけるために、前記特定の回路ブロックの入力端子電圧がゼロになる時間を決定する制御手段を有し、
   それ以外の前記複数個の回路ブロックの全てが、
   各々の回路ブロックの出力電圧が前記特定の回路ブロックの出力電圧よりも高い時に、その回路ブロックの入力端子電圧がゼロになる時間を、前記特定の回路ブロックの入力端子電圧がゼロになる時間よりも長くし、
   各々の回路ブロックの出力電圧が前記特定の回路ブロックの出力電圧よりも低い時に、その回路ブロックの入力端子電圧がゼロになる時間を、前記特定の回路ブロックの入力端子電圧がゼロになる時間よりも短くする制御手段を有する
   力率改善コンバータの制御装置。
2. 第一の整流素子と第一のスイッチ素子とが直列に接続された第一の直列回路と、
   第二の整流素子と第二のスイッチ素子とが直列に接続された第二の直列回路と、
   コンデンサと、を有し、
   前記第一の整流素子と前記第一のスイッチ素子との接続点に一方の入力端子が、
   前記第二の整流素子と前記第二のスイッチ素子との接続点に他方の入力端子が、
   前記第一の直列回路、前記第二の直列回路、及び前記コンデンサの両端に出力端子が、それぞれ接続された複数個の回路ブロックと、
   隣り合う各回路ブロックの前記他方の入力端子と前記一方の入力端子とが接続されて形成される直列回路に挿入された少なくとも一つのチョークと、
   前記各回路ブロックの出力端子にそれぞれ接続された複数の負荷と、
   前記挿入された少なくとも一つのチョークを含み、前記隣り合う各回路ブロックの前記他方の入力端子と前記一方の入力端子とが接続されて形成される前記直列回路に接続された交流電源と、
   を有する力率改善コンバータの制御装置であって、
   前記回路ブロックの出力電圧の総和を目標電圧に近づけるために、各回路ブロックの入力端子電圧がゼロになる基本時間を決定する制御手段を有し、
   前記全ての回路ブロックが、
   各々の回路ブロックの出力電圧が前記全ての回路ブロックの出力電圧の平均値よりも高い時に、その回路ブロックの入力端子電圧がゼロになる時間を前記基本時間よりも長くし、
   各々の回路ブロックの出力電圧が前記全ての回路ブロックの出力電圧の平均値よりも低い時に、その回路ブロックの入力端子電圧がゼロになる時間を前記基本時間よりも短くする制御手段を有する
   力率改善コンバータの制御装置。
3. 前記第一のスイッチ素子と前記第二の整流素子を入れ替えた力率改善コンバータを制御する、請求項１あるいは請求項２に記載の力率改善コンバータの制御装置。
4. 前記第一の整流素子を第三のスイッチ素子に、前記第二の整流素子を第四のスイッチ素子に置き換えた力率改善コンバータを制御する、請求項１あるいは請求項２に記載の力率改善コンバータの制御装置。
5. 前記スイッチ素子としてＭＯＳＦＥＴ、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、又は、ＩＧＢＴと整流素子との並列接続回路の何れかを用いる請求項１から請求項４のいずれか１項に記載の力率改善コンバータの制御装置。

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