JP2018045186A

JP2018045186A - 表示装置

Info

Publication number: JP2018045186A
Application number: JP2016181761A
Authority: JP
Inventors: 中村　則夫; Norio Nakamura; 則夫中村
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2016-09-16
Filing date: 2016-09-16
Publication date: 2018-03-22

Abstract

【課題】画素回路を構成する素子を複数の画素間で共有する表示装置においても、表示不良の発生を抑制できる表示装置の駆動方法を提供する。【解決手段】第Ｎ（Ｎは任意の奇数又は任意の偶数）フレームにおいて、第１画素行及び第２画素行の複数の画素が保持する映像データを同時に初期化し、第１画素及び第２画素行の複数の画素について同時に閾値補償を行い、第１画素行の複数の画素の各々に所定の映像データを書き込み、その後に第２画素行の複数の画素の各々に所定の映像データを書き込み、第Ｎ＋１フレームにおいて、第１画素行及び前記第２画素行の複数の画素が保持する映像データを同時に初期化し、第１画素行及び第２画素行の複数の画素について同時に閾値補償を行い、第２画素行の複数の画素の各々に所定の映像データを書き込み、その後に第１画素行の複数の画素の各々に所定の映像データを書き込む。【選択図】図４Ｂ

Description

本発明は、表示装置の駆動方法に関する。特に、複数行の画素を一括で駆動する表示装置の駆動方法に関する。

有機エレクトロルミネッセンス（以下、有機ＥＬと呼ぶ。）表示装置は、各画素に発光素子が設けられ、個別に発光を制御することで画像を表示する。発光素子は、一方をアノード電極、他方をカソード電極として区別される一対の電極間に有機ＥＬ材料を含む層（以下、「発光層」ともいう）を挟んだ構造を有している。有機ＥＬ表示装置は、一方の電極が画素ごとに画素電極として設けられ、他方の電極は複数の画素に跨がって共通の電位が印加される共通電極として設けられている。有機ＥＬ表示装置は、この共通電極の電位に対し、画素電極の電位を画素毎に印加することで、画素の発光を制御している。

表示装置の高精細化に対応するためには、画素あたりの素子数を可能な限り低減させた画素回路１２４が必要とされ、近年では、画素回路１２４を構成する素子を複数の画素間で共有する表示装置及びその駆動方法が開発されている。

しかしながらこのような表示装置においては、画素回路１２４のレイアウトが画素間で相違する場合がある。このような場合、配線とスイッチング素子等との間には容量結合等が生じ得るため、配線に信号が流れるとスイッチング素子内の電位に影響を与える場合がある。

そのため、画素回路１２４のレイアウトが画素間で相違すると、スイッチング素子内の電位変化が画素間で異なることとなり、画素間で階調が揃わず、表示不良が生じるといった課題がある。

上記の課題に対し、例えば特許文献１には、水平走査線に平行な軸を挟んで向かい合って配置された第１及び第２の画素領域を有する表示装置の駆動方法であって、前記第１及び第２の画素領域それぞれに設けられた発光素子と、前記第１及び第２の画素領域それぞれに設けられ、前記発光素子に供給する電流を制御する第１トランジスタと、前記第１トランジスタのソース又はドレインと第１電位配線との間の電気的接続を制御する第１スイッチング素子と、前記第１スイッチング素子に直列に接続され、前記第１スイッチング素子と共に、前記第１トランジスタのソース又はドレインと第２電位配線との間の電気的接続を制御する第２スイッチング素子と、前記第１の画素領域に重畳して設けられ、前記第１スイッチング素子の導通、非導通を制御する電圧信号を供給する第１走査線と、前記第２の画素領域に重畳して設けられ、前記第２スイッチング素子の導通、非導通を制御する電圧信号を供給する第２走査線と、を有し、前記第１トランジスタのソース又はドレインとゲートとの間の電圧を閾値電圧に近付けるオフセットキャンセル期間の終了時に、前記第１走査線と前記第２走査線とに供給される電圧信号の波形を同じくすることを特徴とする表示装置の駆動方法が開示されている。

特開２０１６−０４０５７５

この従来技術によれば、画素回路１２４の配線レイアウトが画素間で相違する場合であっても、画素間で階調が揃う表示装置の駆動方法が提供される。しかしながら、第１の画素領域及び第２の画素領域に共通するオフセットキャンセル期間の終了後に、第１の画素領域及び第２の画素領域に映像信号を供給するタイミングが異なる。これに起因して画素間で階調が揃わず、表示不良が生じる可能性がある。

本発明は、上記実情に鑑み、画素回路１２４を構成する素子を複数の画素間で共有する表示装置においても、表示不良の発生を抑制できる表示装置の駆動方法を提供することを目的の一つとする。

本発明による表示装置の駆動方法の一態様は、第Ｎ（Ｎは任意の奇数又は任意の偶数）フレームにおいて、第１画素行の複数の画素、及び前記第１画素行に隣接する第２画素行の複数の画素が保持する映像データを同時に初期化し、前記第１画素行及び前記第２画素行の複数の画素について同時に閾値補償を行い、前記第１画素行の複数の画素の各々に所定の映像データを書き込み、前記第１画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第２画素行の複数の画素の各々に所定の映像データを書き込み、第Ｎ＋１フレームにおいて、前記第１画素行及び前記第２画素行の複数の画素が保持する映像データを同時に初期化し、前記第１画素行及び前記第２画素行の複数の画素について同時に閾値補償を行い、前記第２画素行の複数の画素の各々に所定の映像データを書き込み、前記第２画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第１画素行の複数の画素の各々に所定の映像データの書き込みを行う表示装置の駆動方法である。

本発明の一実施形態に係る表示装置の駆動方法に適用される表示装置の概略構成を説明する斜視図である。本発明の一実施形態に係る表示装置の駆動方法に適用される表示装置の回路構成を説明する回路図である。本発明の一実施形態に係る表示装置の駆動方法に適用される表示装置に含まれる複数の画素回路の各々の回路構成を説明する図である。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法に適用される表示装置の回路構成を説明する回路図である。本発明の一実施形態に係る表示装置の駆動方法に適用される表示装置に含まれる複数の画素回路の各々の回路構成を説明する図である。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法に適用される表示装置の回路構成を説明する回路図である。本発明の一実施形態に係る表示装置の駆動方法に適用される表示装置に含まれる複数の画素回路の各々の回路構成を説明する図である。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。

以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

＜第１実施形態＞
図面を用いて本実施形態に係る表示装置１００の構成、及びその駆動方法について説明する。

［概略構成］
図１は、本実施形態に係る表示装置１００の駆動方法に適用される表示装置１００の概略構成を説明する斜視図である。表示装置１００は、第１基板１０２と、第２基板１０４と、複数の画素１０８と、シール材１１０と、端子領域１０２ｂと、接続端子１１６とを有している。

第１基板１０２上には、表示領域１０２ａが設けられている。表示領域１０２ａには、第１基板１０２上に、各々が少なくとも一つの発光素子を有する複数の画素１０８が配列されている。

表示領域１０２ａの上面には第１基板１０２と対向する第２基板１０４が設けられている。第２基板１０４は表示領域１０２ａを囲むシール材１１０によって、第１基板１０２に固定されている。第１基板１０２に形成された表示領域１０２ａは、第２基板１０４とシール材１１０によって大気に晒されないように封止されている。このような封止構造により画素１０８に設けられる発光素子の劣化を抑制している。

第１基板１０２には、一端部に端子領域１０２ｂが設けられている。端子領域１０２ｂは第２基板１０４の外側に配置されている。端子領域１０２ｂは、複数の接続端子１１６が配置される領域である。接続端子１１６には、映像信号を出力する機器や電源などと表示パネル（図１では表示装置１００）とを接続する配線基板が配置される。配線基板と接続する接続端子１１６の接点は、外部に露出している。第１基板１０２には接続端子１１６から入力された映像信号を表示領域１０２ａに出力するドライバＩＣ１１２が設けられている。

［回路構成］
図２は、本実施形態に係る表示装置１００の駆動方法に適用される表示装置１００の回路構成を説明する回路図である。

表示装置１００は、走査信号線駆動回路１２０、映像信号線駆動回路１２２、複数の画素回路１２４、複数の発光制御線１２６、複数の初期化線１４２、複数のオフセット制御線１２８、複数の走査信号線１３４、複数の映像信号線１３６及び複数の電源電位線１４０を有する。

走査信号線駆動回路１２０は、複数の発光制御線１２６、複数の初期化線１４２、複数のオフセット制御線１２８、及び複数の走査信号線１３４に接続されている。

映像信号線駆動回路１２２は、複数の映像信号線１３６及び複数の電源電位線１４０に接続されている。

複数の画素回路１２４は、行列状に配列されている。複数の画素回路１２４の各々は、複数の副画素回路１２５を含んでいる。本実施形態においては、複数の画素回路１２４の各々は３個の副画素回路１２５を含んでおり、具体的には、赤の発光を制御する副画素回路１２５Ｒ、緑の発光を制御する副画素回路１２５Ｇ及び青の発光を制御する副画素回路１２５Ｂを含んでいる。

複数の発光制御線１２６の各々は、行列状に配列された複数の画素回路１２４の内、同一行に配列された複数の画素回路１２４に接続されている。

複数の初期化線１４２の各々は、行列状に配列された複数の画素回路１２４の内、同一行に配列された複数の画素回路１２４に接続されている。更に、複数の初期化線１４２の各々は、当該複数の画素回路１２４の各々に含まれる３個の副画素回路１２５に接続されている。

複数のオフセット制御線１２８の各々は、行列状に配列された複数の画素回路１２４の内、同一行に配列された複数の画素回路１２４に接続されている。更に、複数のオフセット制御線１２８の各々は、当該複数の画素回路１２４の各々に含まれる３個の副画素回路１２５に接続されている。

複数の走査信号線１３４の各々は、行列状に配列された複数の画素回路１２４の内、同一行に配列された複数の画素回路１２４に接続されている。更に、複数の走査信号線１３４の各々は、当該複数の画素回路１２４の各々に含まれる３個の副画素回路１２５に接続されている。

複数の映像信号線１３６の各々は、行列状に配列された複数の画素回路１２４の内、同一列に配列された複数の副画素回路１２５に接続されている。

次いで、本実施形態に係る表示装置１００が有する複数の画素回路１２４の各々の回路構成について詳細に説明する。

尚、複数の画素回路１２４の各々は複数のトランジスタを含むが、以下の説明ではトランジスタのゲート端子を制御端子と呼ぶことがある。また、便宜上、トランジスタのソース端子又はドレイン端子のいずれか一方を第１端子と呼び、他方を第２端子と呼ぶことがある。つまり、トランジスタの第１端子は、電圧を印加する条件によってはソース端子として機能する場合もあり、ドレイン端子として機能する場合もある。第２端子についても同様である。

図３は、本実施形態に係る表示装置１００が有する複数の画素回路１２４の内、列方向に隣接する２つの画素回路１２４の構成を説明する回路図である。

本実施形態においては、複数の画素回路１２４の各々は３個の副画素回路１２５及び発光制御トランジスタ１５２を含んでいる。具体的には、画素回路１２４は、赤の発光を制御する副画素回路１２５Ｒ、緑の発光を制御する副画素回路１２５Ｇ及び青の発光を制御する副画素回路１２５Ｂを含んでいる。また、画素行毎に初期化トランジスタ１５４が設けられている。尚、本実施形態においては、発光制御トランジスタ１５２及び初期化トランジスタ１５４は、共にｎチャネルトランジスタである。

本実施形態においては、前述の発光制御線１２６及びオフセット制御線１２８は、それぞれ、隣接する画素行において共通である。つまり、隣接する２つの画素行におる発光制御線１２６及びオフセット制御線１２８は、それぞれ、導通しており、走査信号線駆動回路１２０から共通の信号が供給される。また、前述の初期化線１４２は初期化トランジスタ１５４の第２端子に接続されている。隣接する画素行に設けられた初期化トランジスタ１５４は、それぞれの制御端子が初期化制御線１３０に接続されており、走査信号線駆動回路１２０から共通の信号が供給される。

副画素回路１２５は、駆動トランジスタ１４６、選択トランジスタ１４８、オフセットトランジスタ１５０、保持容量１５８、付加容量１６０及び発光素子１４４を含んでいる。本実施形態においては、駆動トランジスタ１４６、選択トランジスタ１４８及びオフセットトランジスタ１５０は、全てｎチャネルトランジスタである。

駆動トランジスタ１４６は、発光素子１４４を駆動するためのトランジスタであり、制御端子に印加される電位に応じた電流を発光素子１４４に供給する。また、表示装置１００の駆動時において、駆動トランジスタ１４６は、飽和状態で駆動する。駆動トランジスタ１４６は、制御端子が選択トランジスタ１４８の第２端子に接続され、第１端子がオフセットトランジスタ１５０の第２端子に接続され、第２端子が発光素子１４４の陽極に接続されている。

選択トランジスタ１４８は、オンオフ動作により、映像信号線１３６と駆動トランジスタ１４６の制御端子との導通状態を制御する。選択トランジスタ１４８は、制御端子が走査信号線１３４に接続され、第１端子が映像信号線１３６に接続され、第２端子が駆動トランジスタ１４６の制御端子に接続されている。

オフセットトランジスタ１５０は、オンオフ動作により、オフセット制御線１２８と駆動トランジスタ１４６の第１端子との導通状態を制御する。オフセットトランジスタ１５０は、制御端子がオフセット制御線１２８に接続され、第１端子が初期化線１４２に接続され、第２端子が駆動トランジスタ１４６の第１端子に接続されている。

発光制御トランジスタ１５２は、画素毎に設けられている。発光制御トランジスタ１５２は、オンオフ動作により、電源電位線１４０とオフセットトランジスタ１５０の第１端子との導通状態を制御する。発光制御トランジスタ１５２の制御端子は、発光制御線１２６に接続され、第１端子は電源電位線１４０に接続され、第２端子はオフセットトランジスタ１５０の第１端子に接続されている。

初期化トランジスタ１５４は、画素行毎に設けられている。本実施形態においては、第１初期化トランジスタ１５４は、画素行毎に１つ設けられている。初期化トランジスタ１５４は、オンオフ動作により、初期化信号線１３８と初期化線１４２との導通状態を制御する。初期化トランジスタ１５４の制御端子は、初期化制御線１３０に接続され、第１端子は初期化信号線１３８に接続され、第２端子は初期化線１４２に接続されている。

保持容量１５８は、駆動トランジスタ１４６の制御端子−第２端子間の電圧を保持する。保持容量１５８に蓄積された電荷により、選択トランジスタ１４８が非導通状態となった後も、一定期間は駆動トランジスタ１４６の制御端子に電圧が印加され、駆動トランジスタ１４６の導通状態が保たれる。保持容量１５８は、駆動トランジスタ１４６の制御端子−第２端子間に接続される。

付加容量１６０は、保持容量１５８との容量分割により、映像信号に応じて駆動トランジスタ１４６の制御端子−第２端子間電圧を設定する。具体的には、保持容量１５８の静電容量より付加容量１６０の静電容量を大きく設定し、駆動トランジスタ１４６の制御端子−第２端子間電圧の設定範囲を広くする場合が多い。付加容量１６０は、一端が駆動トランジスタ１４６の第２端子に接続されている。

発光素子１４４は、陽極が駆動トランジスタ１４６の第２端子に接続され、陰極が共通電位線に接続されている。発光素子１４４としては、供給される電流に応じた輝度の光を発する電流駆動型の発光素子を用いることができる。本実施形態においては、発光素子１４４として、有機発光ダイオードを用いる。

以上、本実施形態に係る表示装置１００に含まれる複数の画素回路１２４の各々の回路構成について説明した。

［駆動方法］
図面を用いて、本実施形態に係る表示装置１００の駆動方法について説明する。図４Ａ及び図４Ｂは、本実施形態に係る表示装置１００の駆動方法を説明するタイミングチャートである。図４Ａ及び図４Ｂでは、行列状に配置された画素回路１２４のうち、連続する４行の画素行に配列された画素回路１２４の動作を示している。以下の説明においては、連続する４行の画素行について、順番に第１画素行、第２画素行、第３画素行及び第４画素行と呼ぶことにする。

第１画素行及び第２画素行に配列された画素の内、列方向に隣接する画素回路１２４の構成は、図３に示した画素回路１２４の構成に相当する。同様に、第３画素行及び第４画素行に配列された画素の内、列方向に隣接する画素回路１２４の構成は、図３に示した画素回路１２４の構成に相当する。

図４Ａ及び図４Ｂにおいて示されている各信号の意味は以下の通りである。ＲＧ１２は、第１画素行の初期化制御線１３０ａ及び第２画素行の初期化制御線１３０ｂに共通して供給される信号を意味している。ＲＧ３４は、第３画素行の初期化制御線１３０ｃ及び第４画素行の初期化制御線１３０ｄに共通して供給される信号を意味している。ＢＧ１２は、第１画素行の発光制御線１２６ａ及び第２画素行の発光制御線１２６ｂに共通して供給される信号を意味している。ＢＧ３４は、第３画素行の発光制御線１２６ｃ及び第４画素行の発光制御線１２６ｄに共通して供給される信号を意味している。ＣＧ１２は、第１画素行のオフセット制御線１２８ａ及び第２画素行のオフセット制御線１２８ｂに共通して供給される信号を意味している。ＣＧ３４は、第３画素行のオフセット制御線１２８ｃ及び第４画素行のオフセット制御線１２８ｄに共通して供給される信号を意味している。ＳＧ１は第１画素行の走査信号線１３４ａに供給される信号を意味している。ＳＧ２は第２画素行の走査信号線１３４ｂに供給される信号を意味している。ＳＧ３は第３画素行の走査信号線１３４ｃに供給される信号を意味している。ＳＧ４は第４画素行の走査信号線１３４ｄに供給される信号を意味している。

本実施形態に係る表示装置１００は、１フレームにおいて、発光期間、初期化期間、閾値補償期間、及び書き込み期間の４種の期間を含んで駆動される。本実施形態に係る表示装置１００の駆動方法は、以下に示す第Ｎフレーム（Ｎは任意の奇数又は任意の偶数）と、第Ｎ＋１フレームとを有する。

図４Ａは、本実施形態に係る表示装置１００の第Ｎフレームの動作を説明するタイミングチャートである。第Ｎフレームにおいて、期間Ｔ１は、第１画素行及び第２画素行の画素についての初期化期間である。期間Ｔ２は、第１画素行及び第２画素行の画素については閾値補償期間であり、第３画素行及び第４画素行の画素については初期化期間である。期間Ｔ３は、第３画素行及び第２画素行の画素についての閾値補償期間である。期間Ｔ４は、第１画素行についての書き込み期間である。期間Ｔ５は、第２画素行についての書き込み期間である。期間Ｔ７は、第３画素行についての書き込み期間である。期間Ｔ８は、第４画素行についての書き込み期間である。

つまり、書き込み期間に着目すると、第Ｎフレームにおいては、第１画素行、第２画素行、第３画素行、そして第４画素行の順に行われる。

期間Ｔ１においては、第１画素行の走査信号線１３４ａ、及び第１画素行の走査信号線１３４ａに隣接する第２画素行の走査信号線１３４ｂに接続された複数の画素が保持する映像データを同時に初期化する。

具体的には、この期間においては、第１画素行の走査信号線１３４ａを介して第１画素行の複数の画素の各々が有する選択トランジスタ１４８をオン状態にし、第２画素行の走査信号線１３４ｂを介して第２画素行の複数の画素の各々が有する選択トランジスタ１４８をオン状態にする。

更に、第１画素行のオフセット制御線１２８ａを介して第１画素行の複数の画素の各々が有するオフセットトランジスタ１５０をオン状態にし、第２画素行のオフセット制御線を介して第２画素行の複数の画素の各々が有するオフセットトランジスタ１５０をオン状態にする。ここで、前述のように、第１画素行のオフセット制御線１２８ａ及び第２画素行のオフセット制御線１２８ｂは導通しているため、両者には共通の信号が供給される。

更に、第１画素行の発光制御線１２６ａを介して第１画素行の複数の画素の各々が有する発光制御トランジスタ１５２をオフ状態にし、第２画素行の発光制御線１２６ｂを介して第２画素行の複数の画素の各々が有する発光制御トランジスタ１５２をオフ状態にする。ここで、前述のように、第１画素行の発光制御線１２６ａ及び第２画素行の発光制御線１２６ｂは導通しているため、両者には共通の信号が供給される。

更に、初期化制御線１３０を介して第１画素行及び第２画素行のの各々に設けられた初期化トランジスタ１５４をオン状態にする。

以上の状態において、映像信号線１３６を介して第１画素行及び第２画素行の複数の画素に初期化信号電位Ｖｉｎｉを供給する。更に、初期化信号線１３８を介して第１画素行及び第２画素行の複数の画素に初期化信号電位Ｖｒｓｔを供給する。

これによって、第１画素行及び第２画素行の画素が有する駆動トランジスタ１４６の制御端子に蓄積されていた、映像信号に応じた量の電荷は放電される。

期間Ｔ２においては、第１画素行の走査信号線１３４ａに接続された複数の画素、及び第２画素行の走査信号線１３４ｂに接続された複数の画素の各々が有する駆動トランジスタ１４６について同時に閾値補償を行う。

具体的には、期間Ｔ１の状態に対して、第１画素行の発光制御線１２６ａを介して第１画素行の複数の画素の各々が有する発光制御トランジスタ１５２をオン状態にし、第２画素行の発光制御線１２６ｂを介して第２画素行の複数の画素の各々が有する発光制御トランジスタ１５２をオン状態にする。

更に、初期化制御線１３０を介して第１画素行及び第２画素行の画素が有する初期化トランジスタ１５４をオフ状態にする。

これによって、駆動トランジスタ１４６の制御端子には初期化信号電位Ｖｉｎｉが供給され、第１端子には電源電位ＶＤＤが供給される。これによって、駆動トランジスタ１４６の制御端子−第２端子間の電圧が駆動トランジスタ１４６の閾値に近づく。これによって、駆動トランジスタ１４６毎の閾値のばらつきが補正される。

また、期間Ｔ２においては、第２画素行の走査信号線１３４ｂに隣接する第３画素行の走査信号線１３４ｃに接続された複数の画素、及び第３画素行の走査信号線１３４ｃに隣接する第４画素行の走査信号線１３４ｄに接続された複数の画素が保持する映像データを同時に初期化する。この期間における第３画素行及び第４画素行の複数の画素の各々についての具体的な動作は期間Ｔ１についての説明と同様であるため、詳細な説明は省略する。

期間Ｔ３においては、第３画素行の走査信号線１３４ｃに接続された複数の画素、及び第４画素行の走査信号線１３４ｄに接続された複数の画素の各々が有する駆動トランジスタ１４６について同時に閾値補償を行う。この期間における第３画素行及び第４画素行の複数の画素の各々についての具体的な動作は期間Ｔ２についての説明と同様であるため、詳細な説明は省略する。

期間Ｔ４においては、第１画素行の走査信号線１３４ａに接続された複数の画素の各々に所定の映像データを書き込む。具体的には、第１画素行の複数の画素を選択する。つまり、第１画素行の走査信号線１３４ａを介して第１画素行の複数の画素の各々が有する選択トランジスタ１４８をオン状態にする。そして、複数の映像信号線１３６を介して第１画素行の複数の画素の各々が有する駆動トランジスタ１４６の制御端子に所定の映像信号電位を供給する。このとき、第１画素行及び第２画素行のオフセット制御線１２８を介して第１画素行及び第２画素行の複数の画素の各々が有するオフセットトランジスタ１５０をオフ状態にする。

閾値補償を行ったことにより、駆動トランジスタ１４６の制御端子−第２端子間電圧は、映像信号電位Ｖｓｉｇに依存して定まり、閾値電圧には依存しない。

期間Ｔ４において第１画素行の走査信号線１３４ａに接続された複数の画素の各々に所定の映像データを書き込んだ後に、期間Ｔ５においては、第２画素行の走査信号線１３４ｂに接続された複数の画素の各々に所定の映像データを書き込む。この期間における第２画素行の画素についての具体的な動作は期間Ｔ４についての説明と同様であるため、詳細な説明は省略する。

期間Ｔ５において第２画素行の走査信号線１３４ｂに接続された複数の画素の各々に所定の映像データを書き込んだ後に、期間Ｔ７においては、第３画素行の走査信号線１３４ｃに接続された複数の画素の各々に所定の映像データを書き込む。この期間における第２画素行の画素についての具体的な動作は期間Ｔ５についての説明と同様であるため、詳細な説明は省略する。

期間Ｔ７において第３画素行の走査信号線１３４ｃに接続された複数の画素の各々に所定の映像データを書き込んだ後に、期間Ｔ８においては、第４画素行の走査信号線１３４ｄに接続された複数の画素の各々に所定の映像データを書き込む。この期間における第２画素行の画素についての具体的な動作は期間Ｔ７についての説明と同様であるため、詳細な説明は省略する。

図４Ｂは、本実施形態に係る表示装置１００の第Ｎ＋１フレームの動作を説明するタイミングチャートである。第Ｎ＋１フレームは、第Ｎフレームと比較すると、それぞれの画素行の書き込み期間の順番が異なっている。第Ｎ＋１フレームにおいては、期間Ｔ４は第２画素行についての書き込み期間であり、期間Ｔ５は第１画素行についての書き込み期間であり、期間Ｔ７は第４画素行についての書き込み期間であり、期間Ｔ８は、第３画素行についての書き込み期間である。つまり、書き込み期間に着目すると、第Ｎ＋１フレームにおいては、第２画素行、第１画素行、第４画素行、そして第３画素行の順に行われる。

以上の動作についてまとめる。初期化期間及び閾値補償期間の動作については、第Ｎフレーム及び第Ｎ＋１フレームにおいて共通である。そして、第Ｎフレームにおいては、第１画素行、第２画素行、第３画素行、そして第４画素行の順に書き込み期間が続く。第Ｎ＋１フレームにおいては、第２画素行、第１画素行、第４画素行、そして第３画素行の順に書き込み期間が続く。

ここで、第Ｎフレームにおいて、第１画素行及び第２画素行は、共通の閾値補償期間が終了した後の書き込み期間のタイミングが異なる。つまり、閾値補償期間の終了時から第１画素行の書き込み期間の開始時までの時間は、当該閾値補償期間の終了時から第２画素行の書き込み期間の開始時までの時間よりも短い。このタイミングの違いに起因し、第１画素行及び第２画素行で階調が揃わないことが起こり得る。例えば、このタイミングの違いに起因し、後に書き込みを行った第２画素行の画素の方が所望の輝度よりも暗くなったり、またはその逆であったりすることが起こり得る。

しかしながら、本実施形態においては、第Ｎ＋１フレームにおいて、第１画素行及び第２画素行の書き込み期間のタイミングを、第Ｎフレームに対して入れ替えている。つまり、連続するフレームにおいて、隣接する行の書き込み期間の順番を入れ替えている

表示装置１００の観測者は、有限時間内の複数のフレームにおいて平均化された輝度の発光を視認する。本実施形態に係る表示装置の駆動方法によれば、任意のフレームにおいて隣接する画素行に階調の不揃いが生じても、続くフレームと平均化すれば当該階調の不揃いは相殺される。これによって、前述のようなタイミングの違いに起因した階調の不揃いが視認されにくくなる。これによって、画素回路１２４を構成する素子を複数の画素間で共有する表示装置においても、表示不良の発生を抑制することができる。

以上、本実施形態に係る表示装置１００の構成及び駆動方法について説明した。本実施形態に係る表示装置１００の駆動方法によれば、画素回路１２４を構成する素子を複数の画素間で共有する表示装置においても、表示不良の発生を抑制することができる。

＜第２実施形態＞
図面を用いて本実施形態に係る表示装置１００の駆動方法について説明する。本実施形態においては、第１実施形態において用いた表示装置１００を用いる。図５Ａ及び図５Ｂは、本実施形態に係る表示装置１００の駆動方法を説明するタイミングチャートである。図５Ａは、本実施形態に係る表示装置１００の第Ｎフレームの動作を説明するタイミングチャートである。図５Ｂは、本実施形態に係る表示装置１００の第Ｎ＋１フレームの動作を説明するタイミングチャートである。

第１実施形態に係る表示装置１００の駆動方法と比べると、それぞれの行の書き込み期間の順番が異なっている。本実施形態においては、第Ｎフレームにおいては、第１画素行、第２画素行、第４画素行、そして第３画素行の順に書き込み期間が続く。第Ｎ＋１フレームにおいては、第２画素行、第１画素行、第３画素行、そして第４画素行の順に書き込み期間が続く。

以上のような駆動方法によっても、連続するフレームにおいて、隣接する行の書き込み期間の順番を入れ替えているため、階調の不揃いが視認しにくくなる。これによって、画素回路１２４を構成する素子を複数の画素間で共有する表示装置においても、表示不良の発生を抑制することができる。

＜第３実施形態＞
図面を用いて本実施形態に係る表示装置２００の構成、及びその駆動方法について説明する。表示装置２００の概略構成については第１実施形態に係る表示装置１００と共通である。

［回路構成］
図６は、本実施形態に係る表示装置２００の駆動方法に適用される表示装置２００の回路構成を説明する回路図である。

表示装置２００は、走査信号線駆動回路１２０、映像信号線駆動回路１２２、複数の画素回路１２４、複数の発光制御線１２６、複数の初期化線１４２、複数の第２初期化制御線１３２、複数の走査信号線１３４、複数の初期化信号線１３８、複数の第１映像信号線１３６ａ、複数の第２映像信号線１３６ｂ及び複数の電源電位線１４０を有する。

走査信号線駆動回路１２０は、複数の発光制御線１２６、複数の初期化線１４２、複数のオフセット制御線１２８、複数の初期化制御線１３０、及び複数の走査信号線１３４に接続されている。

映像信号線駆動回路１２２は、複数の第１映像信号線１３６ａ、第２映像信号線１３６ｂ、複数の初期化信号線１３８及び複数の電源電位線１４０に接続されている。

複数の第２初期化制御線１３２の各々は、行列状に配列された複数の画素回路１２４の内、同一行に配列された複数の画素回路１２４に接続されている。更に、複数の第２初期化制御線１３２の各々は、当該複数の画素回路１２４の各々に含まれる３個の副画素回路１２５に接続されている。

複数の走査信号線１３４の各々は、行列状に配列された画素回路１２４の内、同一行に配列された複数の画素回路１２４に接続されている。更に、複数の走査信号線１３４の各々は、当該複数の画素回路１２４の各々に含まれる３個の副画素回路１２５に接続されている。

複数の第１映像信号線１３６ａの各々は、行列状に配列された複数の画素回路１２４の内、同一列に配列された複数の副画素回路１２５に接続されている。

複数の第２映像信号線１３６ｂの各々は、行列状に配列された複数の画素回路１２４の内、同一列に配列された複数の副画素回路１２５に接続されている。

次いで、本実施形態に係る表示装置２００が有する複数の画素回路１２４の各々の回路構成について詳細に説明する。

図７は、本実施形態に係る表示装置２００が有する複数の画素回路１２４の内、列方向に隣接する２つの画素回路１２４の構成を説明する回路図である。

本実施形態においては、前述の発光制御線１２６、オフセット制御線１２８及び第２初期化制御線１３２は、それぞれ、隣接する画素行において共通である。つまり、隣接する２つの画素行における発光制御線１２６、オフセット制御線１２８及び第２初期化制御線１３２は、それぞれ、導通しており、走査信号線駆動回路１２０から共通の信号が供給される。また、前述の初期化線１４２は初期化トランジスタ１５４の第２端子に接続されている。隣接する画素行に設けられた初期化トランジスタ１５４は、それぞれの制御端子が第１初期化制御線１３０に接続されており、走査信号線駆動回路１２０から共通の信号が供給される。

副画素回路１２５は、駆動トランジスタ１４６、選択トランジスタ１４８、オフセットトランジスタ１５０、第２初期化トランジスタ１５６、保持容量１５８、付加容量１６０及び発光素子１４４を含んでいる。本実施形態においては、これらのトランジスタは、全てｎチャネルトランジスタである。

駆動トランジスタ１４６は、制御端子が選択トランジスタ１４８の第２端子に接続され、第１端子がオフセットトランジスタ１５０の第２端子に接続され、第２端子が発光素子１４４の陽極に接続されている。

選択トランジスタ１４８は、オンオフ動作により、第１映像信号線１３６ａと駆動トランジスタ１４６の制御端子との導通状態を制御する。選択トランジスタ１４８は、制御端子が走査信号線１３４に接続され、第１端子が第１映像信号線１３６ａに接続され、第２端子が駆動トランジスタ１４６の制御端子に接続されている。

第１初期化トランジスタ１５４は、画素行毎に設けられている。本実施形態においては、第１初期化トランジスタ１５４は、画素行毎に１つ設けられている。第１初期化トランジスタ１５４は、オンオフ動作により、初期化信号線１３８と初期化線１４２との導通状態を制御する。第１初期化トランジスタ１５４の制御端子は、初期化制御線１３０に接続され、第１端子は初期化信号線１３８に接続され、第２端子は初期化線１４２に接続されている。

第２初期化トランジスタ１５６は、オンオフ動作により、第２映像信号線１３６ｂと駆動トランジスタ１４６の制御端子との導通状態を制御する。第２初期化トランジスタ１５６は、制御端子が第２初期化制御線１３２に接続され、第１端子が第２映像信号線１３６ｂに接続され、第２端子が駆動トランジスタ１４６の制御端子に接続されている。

保持容量１５８は、駆動トランジスタ１４６の制御端子−第２端子間の電圧を保持する。保持容量１５８は、駆動トランジスタ１４６の制御端子−第２端子間に接続される。

付加容量１６０は、保持容量１５８との容量分割により、映像信号に応じて駆動トランジスタ１４６の制御端子−第２端子間電圧を設定する。付加容量１６０は、一端が駆動トランジスタ１４６の第２端子に接続されている。

以上、本実施形態に係る表示装置２００に含まれる複数の画素回路１２４の各々の回路構成について説明した。本実施形態に係る表示装置２００が有する画素回路１２４と、第１実施形態に係る表示装置が有する画素回路１２４とを比べると、以下の点で異なっている。第１実施形態に係る表示装置が有する画素回路１２４は、画素列毎に映像信号線１３６が設けられ、それが初期化信号電位Ｖｉｎｉ又は映像信号電位Ｖｓｉｇを切り替えて出力する。一方、本実施形態に係る表示装置が有する画素回路１２４は、第１映像信号線１３６ａ及び第２映像信号線１３６ｂが画素列毎に設けられ、それぞれが映像信号電位Ｖｓｉｇ及び初期化信号電位Ｖｉｎｉを出力する。

［駆動方法］
図面を用いて、本実施形態に係る表示装置２００の駆動方法について説明する。図８Ａ及び図８Ｂは、本実施形態に係る表示装置２００の駆動方法を説明するタイミングチャートである。図８Ａ及び図８Ｂでは、行列状に配置された画素回路１２４のうち、連続する４行の画素行に配列された画素回路１２４の動作を示している。

第１画素行及び第２画素行に配列された画素の内、列方向に隣接する画素回路１２４の構成は、図７に示した画素回路１２４の構成に相当する。同様に、第３画素行及び第４画素行に配列された画素の内、列方向に隣接する画素回路１２４の構成は、図７に示した画素回路１２４の構成に相当する。

図８Ａ及び図８Ｂにおいて示されている各信号の意味は以下の通りである。ＲＧ１２は、第１画素行の第１初期化制御線１３０ａ及び第２画素行の第１初期化制御線１３０ｂに共通して供給される信号を意味している。ＲＧ３４は、第３画素行の第１初期化制御線１３０ｃ及び第４画素行の第１初期化制御線１３０ｄに共通して供給される信号を意味している。ＢＧ１２は、第１画素行の発光制御線１２６ａ及び第２画素行の発光制御線１２６ｂに共通して供給される信号を意味している。ＢＧ３４は、第３画素行の発光制御線１２６ｃ及び第４画素行の発光制御線１２６ｄに共通して供給される信号を意味している。ＩＧ１２は、第１画素行の第２初期化制御線１３２ａ及び第２画素行の第２初期化制御線１３２ｂに共通して供給される信号を意味している。ＩＧ３４は、第３画素行の第２初期化制御線１３２ｃ及び第４画素行の第２初期化制御線１３２ｄに共通して供給される信号を意味している。ＣＧ１２は、第１画素行のオフセット制御線１２８ａ及び第２画素行のオフセット制御線１２８ｂに共通して供給される信号を意味している。ＣＧ３４は、第３画素行のオフセット制御線１２８ｃ及び第４画素行のオフセット制御線１２８ｄに共通して供給される信号を意味している。ＳＧ１は第１画素行の走査信号線１３４ａに供給される信号を意味している。ＳＧ２は第２画素行の走査信号線１３４ｂに供給される信号を意味している。ＳＧ３は第３画素行の走査信号線１３４ｃに供給される信号を意味している。ＳＧ４は第４画素行の走査信号線１３４ｄに供給される信号を意味している。

本実施形態に係る表示装置２００は、１フレームにおいて、発光期間、初期化期間、閾値補償期間、及び書き込み期間の４種の期間を含んで駆動される。本実施形態に係る表示装置２００の駆動方法は、以下に示す第Ｎフレームと、第Ｎ＋１フレームとを有する。

図８Ａは、本実施形態に係る表示装置２００の第Ｎフレームの動作を説明するタイミングチャートである。第Ｎフレームにおいて、期間Ｔ１は、第１画素行及び第２画素行の画素についての初期化期間である。期間Ｔ２は、第１画素行及び第２画素行の画素については閾値補償期間である。期間Ｔ３は、第１画素行についての書き込み期間である。期間Ｔ４は、第２画素行についての書き込み期間である。期間Ｔ５は、第３画素行についての書き込み期間である。期間Ｔ６は、第４画素行についての書き込み期間である。

期間Ｔ１においては、第１画素行の走査信号線１３４ａに接続された複数の画素、及び第１画素行の走査信号線１３４ａに隣接する第２画素行の走査信号線１３４ｂに接続された複数の画素が保持する映像データを同時に初期化する。

具体的には、この期間においては、第１画素行の走査信号線１３４ａを介して第１画素行の複数の画素の各々が有する選択トランジスタ１４８をオフ状態にし、第２画素行の走査信号線１３４ｂを介して第２画素行の複数の画素の各々が有する選択トランジスタ１４８をオフ状態にする。

更に、第１画素行のオフセット制御線１２８ａを介して第１画素行の複数の画素の各々が有するオフセットトランジスタ１５０をオン状態にし、第２画素行のオフセット制御線１２８ｂを介して第２画素行の複数の画素の各々が有するオフセットトランジスタ１５０をオン状態にする。ここで、前述のように、第１画素行のオフセット制御線１２８ａ及び第２画素行のオフセット制御線１２８ｂは導通しているため、両者には共通の信号が供給される。

更に、第１初期化制御線１３０を介して第１画素行及び第２画素行の画素が有する第１初期化トランジスタ１５４をオン状態にする。

更に、第２初期化制御線１３２を介して第１画素行及び第２画素行の複数の画素の各々が有する第２初期化トランジスタ１５６をオン状態にする。

以上の状態において、第２映像信号線１３６ｂを介して第１画素行及び第２画素行の複数の画素に初期化信号電位Ｖｉｎｉを供給する。更に、初期化信号線１３８を介して第１画素行及び第２画素行の複数の画素に初期化信号電位Ｖｒｓｔを供給する。

更に、第１初期化制御線１３０を介して第１画素行及び第２画素行の各々が有する第１初期化トランジスタ１５４をオフ状態にする。

期間Ｔ３においては、第１画素行の走査信号線１３４ａに接続された複数の画素の各々に所定の映像データを書き込む。具体的には、第１画素行の複数の画素を選択する。つまり、第１画素行の走査信号線１３４ａを介して第１画素行の複数の画素の各々が有する選択トランジスタ１４８をオン状態にする。また、第２初期化制御線１３２を介して第１画素行及び第２画素行の複数の画素の各々が有する第２初期化トランジスタ１５６をオフ状態にする。また、第１画素行及び第２画素行のオフセット制御線１２８を介して第１画素行及び第２画素行の複数の画素の各々が有するオフセットトランジスタ１５０をオフ状態にする。そして、複数の第１映像信号線１３６ａを介して第１画素行の複数の画素の各々が有する駆動トランジスタ１４６の制御端子に所定の映像信号電位を供給する。

期間Ｔ３において第１画素行の走査信号線１３４ａに接続された複数の画素の各々に所定の映像データを書き込んだ後に、期間Ｔ４においては、第２画素行の走査信号線１３４ｂに接続された複数の画素の各々に所定の映像データを書き込む。この期間における第２画素行の画素についての具体的な動作は期間Ｔ３についての説明と同様であるため、詳細な説明は省略する。

期間Ｔ４において第２画素行の走査信号線１３４ｂに接続された複数の画素の各々に所定の映像データを書き込んだ後に、期間Ｔ５においては、第３画素行の走査信号線１３４ｃに接続された複数の画素の各々に所定の映像データを書き込む。この期間における第２画素行の画素についての具体的な動作は期間Ｔ３についての説明と同様であるため、詳細な説明は省略する。

期間Ｔ５において第３画素行の走査信号線１３４ｃに接続された複数の画素の各々に所定の映像データを書き込んだ後に、期間Ｔ６においては、第４画素行の走査信号線１３４ｄに接続された複数の画素の各々に所定の映像データを書き込む。この期間における第２画素行の画素についての具体的な動作は期間Ｔ３についての説明と同様であるため、詳細な説明は省略する。

図８Ｂは、本実施形態に係る表示装置２００の第Ｎ＋１フレームの動作を説明するタイミングチャートである。第Ｎ＋１フレームは、第Ｎフレームと比較すると、それぞれの画素行の書き込み期間の順番が異なっている。第Ｎ＋１フレームにおいては、期間Ｔ３は第２画素行についての書き込み期間であり、期間Ｔ４は第１画素行についての書き込み期間であり、期間Ｔ５は第４画素行についての書き込み期間であり、期間Ｔ６は第３画素行についての書き込み期間である。つまり、書き込み期間に着目すると、第Ｎ＋１フレームにおいては、第２画素行、第１画素行、第４画素行、そして第３画素行の順に行われる。

このような駆動方法によれば、第１実施形態において説明した通り、連続するフレームにおいて、隣接する行の書き込み期間の順番を入れ替えているため、書き込み期間のタイミングの違いに起因した階調の不揃いが視認されにくくなる。これによって、画素回路１２４を構成する素子を複数の画素間で共有する表示装置においても、表示不良の発生を抑制することができる。

＜第４実施形態＞
図面を用いて本実施形態に係る表示装置２００の駆動方法について説明する。本実施形態においては、第３実施形態において用いた表示装置２００を用いる。図９Ａ及び図９Ｂは、本実施形態に係る表示装置２００の駆動方法を説明するタイミングチャートである。図９Ａは、本実施形態に係る表示装置２００の第Ｎフレームの動作を説明するタイミングチャートである。図９Ｂは、本実施形態に係る表示装置２００の第Ｎ＋１フレームの動作を説明するタイミングチャートである。

第３実施形態に係る表示装置２００の駆動方法と比べると、第Ｎフレームにおいては、第１画素行、第２画素行、第４画素行、そして第３画素行の順に書き込み期間が続く。第Ｎ＋１フレームにおいては、第２画素行、第１画素行、第３画素行、そして第４画素行の順に書き込み期間が続く。

以上、本実施形態に係る表示装置２００の構成及び駆動方法について説明した。本実施形態に係る表示装置２００の駆動方法によれば、画素回路１２４を構成する素子を複数の画素間で共有する表示装置においても、表示不良の発生を抑制することができる。

＜第５実施形態＞
図面を用いて本実施形態に係る表示装置３００の構成、及びその駆動方法について説明する。表示装置３００の概略構成については第１実施形態に係る表示装置１００と共通である。

［回路構成］
図１０は、本実施形態に係る表示装置３００の駆動方法に適用される表示装置３００の回路構成を説明する回路図である。

表示装置３００は、走査信号線駆動回路１２０、映像信号線駆動回路１２２、複数の画素回路１２４、複数の発光制御線１２６、複数の第１初期化制御線１３０、複数の第２初期化制御線１３２、複数の走査信号線１３４、複数の初期化信号線１３８、複数の第１映像信号線１３６ａ、複数の第２映像信号線１３６ｂ、複数の初期化信号線１３８及び複数の電源電位線１４０を有する。

走査信号線駆動回路１２０は、複数の発光制御線１２６、複数の第１初期化制御線１３０、複数の第２初期化制御線１３２、及び複数の走査信号線１３４に接続されている。

複数の発光制御線１２６の各々は、行列状に配列された複数の画素回路１２４の内、同一行に配列された複数の画素回路１２４に接続されている。更に、複数の発光制御線１２６の各々は、当該複数の画素回路１２４の各々に含まれる３個の副画素回路１２５に接続されている。

複数の第１初期化制御線１３０の各々は、行列状に配列された複数の画素回路１２４の内、同一行に配列された複数の画素回路１２４に接続されている。更に、複数の第１初期化制御線１３０の各々は、当該複数の画素回路１２４の各々に含まれる３個の副画素回路１２５に接続されている。

複数の初期化信号線１３８の各々は、行列状に配列された画素回路１２４の内、同一列に配列された複数の副画素回路１２５に接続されている。

次いで、本実施形態に係る表示装置３００が有する複数の画素回路１２４の各々の回路構成について詳細に説明する。

図１１は、本実施形態に係る表示装置３００が有する複数の画素回路１２４の内、列方向に隣接する２つの画素回路１２４の構成を説明する回路図である。

本実施形態においては、複数の画素回路１２４の各々は３個の副画素回路１２５を含んでいる。具体的には、画素回路１２４は、赤の発光を制御する副画素回路１２５Ｒ、緑の発光を制御する副画素回路１２５Ｇ及び青の発光を制御する副画素回路１２５Ｂを含んでいる。

本実施形態においては、前述の発光制御線１２６、第１初期化制御線１３０及び第２初期化制御線１３２は、それぞれ、隣接する画素行において共通である。つまり、隣接する２つの画素行における発光制御線１２６、第１初期化制御線１３０及び第２初期化制御線１３２は、それぞれ、導通しており、走査信号線駆動回路１２０から共通の信号が供給される。

副画素回路１２５は、駆動トランジスタ１４６、選択トランジスタ１４８、発光制御トランジスタ１５２、第１初期化トランジスタ１５４、第２初期化トランジスタ１５６、保持容量１５８、付加容量１６０及び発光素子１４４を含んでいる。本実施形態においては、これらのトランジスタは、全てｎチャネルトランジスタである。

発光制御トランジスタ１５２は、オンオフ動作により、電源電位線１４０と駆動トランジスタ１４６の第１端子との導通状態を制御する。発光制御トランジスタ１５２の制御端子は、発光制御線１２６に接続され、第１端子は電源電位線１４０に接続され、第２端子は駆動トランジスタ１４６の第１端子に接続されている。

第１初期化トランジスタ１５４は、オンオフ動作により、駆動トランジスタ１４６の第２端子と初期化信号線１３８との導通状態を制御する。第１初期化トランジスタ１５４の制御端子は、第１初期化制御線１３０に接続され、第１端子は初期化信号線１３８に接続され、第２端子は駆動トランジスタ１４６の第２端子に接続されている。

以上、本実施形態に係る表示装置３００に含まれる複数の画素回路１２４の各々の回路構成について説明した。本実施形態に係る表示装置２００が有する画素回路１２４と、第１実施形態に係る表示装置が有する画素回路１２４とを比べると、以下の点で異なっている。第１実施形態に係る表示装置が有する画素回路１２４は、画素行毎に第１初期化トランジスタ１５４が設けられている。一方、本実施形態に係る表示装置が有する画素回路１２４は、第１初期化トランジスタ１５４が副画素毎に設けられている。

［駆動方法］
図面を用いて、本実施形態に係る表示装置３００の駆動方法について説明する。図１２Ａ及び図１２Ｂは、本実施形態に係る表示装置３００の駆動方法を説明するタイミングチャートである。図１２Ａ及び図１２Ｂでは、行列状に配置された画素回路１２４のうち、連続する４行の画素行に配列された画素回路１２４の動作を示している。

第１画素行及び第２画素行に配列された画素の内、列方向に隣接する画素回路１２４の構成は、図１１に示した画素回路１２４の構成に相当する。同様に、第３画素行及び第４画素行に配列された画素の内、列方向に隣接する画素回路１２４の構成は、図１１に示した画素回路１２４の構成に相当する。

図１２Ａ及び図１２Ｂにおいて示されている各信号の意味は以下の通りである。ＲＧ１２は、第１画素行の第１初期化制御線１３０ａ及び第２画素行の第１初期化制御線１３０ｂに共通して供給される信号を意味している。ＲＧ３４は、第３画素行の第１初期化制御線１３０ｃ及び第４画素行の第１初期化制御線１３０ｄに共通して供給される信号を意味している。ＢＧ１２は、第１画素行の発光制御線１２６ａ及び第２画素行の発光制御線１２６ｂに共通して供給される信号を意味している。ＢＧ３４は、第３画素行の発光制御線１２６ｃ及び第４画素行の発光制御線１２６ｄに共通して供給される信号を意味している。ＩＧ１２は、第１画素行の第２初期化制御線１３２ａ及び第２画素行の第２初期化制御線１３２ｂに共通して供給される信号を意味している。ＩＧ３４は、第３画素行の第２初期化制御線１３２ｃ及び第４画素行の第２初期化制御線１３２ｄに共通して供給される信号を意味している。ＳＧ１は第１画素行の走査信号線１３４ａに供給される信号を意味している。ＳＧ２は第２画素行の走査信号線１３４ｂに供給される信号を意味している。ＳＧ３は第３画素行の走査信号線１３４ｃに供給される信号を意味している。ＳＧ４は第４画素行の走査信号線１３４ｄに供給される信号を意味している。

本実施形態に係る表示装置３００は、１フレームにおいて、発光期間、初期化期間、閾値補償期間、及び書き込み期間の４種の期間を含んで駆動される。本実施形態に係る表示装置３００の駆動方法は、以下に示す第Ｎフレームと、第Ｎ＋１フレームとを有する。

図１２Ａは、本実施形態に係る表示装置３００の第Ｎフレームの動作を説明するタイミングチャートである。第Ｎフレームにおいて、期間Ｔ１は、第１画素行及び第２画素行の画素についての初期化期間である。期間Ｔ２は、第１画素行及び第２画素行の画素については閾値補償期間である。期間Ｔ３は、第１画素行についての書き込み期間である。期間Ｔ４は、第２画素行についての書き込み期間である。期間Ｔ５は、第３画素行についての書き込み期間である。期間Ｔ６は、第４画素行についての書き込み期間である。

更に、第１初期化制御線１３０を介して第１画素行及び第２画素行の画素が有する第１初期化トランジスタ１５４をオフ状態にする。

期間Ｔ３においては、第１画素行の走査信号線１３４ａに接続された複数の画素の各々に所定の映像データを書き込む。具体的には、第１画素行の複数の画素を選択する。つまり、第１画素行の走査信号線１３４ａを介して第１画素行の複数の画素の各々が有する選択トランジスタ１４８をオン状態にする。また、第２初期化制御線１３２を介して第１画素行及び第２画素行の複数の画素の各々が有する第２初期化トランジスタ１５６をオフ状態にする。そして、複数の第１映像信号線１３６ａを介して第１画素行の複数の画素の各々が有する駆動トランジスタ１４６の制御端子に所定の映像信号電位を供給する。

図１２Ｂは、本実施形態に係る表示装置３００の第Ｎ＋１フレームの動作を説明するタイミングチャートである。第Ｎ＋１フレームは、第Ｎフレームと比較すると、それぞれの画素行の書き込み期間の順番が異なっている。第Ｎ＋１フレームにおいては、期間Ｔ３は第２画素行についての書き込み期間であり、期間Ｔ４は第１画素行についての書き込み期間であり、期間Ｔ５は第４画素行についての書き込み期間であり、期間Ｔ６は、第３画素行についての書き込み期間である。つまり、書き込み期間に着目すると、第Ｎ＋１フレームにおいては、第２画素行、第１画素行、第４画素行、そして第３画素行の順に行われる。

＜第６実施形態＞
図面を用いて本実施形態に係る表示装置３００の駆動方法について説明する。本実施形態においては、第３実施形態において用いた表示装置３００を用いる。図１３Ａ及び図１３Ｂは、本実施形態に係る表示装置３００の駆動方法を説明するタイミングチャートである。図１３Ａは、本実施形態に係る表示装置３００の第Ｎフレームの動作を説明するタイミングチャートである。図１３Ｂは、本実施形態に係る表示装置３００の第Ｎ＋１フレームの動作を説明するタイミングチャートである。

第５実施形態に係る表示装置３００の駆動方法と比べると、第Ｎフレームにおいては、第１画素行、第２画素行、第４画素行、そして第３画素行の順に書き込み期間が続く。第Ｎ＋１フレームにおいては、第２画素行、第１画素行、第３画素行、そして第４画素行の順に書き込み期間が続く。

以上、本実施形態に係る表示装置３００の構成及び駆動方法について説明した。本実施形態に係る表示装置３００の駆動方法によれば、画素回路１２４を構成する素子を複数の画素間で共有する表示装置においても、表示不良の発生を抑制することができる。

１００、２００、３００：表示装置１０２：第１基板１０２ａ：表示領域１０２ｂ：端子領域１０４：第２基板１０８：画素１１０：シール材１１２：ドライバＩＣ１１６：接続端子１２０：走査信号線駆動回路１２２：映像信号線駆動回路１２４：画素回路１２５、１２５Ｒ、１２５Ｇ、１２５Ｂ：副画素回路１２６：発光制御線１２８：オフセット制御線１３０：初期化制御線、第１初期化制御線１３２：第２初期化制御線１３４：走査信号線１３６：映像信号線１３６ａ：第１映像信号線１３６ｂ：第２映像信号線１３８：初期化信号線１４０：電源電位線１４２：初期化線１４４：発光素子１４６：駆動トランジスタ１４８：選択トランジスタ１５０：オフセットトランジスタ１５２：発光制御トランジスタ１５４：初期化トランジスタ、第１初期化トランジスタ１５６：第２初期化トランジスタ１５８：保持容量１６０：付加容量

Claims

第Ｎ（Ｎは任意の奇数又は任意の偶数）フレームにおいて、
第１画素行の複数の画素、及び前記第１画素行に隣接する第２画素行の複数の画素が保持する映像データを同時に初期化し、
前記第１画素行及び前記第２画素行の複数の画素について同時に閾値補償を行い、
前記第１画素行の複数の画素の各々に所定の映像データを書き込み、
前記第１画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第２画素行の複数の画素の各々に所定の映像データを書き込み、
第Ｎ＋１フレームにおいて、
前記第１画素行及び前記第２画素行の複数の画素が保持する映像データを同時に初期化し、
前記第１画素行及び前記第２画素行の複数の画素について同時に閾値補償を行い、
前記第２画素行の複数の画素の各々に所定の映像データを書き込み、
前記第２画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第１画素行の複数の画素の各々に所定の映像データの書き込みを行う表示装置の駆動方法。
前記第Ｎフレームにおいて、
前記第２画素行に隣接する第３画素行、及び前記第３画素行に隣接する第４画素行の複数の画素が保持する映像データを同時に初期化し、
前記第３画素行及び前記第４画素行の複数の画素について同時に閾値補償を行い、
前記第２画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第３画素行の複数の画素の各々に所定の映像データを書き込み、
前記第３画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第４画素行の複数の画素の各々に所定の映像データを書き込むことを更に含み、
前記第Ｎ＋１フレームにおいて、
前記第３画素行及び前記第４画素行の複数の画素が保持する映像データを同時に初期化し、
前記第３画素行及び前記第４画素行の複数の画素について同時に閾値補償を行い、
前記第１画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第４画素行の複数の画素の各々に所定の映像データを書き込み、
前記第４画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第３画素行の複数の画素の各々に所定の映像データを書き込むことを更に含む請求項１に記載の表示装置の駆動方法。
前記第Ｎフレームにおいて、
前記第２画素行に隣接する第３画素行、及び前記第３画素行に隣接する第４画素行の複数の画素が保持する映像データを同時に初期化し、
前記第３画素行及び前記第４画素行の複数の画素について同時に閾値補償を行い、
前記第２画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第４画素行の複数の画素の各々に所定の映像データを書き込み、
前記第４画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第３画素行の複数の画素の各々に所定の映像データを書き込むことを更に含み、
前記第Ｎ＋１フレームにおいて、
前記第３画素行の複数の画素、及び前記第４画素行の複数の画素が保持する映像データを同時に初期化し、
前記第３画素行の複数の画素、及び前記第４画素行の複数の画素について同時に閾値補償を行い、
前記第１画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第３画素行の複数の画素の各々に所定の映像データを書き込み、
前記第３画素行の複数の画素の各々に所定の映像データを書き込んだ後に前記第４画素行の複数の画素の各々に所定の映像データを書き込むことを更に含む請求項１に記載の表示装置の駆動方法。
前記閾値補償を行うことにより、前記複数の画素の各々に含まれる発光素子に接続される駆動トランジスタの閾値電圧を補償する請求項１に記載の表示装置の駆動方法。
前記閾値補償は、前記第１画素行の複数の画素及び前記第２画素行の複数の画素の各々に含まれる駆動トランジスタについて、前記第１画素行の複数の画素及び前記第２画素行の複数の画素のそれぞれに接続される電源電位線を介して電源電位を印加することで同時に閾値補償を行う請求項４に記載の表示装置の駆動方法。
前記初期化は、前記第１画素行の複数の画素及び前記第２画素行の複数の画素が保持する映像データを、前記第１画素行の複数の画素及び前記第２画素行の複数の画素のそれぞれに接続される初期化信号線に初期化信号電位を印加することで同時に初期化する請求項１に記載の表示装置の駆動方法。
第Ｎ（Ｎは任意の奇数又は任意の偶数）フレームにおいて、
第１画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタ、及び前記第１画素行に隣接する第２画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタのゲート電圧を、同時に初期化し、
前記第１画素行及び前記第２画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタの閾値電圧の補償を同時に行い、
前記第１画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与え、
前記第１画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第２画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与え、
第Ｎ＋１フレームにおいて、
前記第１画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタ、及び前記第２画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタのゲート電圧を、同時に初期化し、
前記第１画素行及び前記第２画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタの閾値電圧の補償を同時に行い、
前記第２画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与え、
前記第２画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第１画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与える表示装置の駆動方法。
前記第Ｎフレームにおいて、
前記第２画素行に隣接する第３画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタ、及び前記第３画素行に隣接する第４画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタのゲート電圧を、同時に初期化し、
前記第３画素行及び前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタの閾値電圧の補償を同時に行い、
前記第２画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第３画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与え、
前記第３画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与え、
第Ｎ＋１フレームにおいて、
前記第３画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタ、及び前記第４画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタのゲート電圧を、同時に初期化し、
前記第３画素行及び前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタの閾値電圧の補償を同時に行い、
前記第１画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与え、
前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第３画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与える請求項７に記載の表示装置の駆動方法。
前記第Ｎフレームにおいて、
前記第２画素行に隣接する第３画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタ、及び前記第３画素行に隣接する第４画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタのゲート電圧を、同時に初期化し、
前記第３画素行及び前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタの閾値電圧の補償を同時に行い、
前記第２画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与え、
前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第３画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与え、
第Ｎ＋１フレームにおいて、
前記第３画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタ、及び前記第４画素行の複数の画素のそれぞれに含まれる発光素子に接続される駆動トランジスタのゲート電圧を、同時に初期化し、
前記第３画素行及び前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタの閾値電圧の補償を同時に行い、
前記第１画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第３画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与え、
前記第３画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与えた後に前記第４画素行の複数の画素にそれぞれ含まれる前記駆動トランジスタのゲートに映像信号に基づく電位を与える請求項７に記載の表示装置の駆動方法。
前記閾値補償は、前記第１画素行の複数の画素及び前記第２画素行の複数の画素の各々に含まれる駆動トランジスタについて、前記第１画素行の複数の画素及び前記第２画素行の複数の画素のそれぞれに接続される電源電位線を介して電源電位を印加することで同時に閾値補償を行う請求項７に記載の表示装置の駆動方法。
前記初期化は、前記第１画素行の複数の画素及び前記第２画素行の複数の画素が保持する映像データを、前記第１画素行の複数の画素及び前記第２画素行の複数の画素のそれぞれに接続される初期化信号線に初期化信号電位を印加することで同時に初期化する請求項７に記載の表示装置の駆動方法。