JP2018026521A - 厚膜型サーミスタ - Google Patents

Abstract

【課題】製造工程不良や仕上り不良に起因する抵抗値のばらつきが小さい厚膜型サーミスタを提供する。【解決手段】基板１０と、基板の上部に配置される第１電極１１と、第１電極を覆うように配置されるサーミスタ層１５と、サーミスタ層の上部に配置される第２電極１２と、を有する。第１電極の幅及び長さをそれぞれＷ１及びＬ１とし、第２電極の幅及び長さをそれぞれＷ２及びＬ２とするとき、Ｌ２＞Ｌ１及びＷ２＞Ｗ１となる関係を有する。【選択図】図１

Description

本発明は、厚膜型サーミスタに関するものである。

最近、スマートフォンを含むモバイル機器などのデータ伝送量の増加や、データの高速処理のためのＣＰＵのスイッチング周波数の増加、スマートフォン画面の高解像度化及び大面積化などに伴い、モバイル機器などにおける電力使用量が急増している傾向にある。

これにより、モバイル機器自体の発熱やバッテリーの充放電時に発生する発熱などを感知し制御してエネルギー消費効率などを改善させる研究が行われつつある。

モバイル機器及びバッテリーの温度変化は、モバイル機器の信頼性向上及びバッテリーの充放電効率の増加のためにリアルタイムで測定し管理する必要がある主な要素である。

すなわち、モバイル機器に、温度測定及び電流制限の機能を有するサーミスタのような素子を適用する傾向が徐々に増加している。

サーミスタ（Ｔｈｅｒｍｉｓｔｏｒ）とは、特定の材料において温度に応じてその抵抗値が変わる性質を用いて製作した非線形抵抗素子のことである。

サーミスタは大きく３種類に分けることができる。これは、温度が上昇すると抵抗値が減少するＮＴＣ（Ｎｅｇａｔｉｖｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ）サーミスタ、温度が上昇すると抵抗値が増加するＰＴＣ（Ｐｏｓｉｔｉｖｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ）サーミスタ、及び特定の温度において電気抵抗が急激に変化するＣＴＲ（Ｃｒｉｔｉｃａｌ Ｔｅｍｐｅｒａｔｕｒｅ Ｒｅｓｉｓｔｏｒ）サーミスタである。

厚膜型サーミスタの場合、電極及びサーミスタ層を印刷して製品を製作するようになる。このような厚膜型サーミスタは、積層型サーミスタに比べて、各ペーストのレオロジー（ｒｈｅｏｌｏｇｙ）や基板の反りなどの原因により、抵抗値のばらつきが低下するという問題がある。

特に、電極及びサーミスタ層を印刷する際に、印刷ムラや整列のずれが原因で抵抗値のばらつきがさらに大きくなるという問題がある。

したがって、厚膜型サーミスタにおいて抵抗値のばらつきを低減させることができる新たな構造が必要な実情である。

特開２００４−３３５７３１号公報

本発明の目的の一つは、製造工程不良や仕上り不良に起因する抵抗値のばらつきが小さい厚膜型サーミスタを提供することである。

上述した課題を解決するのための方法として、本発明は、一例を通じて新たな構造の厚膜型サーミスタを提供する。具体的には、基板と、上記基板の上部に配置される第１電極と、上記第１電極を覆うように配置されるサーミスタ層と、上記サーミスタ層の上部に配置される第２電極と、を含み、上記第１電極の幅及び長さをそれぞれＷ１及びＬ１とし、上記第２電極の幅及び長さをそれぞれＷ２及びＬ２とするとき、Ｌ２＞Ｌ１及びＷ２＞Ｗ１である。

上述した課題を解決するのための方法として、本発明は、他の例を通じて新たな構造の厚膜型サーミスタを提供する。具体的には、基板と、上記基板の上部に配置される第１電極と、上記第１電極を覆うように配置されるサーミスタ層と、上記サーミスタ層の上部に配置される第２電極と、を含み、上記第１電極の面積をＡ１とし、上記第２電極の面積をＡ２とするとき、Ａ２＞Ａ１である。

本発明の一実施形態による厚膜型サーミスタは、下部に配置される第１電極により、サーミスタ層を間に挟んで第１電極と第２電極が重なる面積が決定されるため、抵抗値のばらつきを低減させることができる。

本発明の一実施形態による厚膜型サーミスタの平面図を概略的に示すものである。 図１に示すＩ−Ｉ'線に沿った断面図を概略的に示すものである。 本発明の一実施形態による厚膜型サーミスタの断面を電子顕微鏡で撮影したものである。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。

なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。さらに、明細書全体において、ある構成要素を「含む」というのは、特に反対である記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができるということを意味する。

図１は本発明の一実施形態による厚膜型サーミスタの平面図を概略的に示すものであり、図２は図１に示すＩ−Ｉ'線に沿った断面図を概略的に示すものである。

以下、図１及び図２を参照して本発明の一実施形態による厚膜型サーミスタの構造について説明する。

図１及び２を参照すると、本発明の一実施形態による厚膜型サーミスタは、基板１０、第１電極１１、第２電極１２、及びサーミスタ層１５を含む。

基板１０は、Ａｌ_２Ｏ_３を用いて製造することができるが、これに制限されるものではない。

基板１０は平板状の六面体形状を有することができ、基板１０の端には第１及び第２外部電極２１、２２がそれぞれ配置されることができる。

第１及び第２外部電極２１、２２は、銀（Ａｇ）または銅（Ｃｕ）を含むことができるが、これに制限されるものではない。

基板１０の上部には第１電極１１が配置される。

第１電極１１は、ＡｇＰｄまたはＡｇを用いて形成することができる。例えば、第１電極１１は、Ａｇを用いて形成する。

第１電極１１は、ＡｇＰｄまたはＡｇの導電性粒子をペーストに分散させて導電性ペーストを設けた後、基板１０に該導電性ペーストを印刷して形成することができる。

第１電極１１が四角形形状を有するとき、第１電極１１の幅はＷ１、長さはＬ１とすることができる。

この際、第１電極１１の面積はＡ１とすることができる。

但し、第１電極１１の形状は四角形に限定されるものではなく、多角形または円形であってもよい。

第１電極１１の形状が多角形または円形である場合にも、第１電極１１の面積はＡ１とすることができる。

また、第１電極１１は、基板１０の側面に露出しないように形成することができる。

この際、第１電極１１は、第１接続電極１１ａを介して第１外部電極２１と電気的に接続されることができる。

第１接続電極１１ａは、第１電極１１と第２電極１２が重なる面積に影響を与えないように幅を短くして形成することができる。

第１電極１１の上部にはサーミスタ層１５が配置される。

サーミスタ層１５は、ＮＴＣ（Ｎｅｇａｔｉｖｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ）サーミスタ組成物を用いて形成することができる。ここで、ＮＴＣサーミスタとは、温度が上昇すると抵抗値が減少する特性を有するサーミスタのことである。

ＮＴＣサーミスタ組成物の主成分は、ＮＴＣサーミスタに導電性を与えるセラミック半導体の役割を果たすことができ、導電性を与える原理は以下のとおりである。

ＮＴＣサーミスタは、焼成過程で生成されたＡＢ_２Ｏ_４の結晶構造のスピネル（Ｓｐｉｎｅｌ）相においてＢ−Ｓｉｔｅ（Ｏｃｔａｈｅｄｒａｌ）の陽イオン間の電荷平衡状態をＮＴＣサーミスタ用組成物の組成で調整して、電子ホッピング（ｈｏｐｐｉｎｇ）の位置を生成する。

すなわち、ＮＴＣサーミスタは、電子ホッピングが発生し得る位置（ｓｉｔｅ）を生成し、周りの温度から電子ホッピングに必要なエネルギーを得て、温度上昇に伴う電子ホッピングの増加によって抵抗が減少するＲＴ（抵抗と温度の間の関係）の非線形特性を実現する。

サーミスタ層１５は、第１電極１１を覆うように配置される。

サーミスタ層１５は、第１電極１１の幅及び長さの両方を取り囲むように配置される。

これにより、第１電極１１は、基板１０及びサーミスタ層１５によって取り囲まれ、第１接続電極１１ａを介して第１外部電極２１と電気的に接続される。

サーミスタ層１５が第１電極１１を覆うように配置されるため、サーミスタ層１５の上部に第２電極を形成する場合、第１電極１１と第２電極１２の短絡を防止することで厚膜型サーミスタの信頼性を向上させることができる。

サーミスタ層１５が四角形形状を有するとき、幅はＷ３、長さはＬ３とすることができる。

この際、サーミスタ層１５の面積は、Ａ３とすることができる。

但し、サーミスタ層１５の形状は、四角形に限定されるものではなく、多角形または円形であってもよい。

サーミスタ層１５の形状が多角形または円形である場合にも、サーミスタ層１５の面積は、Ａ３とすることができる。

また、サーミスタ層１５は、基板１０の側面に露出しないように形成することができる。

サーミスタ層１５の幅Ｗ３及び長さＬ３は、第１電極１１の幅Ｗ１及び長さＬ１より大きく設計することができる。

例えば、サーミスタ層１５の幅Ｗ３及び長さＬ３は、第１電極１１の幅Ｗ１及び長さＬ１より０．５ｍｍ大きく設計することができる。

ペーストを用いてサーミスタ層を形成する場合、一般に、形成された層の端部で層の厚さが薄くなったり、凝集現象が原因で形成された層の端部で層の厚さが厚くなったりするなど、層の厚さが一定ではないという問題がある。

これに対し、本発明では、サーミスタ層１５の幅Ｗ３及び長さＬ３を、第１電極１１の幅Ｗ１及び長さＬ１より大きく形成することにより、サーミスタ層１５の端部の厚さが薄くなるか、または厚くなる場合も、第１電極１１と第２電極１２が重なる部分におけるサーミスタ層１５の厚さを一定にすることができるという長所がある。

（ここで、ρはサーミスタ層１５の比抵抗を意味する。）

厚膜型サーミスタは、サーミスタ層１５を間に挟んで第１及び第２電極１１、１２が配置されるが、抵抗（Ｒ）は、サーミスタ層１５の厚さ（Ｔ）に比例し、第１電極１１と第２電極１２が重なる部分の長さ（Ｌ）と幅（Ｗ）の積、すなわち、面積に反比例する。

したがって、サーミスタ層１５の幅Ｗ３及び長さＬ３を、第１電極１１の幅Ｗ１及び長さＬ１より大きく形成することにより、サーミスタ層１５の端部の厚さが薄くなるか、または厚くなる場合にも、第１電極と第２電極１２が重なる部分におけるサーミスタ層１５の厚さを一定にすることで、厚膜型サーミスタの抵抗値のばらつきを低減することができるという長所がある。

サーミスタ層１５の上部には、第２電極１２が配置される。

第２電極１２は、ＡｇＰｄまたはＡｇを用いて形成することができる。例えば、第２電極１２は、Ａｇを用いて形成する。

第２電極１２は、ＡｇＰｄまたはＡｇの導電性粒子をペーストに分散させて導電性ペーストを設けた後、基板１０に該導電性ペーストを印刷して形成することができる。

第２電極１２が四角形形状を有するとき、幅はＷ２、長さはＬ２とすることができる。

この際、第２電極１２の面積はＡ２とすることができる。

但し、第２電極１２の形状は四角形に限定されるものではなく、多角形または円形であってもよい。

第２電極１２の形状が多角形または円形である場合にも、第２電極１２の面積はＡ２とすることができる。

また、第２電極１２は、基板１０の側面に露出しないように形成することができる。

この際、第２電極１２は、第２接続電極１２ａを介して第２外部電極２２と電気的に接続されることができる。

第２電極１２の上面には、溝部１２ｂが配置されることができる。

溝部１２ｂは、厚膜型サーミスタの特性を調節するために、レーザーなどを用いてトリミングする工程で形成することができる。

但し、本発明の一実施形態による厚膜型サーミスタは、サーミスタ層１５が第１電極１１を幅及び長さ方向から完全に覆うように配置されるため、トリミングの際、第１電極１１の位置を知らせる表示が必要となる。

したがって、本発明の一実施形態による厚膜型サーミスタは、基板１０の上部に配置され、且つ第１電極１１と離れ、第１電極１１の幅方向の位置を指示する第１表示部１４ａと、基板１０の上部に配置され、且つ第１電極１１と離れ、第１電極１１の長さ方向の位置を指示する第２表示部１４ｂと、をさらに含むことができる。

厚膜型サーミスタの性能は、第１電極１１と第２電極１２が重なる面積によって決定されることから、第１及び第２表示部１４ａ、１４ｂは第１電極１１の位置を正確に知らせる役割を果たす。

すなわち、第１及び第２表示部１４ａ、１４ｂは、それぞれ、第１電極１１の幅及び長さを仮想の線を引いて延在させた領域に位置するようになる。

これにより、第１及び第２表示部１４ａ、１４ｂを介して第１電極１１の位置を認知した状態で精密にトリミングすることが可能となる。

本発明の一実施形態による厚膜型サーミスタは、第１及び第２電極１１、１２とサーミスタ層１５を保護する保護層３０をさらに含むことができる。

保護層１５は、基板１０の上部に第１及び第２電極１１、１２とサーミスタ層１５を封止するように高分子樹脂が配置されることができる。

本発明の一実施形態による厚膜型サーミスタは、第１電極１１の幅及び長さをそれぞれＷ１及びＬ１とし、第２電極１２の幅及び長さをそれぞれＷ２及びＬ２とするとき、Ｌ２＞Ｌ１及びＷ２＞Ｗ１である。すなわち、第１電極１１の面積をＡ１とし、第２電極１２の面積をＡ２とするとき、Ａ２＞Ａ１である。

図３は本発明の一実施形態による厚膜型サーミスタの断面を電子顕微鏡で撮影したものである。

図３を参照すると、本発明の一実施形態による厚膜型サーミスタは、第１電極１１の幅及び長さをそれぞれＷ１及びＬ１とし、第２電極１２の幅及び長さをそれぞれＷ２及びＬ２とするとき、Ｌ２＞Ｌ１及びＷ２＞Ｗ１であるか、または第１電極１１の面積をＡ１とし、第２電極１２の面積をＡ２とするとき、Ａ２＞Ａ１を満たすため、第１電極１１と第２電極１２が重なる領域（Ｏ）が第１電極１１の面積によって決定される。

特に、図３のサーミスタ層１５における両端部、すなわち、重なる領域（Ｏ）の両側は、サーミスタ層１５の厚さが一定ではなく、厚くなってから再び薄くなることが分かる。

一方、重なる領域（Ｏ）にサーミスタ層１５の厚さが一定ではない部分が含まれる場合、厚膜型サーミスタの抵抗値のばらつきを増加させるという問題がある。

これに対し、本発明の一実施形態による厚膜型サーミスタは、サーミスタ層１５が第１電極１１を覆うように配置され、第１電極１１の幅及び長さをそれぞれＷ１及びＬ１とし、第２電極１２の幅及び長さをそれぞれＷ２及びＬ２とするとき、Ｌ２＞Ｌ１及びＷ２＞Ｗ１であるか、または第１電極１１の面積をＡ１とし、第２電極１２の面積をＡ２とするとき、Ａ２＞Ａ１を満たすため、重なる領域（Ｏ）におけるサーミスタ層１５の厚さが一定となり、厚膜型サーミスタの抵抗値を一定にすることができるという長所がある。

また、本発明の一実施形態による厚膜型サーミスタは、第１電極１１の幅及び長さをそれぞれＷ１及びＬ１とし、サーミスタ層１５の幅及び長さをＷ３及びＬ３とするとき、Ｌ３＞Ｌ１及びＷ３＞Ｗ１であることができる。すなわち、第１電極１１の面積をＡ１とし、サーミスタ層１５の面積をＡ３とするとき、Ａ３＞Ａ１である。

従来の厚膜型サーミスタの場合、基板に下部電極を印刷し、下部電極の上部にサーミスタ層を印刷した後、サーミスタ層の上部に上部電極を印刷した。

このような印刷工程では、印刷ムラや整列のずれという不良によって下部電極と上部電極が短絡するという問題が発生した。

これに対し、本発明の一実施形態による厚膜型サーミスタは、第１電極１１の幅及び長さをそれぞれＷ１及びＬ１とし、サーミスタ層１５の幅及び長さをＷ３及びＬ３とするとき、Ｌ３＞Ｌ１及びＷ３＞Ｗ１であるか、または第１電極１１の面積をＡ１とし、サーミスタ層１５の面積をＡ３とするとき、Ａ３＞Ａ１であるため、第１電極１１と第２電極１２が短絡するのをサーミスタ層１５が防止する役割を果たすようになる。これにより、本発明の一実施形態による厚膜型サーミスタの信頼性が向上することができる。

また、本発明の一実施形態による厚膜型サーミスタは、第２電極１２の幅及び長さをそれぞれＷ２及びＬ２とし、サーミスタ層１５の幅及び長さをＷ３及びＬ３とするとき、Ｌ３＞Ｌ２及びＷ３＞Ｗ２であることができる。すなわち、第２電極１２の面積をＡ２とし、サーミスタ層１５の面積をＡ３とするとき、Ａ３＞Ａ２である。

また、厚膜型サーミスタの製造方法において、電極とサーミスタ層を印刷し、焼成する工程が含まれる。

この際、電極に含まれる物質がサーミスタ層に拡散して厚膜型サーミスタの性能を低下させる原因となる。

これに対し、本発明の一実施形態による厚膜型サーミスタは、第２電極１２の幅及び長さをそれぞれＷ２及びＬ２とし、サーミスタ層１５の幅及び長さをＷ３とＬ３とするとき、Ｌ３＞Ｌ２及びＷ３＞Ｗ２であるか、または第２電極１２の面積をＡ２とし、サーミスタ層１５の面積をＡ３とするとき、Ａ３＞Ａ２を満たすようにすることにより、電極に含まれる物質が第２電極１２からサーミスタ層１５に拡散することを最大限に防止することができるため、厚膜型サーミスタの性能の低下を防ぐことができる。

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１０ 基板
１１ 第１電極
１２ 第２電極
１５ サーミスタ層
２１ 第１外部電極
２２ 第２外部電極

Claims (10)

1. 基板と、
   前記基板の上部に配置される第１電極と、
   前記第１電極を覆うように配置されるサーミスタ層と、
   前記サーミスタ層の上部に配置される第２電極と、を含み、
   前記第１電極の幅及び長さをそれぞれＷ１及びＬ１とし、前記第２電極の幅及び長さをそれぞれＷ２及びＬ２とするとき、Ｌ２＞Ｌ１及びＷ２＞Ｗ１である、厚膜型サーミスタ。
2. 前記第１電極の幅及び長さをそれぞれＷ１及びＬ１とし、前記サーミスタ層の幅及び長さをそれぞれＷ３及びＬ３とするとき、Ｌ３＞Ｌ１及びＷ３＞Ｗ１である、請求項１に記載の厚膜型サーミスタ。
3. 前記第２電極の幅及び長さをそれぞれＷ２及びＬ２とし、前記サーミスタ層の幅及び長さをそれぞれＷ３及びＬ３とするとき、Ｌ３＞Ｌ２及びＷ３＞Ｌ２である、請求項１または請求項２に記載の厚膜型サーミスタ。
4. 前記第１電極と第２電極が前記サーミスタを間に挟んで重なる面積は、前記第１電極の面積によって決定される、請求項１から請求項３の何れか一項に記載の厚膜型サーミスタ。
5. 前記基板の上部に配置され、且つ前記第１電極と離れ、前記第１電極の幅方向の位置を指示する第１表示部と、
   前記基板の上部に配置され、且つ前記第１電極と離れ、前記第１電極の長さ方向の位置を指示する第２表示部と、をさらに含む、請求項１から請求項４の何れか一項に記載の厚膜型サーミスタ。
6. 基板と、
   前記基板の上部に配置される第１電極と、
   前記第１電極を覆うように配置されるサーミスタ層と、
   前記サーミスタ層の上部に配置される第２電極と、を含み、
   前記第１電極の面積をＡ１とし、前記第２電極の面積をＡ２とするとき、Ａ２＞Ａ１である、厚膜型サーミスタ。
7. 前記第１電極の面積をＡ１とし、前記サーミスタ層の面積をＡ３とするとき、Ａ３＞Ａ１である、請求項６に記載の厚膜型サーミスタ。
8. 前記第２電極の面積をＡ２とし、前記サーミスタ層の面積をＡ３とするとき、Ａ３＞Ａ２である、請求項６または請求項７に記載の厚膜型サーミスタ。
9. 前記第１電極と第２電極が前記サーミスタを間に挟んで重なる面積は、前記第１電極の面積によって決定される、請求項６から請求項８の何れか一項に記載の厚膜型サーミスタ。
10. 前記基板の上部に配置され、且つ前記第１電極と離れ、前記第１電極の幅方向の位置を指示する第１表示部と、
    前記基板の上部に配置され、且つ前記第１電極と離れ、前記第１電極の長さ方向の位置を指示する第２表示部と、をさらに含む、請求項６から請求項９の何れか一項に記載の厚膜型サーミスタ。