JP2018015918A - 記録素子基板、記録ヘッド、及び記録装置 - Google Patents

Abstract

【課題】記録素子基板の面積を増やすことなく、記録データの回転処理をすることができる低コストで高画質な記録ヘッドを提供する。【解決手段】記録素子基板であって、第１の順番にて整列された記録データが入力される入力回路と、前記記録データを保持するシフトレジスタ回路と、前記シフトレジスタ回路から出力される記録データをラッチするラッチ回路と、前記ラッチ回路にてラッチされた記録データに基づいて、駆動する駆動回路とを有し、前記入力回路は、制御信号に基づいて、前記シフトレジスタ回路に保持される前記記録データの順番が前記第１の順番または第２の順番になるように出力先を切り替えて、前記記録データを前記シフトレジスタ回路に出力する。【選択図】 図５

Description

本発明は、記録素子基板、記録ヘッド、及び記録装置に関する。

近年、高速印刷を実現するために、記録素子基板を複数配置して、あらかじめ記録媒体以上の記録幅を持ったフルライン型の記録ヘッドが普及してきている。フルライン型記録ヘッドは、記録素子基板を列状や千鳥状に複数配置することで、記録媒体以上の記録幅を実現する。記録素子基板は電気信号を受け取るための複数の電極パッドを有し、例えばフレキシブル基板を介して記録装置本体から記録データや駆動電圧を受け取る。このフレキシブル基板と記録装置本体とを接続するために、記録素子基板を１基板毎に反転させて配置させる必要がある。

記録データの転送は、記録素子基板と記録媒体との相対的な位置関係を踏まえ、その記録素子基板の配置方向と記録媒体の搬送方向とに対応するように記録データを送信する。したがって、反転して配置される記録素子基板に送信する記録データは送信側（ヘッド制御ＩＣ）で記録データの回転処理を行う必要がある。記録データの回転処理にはヘッド制御ＩＣ内に余分なメモリが必要になるため、コストが高くなるという問題がある。

例えば、特許文献１では、記録素子基板内のシフトレジスタ回路の出力とラッチ回路の入力の接続関係を切り替えることで記録データの並び替えを行うフルライン型記録ヘッドの例が開示されている。これにより、フルライン型記録ヘッドは、記録データの送信順番を変化させる必要がなく、余分なメモリを不要としている。

特開２００４−８２３９６号公報

しかしながら、上記従来例では、シフトレジスタ回路の出力とラッチ回路の入力の接続状態を切り替えるために、多数の配線が必要となり記録素子基板の面積が増大する。例えば、シフトレジスタ回路の数が２０４８個である記録素子基板の場合、２０４８本もの配線を記録素子基板の端から端まで引き回す必要があり、記録素子基板の面積が増大するという課題がある。記録素子基板の面積が増大するとヘッド幅が太くなり、記録媒体の搬送速度のむらによってドットの着弾位置の精度が悪化し、画質が劣化してしまう。また、ヘッド幅が太いとピンチローラ等の記録媒体を拘束する機構が置けず、記録媒体がヘッド表面に接触して画質が劣化する。

上記課題を解決するために、本願発明は以下の構成を有する。すなわち、記録素子基板であって、第１の順番にて整列された記録データが入力される入力回路と、前記記録データを保持するシフトレジスタ回路と、前記シフトレジスタ回路から出力される記録データをラッチするラッチ回路と、前記ラッチ回路にてラッチされた記録データに基づいて、駆動する駆動回路とを有し、前記入力回路は、制御信号に基づいて、前記シフトレジスタ回路に保持される前記記録データの順番が前記第１の順番または第２の順番になるように出力先を切り替えて、前記記録データを前記シフトレジスタ回路に出力する。

本発明により、低コストで高画質な記録ヘッドを提供することができる。

本発明に係るフルライン型の記録装置の概略図。 本発明に係る記録装置の制御回路の構成例を示す図。 本発明に係る記録ヘッドの概略を説明するための図。 第１の実施形態に係る記録ヘッドの断面を示す図。 第１の実施形態に係る記録ヘッドの詳細を説明するための図。 第１の実施形態に係る記録素子基板の構成例を示す図。 第１の実施形態に係る回路構成の例を示す図。 第１の実施形態に係るデータ展開回路の真理値表を示す図。 第１の実施形態に係るデータ展開回路の構成例を示す図。 第１の実施形態に係るラッチ回路に保持される記録データを説明するための図。 第１の実施形態に係る記録素子基板のタイミングチャートを示す図 第２の実施形態に係る記録素子基板のブロック構成例を示す図。 第２の実施形態に係る回路構成の例を示す図。 第２の実施形態に係るデータ展開回路の真理値表を示す図。 第２の実施形態に係るデータ展開回路の構成例を示す図。 第２の実施形態に係る時分割駆動信号処理部の回路構成の例を示す図。 第２の実施形態に係るデコード回路の真理値表を示す図。 第２の実施形態に係る時分割駆動信号符号化回路の真理値表を示す図。 第２の実施形態に係るラッチ回路に保持される記録データを説明するための図。 第２の実施形態に係る記録素子基板のタイミングチャートを示す図。 記録素子基板の形状を台形にした場合の記録ヘッドの概略を説明するための図。 記録素子基板の形状を台形にした場合の記録ヘッドの詳細を説明するための図。 記録素子基板の形状を並行四辺形にした場合の記録ヘッドの概略を説明するための図。

以下添付図面を参照して本発明の好適な実施形態について、さらに具体的かつ詳細に説明する。ただし、この実施例に記載されている構成要素の相対配置等は、特定の記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

またさらに、「記録要素」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。

さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（ｂｕｉｌｔ−ｉｎ）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。

本発明の最も重要な特徴をなすインクジェット記録ヘッド（以下、記録ヘッド）は、記録ヘッドの素子基板に複数の記録素子とこれら記録素子を駆動する駆動回路とを同一基板に実装している。後述の説明から分かるように、記録ヘッドには複数の素子基板を内蔵し、これらの素子基板をカスケード接続する構造をとっている。従って、この記録ヘッドは相対的に長い記録幅を達成することができる。従って、その記録ヘッドは一般に見られるシリアルタイプの記録装置のみならず、その記録幅が記録媒体の幅に相当するようなフルライン記録ヘッドを備えた記録装置に用いられる。また、その記録ヘッドはシリアルタイプの記録装置の中でも、Ａ０やＢ０などの大きなサイズの記録媒体を用いる大判プリンタに用いられる。

従って、まず本発明の記録ヘッドが用いられる記録装置について説明する。

［記録装置の概要説明］
図１はフルラインのインクジェット記録ヘッド（以下、記録ヘッド）１００Ｋ、１００Ｃ、１００Ｍ、１００Ｙと常に安定したインク吐出を保証するための回復系ユニットを備えた記録装置１の構造を説明するための斜視透視図である。

記録装置１において、記録用紙１５は、フィーダユニット１７から、これら記録ヘッドによる印刷位置に供給され、記録装置の筐体１８に具備された搬送ユニット１６によって搬送される。

記録用紙１５への画像の印刷は、記録用紙１５を搬送しながら、記録用紙１５の基準位置がブラック（Ｋ）インクを吐出する記録ヘッド１００Ｋの下に到達したときに、記録ヘッド１００Ｋからブラックインクを吐出する。同様に、シアン（Ｃ）インクを吐出する記録ヘッド１００Ｃ、マゼンタ（Ｍ）インクを吐出する記録ヘッド１００Ｍ、イエロ（Ｙ）インクを吐出する記録ヘッド１００Ｙの順に、各基準位置に記録用紙１５が到達すると各色のインクを吐出してカラー画像が形成される。こうして画像が印刷された記録用紙１５はスタッカトレイ２０に排出されて堆積される。

記録装置１は、更に搬送ユニット１６、記録ヘッド１００Ｋ、１００Ｃ、１００Ｍ、１００Ｙにインクを供給するためのインク毎に交換可能なインクカートリッジ（不図示）を有している。またさらに、記録ヘッド１００へのインク供給や回復動作のためのポンプユニット（不図示）、記録装置１全体を制御する制御基板（不図示）等を有している。またフロントドア１９は、インクカートリッジの交換用の開閉扉である。

［制御構成］
次に、図１を用いて説明した記録装置の記録制御を実行するための制御構成について説明する。

図２は、記録装置の制御回路の構成を示すブロック図である。図２において、コントローラ３０は、ＭＰＵ３１、ＲＯＭ３２、ゲートアレイ（Ｇ．Ａ．）３３、及びＤＲＡＭ３４を含んで構成される。インタフェース４０は、記録データを入力するインタフェースである。ＲＯＭ３２は、不揮発性の記憶領域であり、ＭＰＵ３１が実行する制御プログラムを格納する。ＤＲＡＭ３４は、記録データや記録ヘッド１００に供給される記録信号等のデータを保存しておくＤＲＡＭである。ゲートアレイ３３は、記録ヘッド１００に対する記録信号の供給制御を行うゲートアレイであり、インタフェース４０、ＭＰＵ３１、ＤＲＡＭ３４間のデータ転送制御も行う。キャリッジモータ９０は、記録ヘッド１００（１００Ｋ、１００Ｃ、１００Ｍ、１００Ｙ）を搬送するためのモータである。搬送モータ７０は、記録紙搬送のためのモータである。ヘッドドライバ５０は、記録ヘッド１００を駆動する。モータドライバ６０、８０はそれぞれ、搬送モータ７０、キャリッジモータ９０を駆動するためのモータドライバである。

なお、図１に示すようなフルライン記録ヘッドを用いる構成の記録装置では、キャリッジモータ９０やそのモータを駆動するモータドライバ８０は存在しない。このために、図２ではカッコ符号をつけている。

上記制御構成の動作を説明すると、インタフェース４０に記録データが入るとゲートアレイ３３とＭＰＵ３１との間で記録データが記録用の記録信号に変換される。そして、モータドライバ６０、８０が駆動されると共に、ヘッドドライバ５０に送られた記録データに従って記録ヘッド１００が駆動され、記録が行われる。

＜第１の実施形態＞
［記録ヘッドの構成］
図３は、本発明の第１の実施形態に係る記録ヘッド１００の概略を示す図である。図３に示す例の場合、記録ヘッド１００の短手方向が、紙等の記録媒体の搬送方向となる。図４は、図３の破線Ａ−Ａ’部の断面を示す図である。複数の記録素子基板１０１が支持基板１０３上に配置される。記録素子基板１０１はそれぞれ電極パッド１０４を有し、ワイヤボンディング２０１によってフレキシブル基板１０２と接続される。また、フレキシブル基板１０２は、ヘッド制御基板２０４上に配置されるコネクタ２０２とも接続される。フレキシブル基板１０２を介して、ヘッド制御ＩＣ２０３から記録素子基板１０１へ記録データが転送される。また、フレキシブル基板１０２を介して、ヘッド制御基板２０４上の電源回路（不図示）から、記録素子基板１０１それぞれに記録素子を駆動するための駆動電源ＶＨが供給される。この駆動電源ＶＨは、高速な記録動作を行うために、Ａ（アンペア）オーダーの大電流が必要であり、フレキシブル基板１０２を介してその大電流を供給する必要がある。

図３に示す記録ヘッド１００は、２列の記録素子基板列（第１の記録素子基板列１０５、および、第２の記録素子基板列１０６）を有する。各記録素子基板列は、複数の記録素子基板が並んで配置されている。第２の記録素子基板列１０６に含まれる記録素子基板１０１は、フレキシブル基板１０２をヘッド制御基板２０４と接続するために、第１の記録素子基板列１０５の配置とは反転するように配置される。このような構成にすることでフレキシブル基板１０２の幅Ｗを太くすることができる。その結果、駆動電源配線幅を太くすることがきるため、各記録素子基板へＡ（アンペア）オーダーの大電流を供給することが可能となる。本実施形態では、図３に示すように、各記録素子基板は、記録ヘッド１００内にて千鳥配置となるように配置される。また、各記録素子基板は、ノズルの位置を考慮し、図３に示すように、短手方向において記録素子基板の端部の一部が重なるように配置される。

図５は、図３の破線部Ｂの拡大図である。図５は、ノズル３０１が４列に配置された記録素子基板１０１の例を示している。記録素子基板１０１はそれぞれ制御用パッド３０３を有し、フレキシブル基板１０２上の制御信号配線３０２を介して、制御信号ＣＯＮＴがヘッド制御基板２０４から供給される。制御信号ＣＯＮＴは、記録素子基板１０１内で記録データの回転処理をするか否かを制御する信号である。制御信号ＣＯＮＴがＨｉｇｈレベルの場合に記録データの回転処理を行い、Ｌｏｗレベルの場合は回転処理を行わない。つまり、記録素子基板の向きに応じて、制御信号ＣＯＮＴの値が設定される。ここでの回転処理とは、記録素子基板と記録媒体との相対的な位置関係を踏まえ、その記録素子基板の配置方向と記録媒体の搬送方向とに対応するように、所定の順序で整列された記録データの並びを制御することである。つまり、記録データを用いて記録動作を行う際に、その出力を行う記録素子基板の配置に応じて記録データの並びを、所定の順序とするか、所定の順序の逆順とするかを制御する。

第１の記録素子基板列１０５に配置される記録素子基板１０１の制御信号ＣＯＮＴはＬｏｗレベルである。したがって、第１の記録素子基板列１０５側では、記録データの回転処理は行われず、記録データは入力された際の順序にて扱われる。一方、第２の記録素子基板列１０６に反転配置される記録素子基板１０１の制御信号ＣＯＮＴはＨｉｇｈレベルである。したがって、第２の記録素子基板列１０６側では、記録データの回転処理が行われ、記録データは入力された際の順番から反転された順番で扱われる。

図６は、第１の実施形態に係る記録素子基板１０１の構成例を示す。記録素子基板１０１において、ノズル３０１に対応して、シフトレジスタ回路４０１、ラッチ回路４０２、及び駆動回路４０５が設けられる。図５に示すようにノズル３０１が４列に配置されているため、これに対応して、シフトレジスタ回路４０１、ラッチ回路４０２、及び駆動回路４０５がそれぞれ４列（Ａ〜Ｄ列）にて設けられる。また、シフトレジスタ回路４０１、ラッチ回路４０２は、１列あたり５１２個配置された例を示している。また、記録素子基板１０１は、電極パッド１０４内に、複数の記録データ入力パッド４０４を有する。ここでは、ノズル３０１が４列であることに対応して、記録データ入力パッド４０４も４つ（ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、ＤＡＴＡ４）であるとする。記録データは、記録データ入力パッド４０４（ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、ＤＡＴＡ４）からシリアルに入力され、データ展開回路４０３を経由して各列のシフトレジスタ回路４０１に供給される。データ展開回路４０３は、外部から記録データの入力を受け付け、シフトレジスタ回路４０１へ出力を行う入力回路として機能する。データ展開回路４０３は、制御信号ＣＯＮＴに応じて、シリアル入力された記録データを、各列のシフトレジスタ回路４０１の入力部に接続されたデータ配線に展開する。ここでは、データ配線として、ＤＡＴＡ＿ＡＬ、ＤＡＴＡ＿ＢＬ、ＤＡＴＡ＿ＣＬ、ＤＡＴＡ＿ＤＬ、ＤＡＴＡ＿ＡＲ、ＤＡＴＡ＿ＢＲ、ＤＡＴＡ＿ＣＲ、ＤＡＴＡ＿ＤＲが設けられている。データ展開回路４０３の展開に係る動作の詳細については後述する。制御信号ＣＯＮＴは、制御用パッド３０３からデータ展開回路４０３に入力される。また、制御信号ＣＯＮＴは、制御用パッド３０３からシフトレジスタ回路４０１それぞれにも供給される。

図１１は、本実施形態の記録素子基板１０１のタイミングチャートを示している。図１１（ａ）に示すように、制御信号ＣＯＮＴがＬｏｗレベルの場合、データ展開回路４０３は、記録データ入力パッド４０４からの入力（ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、ＤＡＴＡ４）をそれぞれデータ配線ＤＡＴＡ＿ＡＬ、ＤＡＴＡ＿ＢＬ、ＤＡＴＡ＿ＣＬ、ＤＡＴＡ＿ＤＬに出力する。シフトレジスタ回路４０１は、データ展開回路４０３からデータ配線ＤＡＴＡ＿ＡＬ、ＤＡＴＡ＿ＢＬ、ＤＡＴＡ＿ＣＬ、ＤＡＴＡ＿ＤＬを介して入力された記録データを、Ｓ５１２からＳ１の方向にシフトする（左シフト）。一方、図１１（ｂ）に示すように、制御信号ＣＯＮＴがＨｉｇｈレベルの場合、データ展開回路４０３は、記録データ入力パッド４０４からの入力（ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、ＤＡＴＡ４）をそれぞれデータ配線ＤＡＴＡ＿ＡＲ、ＤＡＴＡ＿ＢＲ、ＤＡＴＡ＿ＣＲ、ＤＡＴＡ＿ＤＲに出力する。シフトレジスタ回路４０１は、データ展開回路４０３からデータ配線ＤＡＴＡ＿ＡＲ、ＤＡＴＡ＿ＢＲ、ＤＡＴＡ＿ＣＲ、ＤＡＴＡ＿ＤＲを介して入力された記録データをＳ１からＳ５１２の方向にシフトする（右シフト）。

図７は、本実施形態に係る記録素子基板１０１のシフトレジスタ回路４０１、ラッチ回路４０２、及び駆動回路４０５の詳細な回路構成の例を示している。記録データは、端子ＩＮ＿Ｌもしくは端子ＩＮ＿Ｒからシフトレジスタ回路４０１に入力される。シフトレジスタ回路４０１は、クロック信号（ＣＬＫ）に同期して記録データをシフトする。さらに、ラッチ回路４０２は、ラッチ信号（ＬＴ）に同期してシフトレジスタ回路４０１から入力される記録データを保持する。ラッチ回路４０２は、ＡＮＤゲート５０３によってラッチ回路４０２で保持された記録データと、ヒートイネーブル信号ＨＥの論理積を取り、その結果をトランジスタ５０２のゲートに転送する。論理積がＨｉｇｈレベルの場合にトランジスタ５０２がオンされ、発熱抵抗体５０１が駆動される。一方、論理積がＬｏｗレベルの場合にはトランジスタ５０２はオフとなり、発熱抵抗体５０１は動作しない。

第１の実施形態におけるシフトレジスタ回路４０１は、切り替え手段５０４により前段のフリップフロップの出力と、次段のフリップフロップの入力との接続状態を切り替えることで、記録データのシフト方向を制御する。切り替え手段５０４は、制御信号ＣＯＮＴに応じて切り替えられる。図７（ａ）は、制御信号ＣＯＮＴがＬｏｗレベルの場合の接続状態を示す図である。端子ＩＮ＿Ｌから入力された記録データがフリップフロップＳ５１２、Ｓ５１１、Ｓ５１０、・・・、Ｓ２、Ｓ１の順に転送される（左シフト）。図７（ｂ）は、制御信号ＣＯＮＴがＨｉｇｈレベルの場合の接続状態を示す図である。端子ＩＮ＿Ｒから入力された記録データがフリップフロップＳ１、Ｓ２、・・・、Ｓ５１０、Ｓ５１１、Ｓ５１２の順に転送される（右シフト）。以上のように前段のフリップフロップの出力と、次段のフリップフロップの入力との接続状態を切り替える構成により、配線を１列あたり２本のみ追加することで、記録データの転送方向を制御することが可能となる。

［データ展開回路］
次に本実施形態に係るデータ展開回路４０３の動作について説明する。データ展開回路４０３は、制御信号ＣＯＮＴに応じて記録データの展開方法を制御する。図８は、データ展開回路４０３の真理値表を示す。図９は、本実施形態に係るデータ展開回路４０３の構成例を示す。切り替え手段７０１によりフリップフロップ７０２の出力と、データ配線ＤＡＴＡ＿ＡＲ〜ＤＡＴＡ＿ＤＲ及びＤＡＴＡ＿ＡＬ〜ＤＡＴＡ＿ＤＬとの接続状態を切り替えることで、記録データの展開方法を制御する。つまり、データ展開回路４０３は、制御信号ＣＯＮＴに応じて、入力された記録データの出力先（データ配線）を切り替える。また、切り替え手段７０１は、制御信号ＣＯＮＴに応じて切り替えられる。

図９（ａ）は、制御信号ＣＯＮＴがＬｏｗレベルの場合のデータ展開回路４０３の接続状態を示す図である。ＤＡＴＡ１から入力された記録データがフリップフロップ７０２を介してＤＡＴＡ＿ＡＬに出力される。同様に、ＤＡＴＡ２から入力された記録データはＤＡＴＡ＿ＢＬに出力され、ＤＡＴＡ３から入力された記録データはＤＡＴＡ＿ＣＬに出力され、ＤＡＴＡ４から入力された記録データはＤＡＴＡ＿ＤＬに出力される。このとき、ＤＡＴＡ＿ＡＲ〜ＤＡＴＡ＿ＤＲからの出力は行われない。

図９（ｂ）は、制御信号ＣＯＮＴがＨｉｇｈレベルの場合のデータ展開回路４０３の接続状態を示す図である。ＤＡＴＡ１から入力された記録データがフリップフロップ７０２を介してＤＡＴＡ＿ＤＲに出力される。同様に、ＤＡＴＡ２から入力された記録データはＤＡＴＡ＿ＣＲに出力され、ＤＡＴＡ３から入力された記録データはＤＡＴＡ＿ＢＲに出力され、ＤＡＴＡ４から入力された記録データはＤＡＴＡ＿ＡＲに出力される。このとき、ＤＡＴＡ＿ＡＬ〜ＤＡＴＡ＿ＤＬからの出力は行われない。

上述したシフトレジスタ回路４０１による記録データの転送方向の制御と、データ展開回路４０３のデータ展開方法の制御により、本実施形態に係る記録素子基板１０１はその配置に応じた記録データの回転処理が可能となる。

図１０（ａ）は、制御信号ＣＯＮＴがＬｏｗレベルの場合の各列（Ａ〜Ｄ列）のラッチ回路４０２に保持される記録データを示す。図１０（ｂ）は、制御信号ＣＯＮＴがＨｉｇｈレベルの場合の各列（Ａ〜Ｄ列）のラッチ回路４０２に保持される記録データを示す。図１０（ａ）と図１０（ｂ）を比較すると、記録データが回転処理されて、各列のラッチ回路４０２に保持されていることが確認できる。具体的には、制御信号ＣＯＮＴ＝Ｌｏｗの場合、ラッチ回路Ａ列のＬ１には、記録データＤ１＿１が保持され、ラッチ回路Ｄ列のＬ５１２には、記録データＤ４＿５１２が保持されている。一方、制御信号ＣＯＮＴ＝Ｈｉｇｈの場合、ラッチ回路Ａ列のＬ１には、記録データＤ４＿５１２が保持され、ラッチ回路Ｄ列のＬ５１２には、記録データＤ１＿１が保持されている。

以上により、本実施形態に係る記録素子基板１０１は、シフトレジスタ回路４０１のデータシフト方向の制御と、データ展開回路４０３のデータ展開方法の制御によって記録素子基板の面積を増やすことなく、記録データの回転処理をすることができる。これにより低コスト・高画質なフルライン型の記録ヘッドを提供することが可能となる。

＜第２の実施形態＞
本願発明の第２の実施形態について説明する。第２の実施形態に係る記録素子基板１０１は時分割駆動を行う記録素子基板であり、これを用いて記録データの回転処理を実現する構成である。なお、第１の実施形態にて述べた構成と重複する構成については、説明を省略する。

図１２は、本発明の第２の実施形態に係る記録素子基板１０１の構成例を示す。記録素子基板１０１において、ノズル３０１に対応して、シフトレジスタ回路１００１、ラッチ回路１００２、駆動回路１００５、及び時分割駆動信号処理部１００６が設けられる。図１２では、図５に示すようにノズル３０１が４列に配置されており、これに対応して、シフトレジスタ回路１００１、ラッチ回路１００２、駆動回路１００５、及び時分割駆動信号処理部１００６がそれぞれ４列（Ａ〜Ｄ列）にて設けられる。また、シフトレジスタ回路１００１、ラッチ回路１００２は、１列あたり３２個配置された例を示している。また、記録素子基板１０１は、電極パッド１０４内に、複数の記録データ入力パッド４０４を有する。また、本実施形態において、時分割数は１６であり、各列のラッチ回路１００２に保持される３２ｂｉｔの記録データと、１６ｂｉｔの時分割駆動信号１００７のマトリクスで、１列あたり５１２個の駆動回路１００５を駆動できる構成例を示している。

記録データ及び時分割駆動信号は、記録データ入力パッド４０４（ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、ＤＡＴＡ４）からシリアルに入力され、データ展開回路１００３を経由して各列のシフトレジスタ回路１００１に供給される。データ展開回路１００３は、制御信号ＣＯＮＴに応じて、シリアル入力された記録データを、データ配線ＤＡＴＡ＿ＡＬ、ＤＡＴＡ＿ＢＬ、ＤＡＴＡ＿ＣＬ、ＤＡＴＡ＿ＤＬ、ＤＡＴＡ＿ＡＲ、ＤＡＴＡ＿ＢＲ、ＤＡＴＡ＿ＣＲ、ＤＡＴＡ＿ＤＲに展開する。また、データ展開回路１００３は、制御信号ＣＯＮＴに応じて、シリアルに入力された時分割駆動信号を、配線ＢＥ＿Ｄ、ＢＥ＿Ｃ、ＢＥ＿Ｂ、ＢＥ＿Ａに展開する。制御信号ＣＯＮＴは、制御用パッド３０３からデータ展開回路１００３に入力される。また、制御信号ＣＯＮＴは、制御用パッド３０３からシフトレジスタ回路１００１、時分割駆動信号処理部１００６それぞれにも供給される。

図２０は、本実施形態の記録素子基板１０１のタイミングチャートを示している。図２０（ａ）は、制御信号ＣＯＮＴがＬｏｗレベルの場合を示す。また、図２０（ｂ）は、制御信号ＣＯＮＴがＨｉｇｈレベルの場合を示す。また、クロック信号（ＣＬＫ）とは別に、シフトレジスタ回路１００１にて用いられる記録データ用のクロック信号（ＣＬＫ＿Ｄ）と、時分割駆動信号処理部１００６にて用いられる時分割信号用のクロック信号（ＣＬＥ＿ＢＥ）を示して説明する。

図１３は、第２の実施形態に係る記録素子基板１０１のシフトレジスタ回路１００１、ラッチ回路１００２、及び駆動回路１００５の詳細な回路構成の例を示している。シフトレジスタ回路１００１がクロック信号（ＣＬＫ＿Ｄ）に同期して記録データをシフトする。更に、ラッチ回路１００２は、ラッチ信号（ＬＴ）に同期してシフトレジスタ回路１００１から入力される記録データを保持する。シフトレジスタ回路１００１は、第１の実施形態と同様に、制御信号ＣＯＮＴに応じて記録データの転送方向を制御する。ＡＮＤゲート５０３はラッチ回路１００２で保持された記録データ、時分割駆動信号１００７、及びヒートイネーブル信号ＨＥの論理積を取り、その結果をトランジスタ５０２のゲートに転送する。論理積がＨｉｇｈレベルの場合にトランジスタ５０２がオンされ、発熱抵抗体５０１が駆動される。一方、論理積がＬｏｗレベルの場合にはトランジスタ５０２はオフとなり、発熱抵抗体５０１は動作しない。

第２の実施形態におけるシフトレジスタ回路１００１は、切り替え手段５０４により、前段のフリップフロップの出力と次段のフリップフロップの入力との接続状態を切り替える。切り替え手段５０４は、制御信号ＣＯＮＴに応じて切り替えられる。

［データ展開回路］
次に第２の実施形態に係るデータ展開回路１００３の動作について説明する。データ展開回路１００３は、制御信号ＣＯＮＴに応じて記録データの展開方法を制御する。図１４は、第２の実施形態に係るデータ展開回路１００３の真理値表を示す。図１５は、本実施形態に係る発明のデータ展開回路１００３の詳細な構成例を示す。切り替え手段７０１によりフリップフロップ７０２の出力と、データ配線ＤＡＴＡ＿ＡＲ〜ＤＡＴＡ＿ＤＲ、ＤＡＴＡ＿ＡＬ〜ＤＡＴＡ＿ＤＬ、及びＢＥ＿Ｄ〜ＢＥ＿Ａとの接続状態を切り替えることで、記録データ及び時分割駆動信号の展開方法を制御する。本実施形態において、切り替え手段７０１は、制御信号ＣＯＮＴに応じて切り替えられる。

図１５（ａ）は、制御信号ＣＯＮＴがＬｏｗレベルの場合のデータ展開回路１００３の接続状態を示す図である。ＤＡＴＡ１から入力された時分割駆動信号がフリップフロップ７０２を介してＢＥ＿Ａに出力される。同様に、ＤＡＴＡ２から入力された時分割駆動信号はＢＥ＿Ｂに出力され、ＤＡＴＡ３から入力された時分割駆動信号はＢＥ＿Ｃに出力され、ＤＡＴＡ４から入力された時分割駆動信号はＢＥ＿Ｄに出力される。また、ＤＡＴＡ１から入力された記録データがフリップフロップ７０２を介してＤＡＴＡ＿ＡＬに出力される。同様に、ＤＡＴＡ２から入力された記録データはＤＡＴＡ＿ＢＬに出力され、ＤＡＴＡ３から入力された記録データはＤＡＴＡ＿ＣＬに出力され、ＤＡＴＡ４から入力された記録データはＤＡＴＡ＿ＤＬに出力される。このとき、ＤＡＴＡ＿ＡＲ〜ＤＡＴＡ＿ＤＲからの出力は行われない。

図１５（ｂ）は、制御信号ＣＯＮＴがＨｉｇｈレベルの場合のデータ展開回路１００３の接続状態を示す図である。ＤＡＴＡ１から入力された時分割駆動信号がフリップフロップ７０２を介してＢＥ＿Ｄに出力される。同様に、ＤＡＴＡ２から入力された時分割駆動信号はＢＥ＿Ｃに出力され、ＤＡＴＡ３から入力された時分割駆動信号はＢＥ＿Ｂに出力され、ＤＡＴＡ４から入力された時分割駆動信号はＢＥ＿Ａに出力される。また、ＤＡＴＡ１から入力された記録データがフリップフロップ７０２を介してＤＡＴＡ＿ＤＲに出力される。同様に、ＤＡＴＡ２から入力された記録データはＤＡＴＡ＿ＣＲに出力され、ＤＡＴＡ３から入力された記録データはＤＡＴＡ＿ＢＲに出力され、ＤＡＴＡ４から入力された記録データはＤＡＴＡ＿ＡＲに出力される。このとき、ＤＡＴＡ＿ＡＬ〜ＤＡＴＡ＿ＤＬからの出力は行われない。

［時分割駆動信号処理部］
図１６は、時分割駆動信号処理部１００６の詳細な回路構成の例を示す。時分割駆動信号処理部１００６は、シフトレジスタ回路１４０４、ラッチ回路１４０３、デコード回路１４０２、及び時分割駆動信号符号化回路１４０１を含んで構成される。シフトレジスタ回路１４０４は、クロック信号（ＣＬＫ＿ＢＥ）に同期して時分割信号（ＢＥ＿Ａ〜ＢＥ＿Ｄ）をシフトする。更に、ラッチ回路１４０３は、ラッチ信号（ＬＴ）に同期してシフトレジスタ回路１４０４から入力される時分割信号を保持する。時分割駆動信号符号化回路１４０１は、ラッチ回路１４０３に保持された４ｂｉｔの時分割駆動信号ＢＥ＿１〜ＢＥ＿４を、制御信号ＣＯＮＴに応じて４ｂｉｔの時分割駆動信号ｘＢＥ＿１〜ｘＢＥ＿４に変換を行う。デコード回路１４０２は、４ｂｉｔの時分割駆動信号ｘＢＥ１〜ｘＢＥ４を１６ｂｉｔの時分割駆動信号ＢＬＥ０〜ＢＬＥ１５にデコードする。図１７は、デコード回路１４０２の真理値表を示す。デコード回路１４０２は、図１７に基づき、入力である４ｂｉｔの時分割駆動信号ｘＢＥ１〜ｘＢＥ４を、出力である１６ｂｉｔの時分割駆動信号ＢＬＥ０〜ＢＬＥ１５の値に変換する。

図１８は、時分割駆動信号符号化回路１４０１の真理値表を示す。時分割駆動信号符号化回路１４０１は、図１８に基づき、入力である４ｂｉｔの時分割駆動信号ＢＥ＿１〜ＢＥ＿４を、出力である４ｂｉｔの時分割駆動信号ｘＢＥ＿１〜ｘＢＥ＿４の値に変換する。具体的には、制御信号ＣＯＮＴがＬｏｗレベルの場合、ＢＥ１〜ＢＥ４の値を符号化せずにそのままｘＢＥ１〜ｘＢＥ４の値として出力する。一方、制御信号ＣＯＮＴがＨｉｇｈレベルの場合、ＢＥ１〜ＢＥ４の論理を反転させ、ｘＢＥ１〜ｘＢＥ４として出力する。例えば、ＢＥ１〜ＢＥ４が全て０であり、制御信号ＣＯＮＴがＬｏｗレベルの場合、ｘＢＥ１〜ｘＢＥ４は全て０となる。その結果、デコード後の時分割駆動信号ＢＬＥ０がＨｉｇｈレベル（１）となり、ＢＬＥ１〜ＢＬＥ１５がＬｏｗレベル（０）となる。また、ＢＥ１〜ＢＥ４が全て０であり、制御信号ＣＯＮＴがＨｉｇｈレベルの場合、ｘＢＥ１〜ｘＢＥ４は全て１となる。その結果、デコード後の時分割駆動信号ＢＬＥ１５がＨｉｇｈレベル（１）になり、ＢＬＥ０〜ＢＬＥ１４がＬｏｗレベル（０）となる。

上述したシフトレジスタ回路１００１による記録データの転送方向の制御と、時分割駆動信号符号化回路１４０１の時分割駆動信号の符号化動作により、本実施形態に係る記録素子基板１０１は記録データの回転処理が可能となる。

図１９（ａ）は、制御信号ＣＯＮＴがＬｏｗレベルの場合の各列（Ａ〜Ｄ列）のラッチ回路１００２に保持される記録データを示す。図１９（ｂ）は、制御信号ＣＯＮＴがＨｉｇｈレベルの場合の各列（Ａ〜Ｄ列）のラッチ回路１００２に保持される記録データを示す。図１９（ａ）と図１９（ｂ）とを比較すると記録データが回転処理されて各列のラッチ回路１００２に保持されていることが確認できる。

以上により、本実施形態に係る記録素子基板１０１は、第１の実施形態とは別の構成により、記録素子基板の面積を増やすことなく、記録データの回転処理をすることができる。これにより低コスト・高画質なフルライン型の記録ヘッドを提供することが可能となる。

＜第３の実施形態＞
第１、第２の実施形態では、図３に示すような長方形の形状をした記録素子基板から成る記録ヘッドの構成を用いて説明を行った。本願発明に係る第３の実施形態として、他の記録ヘッドの構成例について図２１〜図２３を用いて説明する。

図２１は、記録素子基板１０１の形状を台形に変更し、隣接の記録素子基板１０１のノズルとの距離を縮めて、隙間なくノズルを配置することが可能とした構成例である。この構成により、記録媒体の搬送方向（短手方向）における、記録素子基板列の長さを縮小することが可能となる。図２２は、図２１の破線部Ｂの拡大図である。記録素子基板１０１の形状以外は、図３、図５を用いて説明した内容と同じであるため、詳細は省略する。

図２３は、記録素子基板１０１の形状を平行四辺形に変更し、複数配置した構成例である。図２３の構成において、記録素子基板１０１は、１列の中において、交互に向きが反転して配置されている。この構成においては、記録素子基板列は、図３の構成とは異なり、１列となる。また、図２３に示すように、記録素子基板１０１の形状の変更に伴って、フレキシブル基板１０２の形状も変更することで、図３の構成と同様に、フレキシブル基板１０２の幅Ｗを太く維持することができる。その結果、駆動電源配線幅を太くすることがきるため、各記録素子基板へＡ（アンペア）オーダーの大電流を供給することが可能となる。

以上、上記の記録素子基板の形状を用いて第１、第２の実施形態の構成を適用することにより、第１、第２の実施形態の効果に加え、よりコンパクトな記録ヘッドを構成することができる。

なお、上記の実施形態では、フルライン型の記録装置を例に挙げて説明した。しかし、上記のような記録素子基板の配置を有する記録ヘッドであれば、フルライン型の記録装置に限定するものではなく、キャリッジによるスキャン方式の記録装置に適用してもよい。

１００…記録ヘッド、１０１…記録素子基板、１０２…フレキシブル基板、１０３…支持基板、１０４…電極パッド、２０４…ヘッド制御基板、３０１…ノズル、４０１…シフトレジスタ回路、４０２…ラッチ回路、４０３…データ展開回路、４０５…駆動回路

Claims (14)

1. 記録素子基板であって、
   第１の順番にて整列された記録データが入力される入力回路と、
   前記記録データを保持するシフトレジスタ回路と、
   前記シフトレジスタ回路から出力される記録データをラッチするラッチ回路と、
   前記ラッチ回路にてラッチされた記録データに基づいて、駆動する駆動回路と
   を有し、
   前記入力回路は、制御信号に基づいて、前記シフトレジスタ回路に保持される前記記録データの順番が前記第１の順番または第２の順番になるように出力先を切り替えて、前記記録データを前記シフトレジスタ回路に出力することを特徴とする記録素子基板。
2. 前記シフトレジスタ回路は、前記第１の順番に対応した第１の入力部、および、前記第２の順番に対応した第２の入力部を備え、
   前記入力回路は、前記制御信号に基づいて、前記第１の入力部もしくは前記第２の入力部のいずれかに切り替えて前記記録データを出力することを特徴とする請求項１に記載の記録素子基板。
3. 前記シフトレジスタ回路は、前記制御信号に基づいて、入力された前記記録データのシフト方向を切り替えることを特徴とする請求項１または２に記載の記録素子基板。
4. 前記制御信号に基づいて、時分割駆動信号を変換する変換する変換手段を更に有し、
   前記入力回路は、前記第１の順番にて整列された時分割信号が更に入力され、
   前記入力回路は、前記制御信号に基づいて、前記時分割駆動信号を、前記第１の順番もしくは前記第１の順番から反転して前記変換手段に出力し、
   前記駆動回路は、前記変換手段にて変換された時分割駆動信号と、前記ラッチ回路にてラッチされた記録データとに基づいて、駆動することを特徴とする請求項１乃至３のいずれか一項に記載の記録素子基板。
5. 前記記録素子基板は、複数の前記シフトレジスタ回路と、複数の前記ラッチ回路と、複数の前記駆動回路とを備え、
   前記入力回路は、前記制御信号に基づいて、前記複数のシフトレジスタ回路に保持される前記記録データの順番が前記第１の順番または前記第２の順番になるように出力先を切り替えて、前記記録データを前記複数のシフトレジスタ回路それぞれに出力することを特徴とする請求項１乃至４のいずれか一項に記載の記録素子基板。
6. 請求項１乃至５のいずれか一項に記載の記録素子基板を備える記録ヘッドであって、
   前記記録素子基板は、第１の列と、第２の列にそれぞれ複数が配置され、
   前記第２の列に配置された複数の記録素子基板は、前記第１の列に配置された複数の記録素子基板に対して反転して配置されることを特徴とする記録ヘッド。
7. 前記第１の列と前記第２の列に配置された複数の記録素子基板は、千鳥配置にて配置されることを特徴とする請求項６に記載の記録ヘッド。
8. 前記記録素子基板は、長方形の形状にて構成されることを特徴とする請求項５乃至７のいずれか一項に記載の記録ヘッド。
9. 前記記録素子基板は、台形の形状にて構成されることを特徴とする請求項５乃至７のいずれか一項に記載の記録ヘッド。
10. 請求項１乃至５のいずれか一項に記載の記録素子基板を備える記録ヘッドであって、
    複数の記録素子基板が、列にて配置され、
    前記複数の記録素子基板は、交互に向きが反転して配置されることを特徴とする記録ヘッド。
11. 前記複数の記録素子基板は、平行四辺形の形状にて構成されることを特徴とする請求項１０に記載の記録ヘッド。
12. 前記制御信号は、前記記録素子基板の向きに応じて設定されることを特徴とする請求項６乃至１１のいずれか一項に記載の記録ヘッド。
13. 前記記録ヘッドは、フルライン型の記録ヘッドであることを特徴とする請求項６乃至１２のいずれか一項に記載の記録ヘッド。
14. 請求項６乃至１３のいずれか一項に記載の記録ヘッドを１または複数備える記録装置。

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