JP2018015918A - 記録素子基板、記録ヘッド、及び記録装置 - Google Patents
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Abstract
Description
図1はフルラインのインクジェット記録ヘッド(以下、記録ヘッド)100K、100C、100M、100Yと常に安定したインク吐出を保証するための回復系ユニットを備えた記録装置1の構造を説明するための斜視透視図である。
次に、図1を用いて説明した記録装置の記録制御を実行するための制御構成について説明する。
[記録ヘッドの構成]
図3は、本発明の第1の実施形態に係る記録ヘッド100の概略を示す図である。図3に示す例の場合、記録ヘッド100の短手方向が、紙等の記録媒体の搬送方向となる。図4は、図3の破線A−A’部の断面を示す図である。複数の記録素子基板101が支持基板103上に配置される。記録素子基板101はそれぞれ電極パッド104を有し、ワイヤボンディング201によってフレキシブル基板102と接続される。また、フレキシブル基板102は、ヘッド制御基板204上に配置されるコネクタ202とも接続される。フレキシブル基板102を介して、ヘッド制御IC203から記録素子基板101へ記録データが転送される。また、フレキシブル基板102を介して、ヘッド制御基板204上の電源回路(不図示)から、記録素子基板101それぞれに記録素子を駆動するための駆動電源VHが供給される。この駆動電源VHは、高速な記録動作を行うために、A(アンペア)オーダーの大電流が必要であり、フレキシブル基板102を介してその大電流を供給する必要がある。
次に本実施形態に係るデータ展開回路403の動作について説明する。データ展開回路403は、制御信号CONTに応じて記録データの展開方法を制御する。図8は、データ展開回路403の真理値表を示す。図9は、本実施形態に係るデータ展開回路403の構成例を示す。切り替え手段701によりフリップフロップ702の出力と、データ配線DATA_AR〜DATA_DR及びDATA_AL〜DATA_DLとの接続状態を切り替えることで、記録データの展開方法を制御する。つまり、データ展開回路403は、制御信号CONTに応じて、入力された記録データの出力先(データ配線)を切り替える。また、切り替え手段701は、制御信号CONTに応じて切り替えられる。
本願発明の第2の実施形態について説明する。第2の実施形態に係る記録素子基板101は時分割駆動を行う記録素子基板であり、これを用いて記録データの回転処理を実現する構成である。なお、第1の実施形態にて述べた構成と重複する構成については、説明を省略する。
次に第2の実施形態に係るデータ展開回路1003の動作について説明する。データ展開回路1003は、制御信号CONTに応じて記録データの展開方法を制御する。図14は、第2の実施形態に係るデータ展開回路1003の真理値表を示す。図15は、本実施形態に係る発明のデータ展開回路1003の詳細な構成例を示す。切り替え手段701によりフリップフロップ702の出力と、データ配線DATA_AR〜DATA_DR、DATA_AL〜DATA_DL、及びBE_D〜BE_Aとの接続状態を切り替えることで、記録データ及び時分割駆動信号の展開方法を制御する。本実施形態において、切り替え手段701は、制御信号CONTに応じて切り替えられる。
図16は、時分割駆動信号処理部1006の詳細な回路構成の例を示す。時分割駆動信号処理部1006は、シフトレジスタ回路1404、ラッチ回路1403、デコード回路1402、及び時分割駆動信号符号化回路1401を含んで構成される。シフトレジスタ回路1404は、クロック信号(CLK_BE)に同期して時分割信号(BE_A〜BE_D)をシフトする。更に、ラッチ回路1403は、ラッチ信号(LT)に同期してシフトレジスタ回路1404から入力される時分割信号を保持する。時分割駆動信号符号化回路1401は、ラッチ回路1403に保持された4bitの時分割駆動信号BE_1〜BE_4を、制御信号CONTに応じて4bitの時分割駆動信号xBE_1〜xBE_4に変換を行う。デコード回路1402は、4bitの時分割駆動信号xBE1〜xBE4を16bitの時分割駆動信号BLE0〜BLE15にデコードする。図17は、デコード回路1402の真理値表を示す。デコード回路1402は、図17に基づき、入力である4bitの時分割駆動信号xBE1〜xBE4を、出力である16bitの時分割駆動信号BLE0〜BLE15の値に変換する。
第1、第2の実施形態では、図3に示すような長方形の形状をした記録素子基板から成る記録ヘッドの構成を用いて説明を行った。本願発明に係る第3の実施形態として、他の記録ヘッドの構成例について図21〜図23を用いて説明する。
Claims (14)
- 記録素子基板であって、
第1の順番にて整列された記録データが入力される入力回路と、
前記記録データを保持するシフトレジスタ回路と、
前記シフトレジスタ回路から出力される記録データをラッチするラッチ回路と、
前記ラッチ回路にてラッチされた記録データに基づいて、駆動する駆動回路と
を有し、
前記入力回路は、制御信号に基づいて、前記シフトレジスタ回路に保持される前記記録データの順番が前記第1の順番または第2の順番になるように出力先を切り替えて、前記記録データを前記シフトレジスタ回路に出力することを特徴とする記録素子基板。 - 前記シフトレジスタ回路は、前記第1の順番に対応した第1の入力部、および、前記第2の順番に対応した第2の入力部を備え、
前記入力回路は、前記制御信号に基づいて、前記第1の入力部もしくは前記第2の入力部のいずれかに切り替えて前記記録データを出力することを特徴とする請求項1に記載の記録素子基板。 - 前記シフトレジスタ回路は、前記制御信号に基づいて、入力された前記記録データのシフト方向を切り替えることを特徴とする請求項1または2に記載の記録素子基板。
- 前記制御信号に基づいて、時分割駆動信号を変換する変換する変換手段を更に有し、
前記入力回路は、前記第1の順番にて整列された時分割信号が更に入力され、
前記入力回路は、前記制御信号に基づいて、前記時分割駆動信号を、前記第1の順番もしくは前記第1の順番から反転して前記変換手段に出力し、
前記駆動回路は、前記変換手段にて変換された時分割駆動信号と、前記ラッチ回路にてラッチされた記録データとに基づいて、駆動することを特徴とする請求項1乃至3のいずれか一項に記載の記録素子基板。 - 前記記録素子基板は、複数の前記シフトレジスタ回路と、複数の前記ラッチ回路と、複数の前記駆動回路とを備え、
前記入力回路は、前記制御信号に基づいて、前記複数のシフトレジスタ回路に保持される前記記録データの順番が前記第1の順番または前記第2の順番になるように出力先を切り替えて、前記記録データを前記複数のシフトレジスタ回路それぞれに出力することを特徴とする請求項1乃至4のいずれか一項に記載の記録素子基板。 - 請求項1乃至5のいずれか一項に記載の記録素子基板を備える記録ヘッドであって、
前記記録素子基板は、第1の列と、第2の列にそれぞれ複数が配置され、
前記第2の列に配置された複数の記録素子基板は、前記第1の列に配置された複数の記録素子基板に対して反転して配置されることを特徴とする記録ヘッド。 - 前記第1の列と前記第2の列に配置された複数の記録素子基板は、千鳥配置にて配置されることを特徴とする請求項6に記載の記録ヘッド。
- 前記記録素子基板は、長方形の形状にて構成されることを特徴とする請求項5乃至7のいずれか一項に記載の記録ヘッド。
- 前記記録素子基板は、台形の形状にて構成されることを特徴とする請求項5乃至7のいずれか一項に記載の記録ヘッド。
- 請求項1乃至5のいずれか一項に記載の記録素子基板を備える記録ヘッドであって、
複数の記録素子基板が、列にて配置され、
前記複数の記録素子基板は、交互に向きが反転して配置されることを特徴とする記録ヘッド。 - 前記複数の記録素子基板は、平行四辺形の形状にて構成されることを特徴とする請求項10に記載の記録ヘッド。
- 前記制御信号は、前記記録素子基板の向きに応じて設定されることを特徴とする請求項6乃至11のいずれか一項に記載の記録ヘッド。
- 前記記録ヘッドは、フルライン型の記録ヘッドであることを特徴とする請求項6乃至12のいずれか一項に記載の記録ヘッド。
- 請求項6乃至13のいずれか一項に記載の記録ヘッドを1または複数備える記録装置。
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