JP2018014417A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which enables the suppression of the lowering of a breakdown voltage.SOLUTION: A semiconductor device 100 comprises: a semiconductor substrate 10; and electrodes disposed on a front face 10a and a rear face 10b of the semiconductor substrate 10. The semiconductor substrate 10 has a cell region 12 and an outer-circumference region 14 formed therein; in the cell region, a vertical type semiconductor device is formed; and the outer-circumference region surrounds the cell region 12 in a plane orthogonal to a thickness direction of the semiconductor substrate 10. The semiconductor substrate 10 has a front-side semiconductor layer, a guard ring 40, a backside semiconductor layer, and a drift layer 36. In the outer-circumference region 14, the drift layer 36 protrudes on the side of the rear face 10b in comparison to the cell region 12. At a boundary face of the backside semiconductor layer and the drift layer 36, a stepped portion 36a formed by protrusion of the drift layer 36 makes a curved surface form.SELECTED DRAWING: Figure 3

Description

本発明は、半導体素子が形成されたセル領域と、セル領域を囲む外周領域と、が形成された半導体装置に関する。   The present invention relates to a semiconductor device in which a cell region in which a semiconductor element is formed and an outer peripheral region surrounding the cell region are formed.

従来、特許文献１に記載のように、内周部と外周部とを備えるＩＧＢＴが知られている。ＩＧＢＴにおける基板の表面側には、ソース領域及びベース層を含む表面構造が形成されている。ＩＧＢＴにおける基板の裏面側には、ドレイン層及びバッファ層を含む裏面構造が形成されている。表面構造と裏面構造との間には、ｎ−型高抵抗層が形成されている。 Conventionally, as described in Patent Document 1, an IGBT including an inner peripheral portion and an outer peripheral portion is known. A surface structure including a source region and a base layer is formed on the surface side of the substrate in the IGBT. A back surface structure including a drain layer and a buffer layer is formed on the back surface side of the substrate in the IGBT. An n − type high resistance layer is formed between the front surface structure and the back surface structure.

外周部では、耐圧を向上するために、内周部に対してｎ−型高抵抗層が裏面側に突出している。すなわち、外周部は、内周部に対して裏面側で凸部を形成している。裏面構造は、内周部及び外周部にわたって厚さが均一に形成され、外周部の凸部によって屈曲した形状をなしている。 In the outer peripheral portion, in order to improve the breakdown voltage, an n − type high resistance layer protrudes from the inner peripheral portion on the back surface side. That is, the outer peripheral portion forms a convex portion on the back surface side with respect to the inner peripheral portion. The back surface structure has a uniform thickness over the inner peripheral portion and the outer peripheral portion, and is bent by the convex portion of the outer peripheral portion.

特開２００４−２８１５５１号公報JP 2004-281551 A

上記構成において、裏面構造とｎ−型高抵抗層との境界には、外周部の凸部に形成された段差によって、尖った角部が形成されている。これによれば、ＩＧＢＴを動作させた場合に、角部付近で電位が大きく変化し易い。したがってＩＧＢＴでは、基板における特定の箇所で電界強度が高くなり易く、耐圧が低下する虞がある。 In the above configuration, a sharp corner is formed at the boundary between the back surface structure and the n − -type high resistance layer by a step formed on the convex portion of the outer peripheral portion. According to this, when the IGBT is operated, the potential is likely to change greatly in the vicinity of the corner. Therefore, in the IGBT, the electric field strength tends to increase at a specific location on the substrate, and the withstand voltage may decrease.

本発明はこのような課題に鑑みてなされたものであり、耐圧が低下するのを抑制する半導体装置を提供することを目的とする。   The present invention has been made in view of such problems, and an object of the present invention is to provide a semiconductor device that suppresses a decrease in breakdown voltage.

本発明は、上記目的を達成するために以下の技術的手段を採用する。なお、括弧内の符号は、ひとつの態様として下記の実施形態における具体的手段との対応関係を示すものであって、技術的範囲を限定するものではない。   The present invention employs the following technical means to achieve the above object. In addition, the code | symbol in parenthesis shows the correspondence with the specific means in the following embodiment as one aspect | mode, and does not limit a technical range.

本発明のひとつは、
半導体基板（１０）と、半導体基板の表面（１０ａ）及び裏面（１０ｂ）に配置された電極と、を備え、縦型の半導体素子が形成されたセル領域（１２）と、半導体基板の厚さ方向と直交する平面でセル領域を囲んでいる外周領域（１４）と、が形成された半導体装置であって、
半導体基板は、
セル領域の表面に形成された表側半導体層（２６，２８，３０）と、
外周領域の表面に形成され、耐圧を向上するための耐圧向上部（４０）と、
セル領域及び外周領域の裏面に形成された裏側半導体層（３２，３４，３８）と、
セル領域における表側半導体層と裏側半導体層との間、及び、外周領域における耐圧向上部と裏側半導体層との間に形成されたドリフト層（３６）と、を有し、
外周領域では、セル領域に対して、ドリフト層が裏面側に突出しており、
裏側半導体層とドリフト層との境界面では、外周領域におけるドリフト層の突出により形成された段差部分（３６ａ）が曲面形状をなしている。 One aspect of the present invention is
A cell region (12) provided with a semiconductor substrate (10) and electrodes disposed on the front surface (10a) and the back surface (10b) of the semiconductor substrate, in which a vertical semiconductor element is formed, and the thickness of the semiconductor substrate An outer peripheral region (14) surrounding the cell region in a plane perpendicular to the direction, and a semiconductor device,
The semiconductor substrate
A front-side semiconductor layer (26, 28, 30) formed on the surface of the cell region;
A withstand voltage improving portion (40) formed on the surface of the outer peripheral region for improving the withstand voltage;
Back side semiconductor layers (32, 34, 38) formed on the back surface of the cell region and the outer peripheral region;
A drift layer (36) formed between the front side semiconductor layer and the back side semiconductor layer in the cell region, and between the breakdown voltage improving portion and the back side semiconductor layer in the outer peripheral region,
In the outer peripheral region, the drift layer protrudes on the back side with respect to the cell region,
At the boundary surface between the back side semiconductor layer and the drift layer, the step portion (36a) formed by the protrusion of the drift layer in the outer peripheral region has a curved shape.

上記構成において、裏側半導体層とドリフト層との境界面では、ドリフト層の突出により形成された段差部分が曲面形状をなしている。これによれば、外周領域におけるドリフト層がセル領域に対して裏面側に突出している場合であっても、裏側半導体層とドリフト層との境界面に角部が形成されるのを抑制できる。したがって、裏面側に形成された段差部分で電界強度が高くなるのを抑制できる。よって、セル領域と外周領域との境界付近で耐圧が低下するのを抑制できる。   In the above configuration, the step portion formed by the protrusion of the drift layer has a curved shape at the boundary surface between the back semiconductor layer and the drift layer. According to this, even when the drift layer in the outer peripheral region protrudes on the back surface side with respect to the cell region, it is possible to suppress the formation of corners at the boundary surface between the back semiconductor layer and the drift layer. Therefore, it is possible to suppress an increase in electric field strength at the step portion formed on the back surface side. Therefore, it is possible to suppress the breakdown voltage from decreasing near the boundary between the cell region and the outer peripheral region.

第１実施形態に係る半導体装置の概略構成を示す平面図である。1 is a plan view showing a schematic configuration of a semiconductor device according to a first embodiment. 図１のII−II線に沿う断面図である。It is sectional drawing which follows the II-II line of FIG. 図１のIII−III線に沿う断面図である。It is sectional drawing which follows the III-III line of FIG. 半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of a semiconductor device. トレンチ間隔が広くされた半導体装置の断面図である。It is sectional drawing of the semiconductor device by which the trench space | interval was widened. トレンチ間隔が狭くされた半導体装置の断面図である。It is sectional drawing of the semiconductor device by which the trench space | interval was narrowed. トレンチ間隔と耐圧との関係を示す図である。It is a figure which shows the relationship between a trench space | interval and a proof pressure. 外周領域及びセル領域の耐圧差とスイッチグ耐量との関係を示す図である。It is a figure which shows the relationship between the pressure | voltage resistant difference of an outer peripheral area | region and a cell area | region, and switching tolerance. 第２実施形態に係る半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device which concerns on 2nd Embodiment. 半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of a semiconductor device. 第１変形例に係る半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device which concerns on a 1st modification. 第２変形例に係る半導体装置の概略構成を示す平面図である。It is a top view which shows schematic structure of the semiconductor device which concerns on a 2nd modification.

図面を参照して説明する。なお、複数の実施形態において、共通乃至関連する要素には同一の符号を付与するものとする。また、半導体基板の厚さ方向をＺ方向、Ｚ方向に直交する特定の方向をＸ方向、Ｚ方向及びＸ方向に直交する方向をＹ方向と示す。   This will be described with reference to the drawings. In a plurality of embodiments, common or related elements are given the same reference numerals. Further, the thickness direction of the semiconductor substrate is indicated as the Z direction, the specific direction orthogonal to the Z direction is indicated as the X direction, and the direction orthogonal to the Z direction and the X direction is indicated as the Y direction.

（第１実施形態）
先ず、図１〜図３に基づき、半導体装置１００の概略構成について説明する。 (First embodiment)
First, a schematic configuration of the semiconductor device 100 will be described with reference to FIGS.

半導体装置１００としては、例えば、インバータやＤＣＤＣコンバータに用いられるパワースイッチング素子を採用できる。本実施形態では、半導体装置１００として、ＩＧＢＴ素子とＦＷＤ素子とが同一の半導体基板１０に形成されたＲＣ−ＩＧＢＴを採用している。言い換えると本実施形態では、半導体装置１００に形成された縦型の半導体素子として、ＩＧＢＴ素子とＦＷＤ素子とを採用している。ＩＧＢＴは、Insulated Gate Bipolar Transistorの略称である。ＦＷＤは、Free Wheel Diodeの略称である。ＲＣは、Reverse Conductingの略称である。半導体装置１００は、半導体基板１０と、半導体基板１０に配置された電極及び配線と、を備えている。半導体基板１０は、はんだ等を介して、回路基板に実装される。   As the semiconductor device 100, for example, a power switching element used for an inverter or a DCDC converter can be adopted. In the present embodiment, an RC-IGBT in which an IGBT element and an FWD element are formed on the same semiconductor substrate 10 is employed as the semiconductor device 100. In other words, in this embodiment, an IGBT element and an FWD element are employed as the vertical semiconductor element formed in the semiconductor device 100. IGBT is an abbreviation for Insulated Gate Bipolar Transistor. FWD is an abbreviation for Free Wheel Diode. RC is an abbreviation for Reverse Conducting. The semiconductor device 100 includes a semiconductor substrate 10 and electrodes and wirings disposed on the semiconductor substrate 10. The semiconductor substrate 10 is mounted on a circuit board via solder or the like.

図１に示すように、半導体基板１０には、半導体素子が形成されたセル領域１２と、ＸＹ平面においてセル領域１２を囲む外周領域１４と、が形成されている。外周領域１４は、半導体装置１００の耐圧を確保するための領域である。図１及び図３では、セル領域１２と外周領域１４との境界を破線で示している。   As shown in FIG. 1, the semiconductor substrate 10 is formed with a cell region 12 in which semiconductor elements are formed, and an outer peripheral region 14 surrounding the cell region 12 in the XY plane. The outer peripheral region 14 is a region for ensuring the breakdown voltage of the semiconductor device 100. 1 and 3, the boundary between the cell region 12 and the outer peripheral region 14 is indicated by a broken line.

セル領域１２には、半導体素子が形成されているセル内側領域１２ａと、セル内側領域１２ａと外周領域１４との間に形成されたセル外側領域１２ｂと、が形成されている。図１では、セル内側領域１２ａの平面形状を明確にするために、セル内側領域１２ａにハッチングを施している。セル外側領域１２ｂは、ＸＹ平面において、セル内側領域１２ａを囲むとともに、外周領域１４に囲まれている。すなわちセル外側領域１２ｂは、セル内側領域１２ａ及び外周領域１４と隣接している。   In the cell region 12, a cell inner region 12a in which a semiconductor element is formed, and a cell outer region 12b formed between the cell inner region 12a and the outer peripheral region 14 are formed. In FIG. 1, in order to clarify the planar shape of the cell inner region 12a, the cell inner region 12a is hatched. The cell outer region 12b surrounds the cell inner region 12a and is surrounded by the outer peripheral region 14 in the XY plane. That is, the cell outer area 12 b is adjacent to the cell inner area 12 a and the outer peripheral area 14.

本実施形態においてセル内側領域１２ａは、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１６、及び、ＦＷＤ素子が形成されたダイオード領域１８を有している。図１では、ＩＧＢＴ領域１６及びダイオード領域１８に対して、互いに異なるハッチングを施している。ＸＹ平面において、ＩＧＢＴ領域１６及びダイオード領域１８は、Ｙ方向に延びて形成されている。本実施形態のセル内側領域１２ａには、複数のＩＧＢＴ領域１６、及び、複数のダイオード領域１８が形成されている。Ｘ方向において、ＩＧＢＴ領域１６及びダイオード領域１８が交互に並んで形成されている。セル外側領域１２ｂの表面１０ａには、電極として、複数のパッド２０が形成されている。パッド２０は、図示しないゲート配線等と接続されている。   In the present embodiment, the cell inner region 12a includes an IGBT region 16 in which an IGBT element is formed, and a diode region 18 in which an FWD element is formed. In FIG. 1, different hatching is applied to the IGBT region 16 and the diode region 18. In the XY plane, the IGBT region 16 and the diode region 18 are formed extending in the Y direction. In the cell inner region 12a of the present embodiment, a plurality of IGBT regions 16 and a plurality of diode regions 18 are formed. In the X direction, IGBT regions 16 and diode regions 18 are alternately formed. A plurality of pads 20 are formed as electrodes on the surface 10a of the cell outer region 12b. The pad 20 is connected to a gate wiring or the like (not shown).

図２に示すように、半導体基板１０のセル領域１２には、トレンチ２２、ゲート電極２４、ベース層２６、エミッタ領域２８、ボディ領域３０、コレクタ層３２、フィールドストップ層３４、ドリフト層３６、及び、カソード層３８が形成されている。半導体基板１０は、シリコンを主成分とした基板である。   As shown in FIG. 2, the cell region 12 of the semiconductor substrate 10 includes a trench 22, a gate electrode 24, a base layer 26, an emitter region 28, a body region 30, a collector layer 32, a field stop layer 34, a drift layer 36, and A cathode layer 38 is formed. The semiconductor substrate 10 is a substrate mainly composed of silicon.

トレンチ２２は、表面１０ａから所定深さを有して形成されている。トレンチ２２は、ＩＧＢＴ領域１６及びダイオード領域１８の両方に形成されている。半導体基板１０では、複数のトレンチ２２がＸ方向において等間隔に並んで形成されている。以下、Ｘ方向におけるトレンチ２２同士の間隔をトレンチ間隔Ｗと示す。トレンチ２２は、Ｙ方向に延びて形成されている。   The trench 22 is formed with a predetermined depth from the surface 10a. The trench 22 is formed in both the IGBT region 16 and the diode region 18. In the semiconductor substrate 10, a plurality of trenches 22 are formed at equal intervals in the X direction. Hereinafter, the interval between the trenches 22 in the X direction is referred to as a trench interval W. The trench 22 is formed extending in the Y direction.

ゲート電極２４は、各トレンチ２２内にポリシリコンが埋め込まれて形成されたトレンチゲートである。トレンチ２２の内壁には図示しないゲート絶縁膜が形成され、ゲート電極２４はゲート絶縁膜を介してトレンチ２２の内壁に配置されている。ゲート絶縁膜は、半導体基板１０とゲート電極２４との間に介在して両者を互いに絶縁している。ゲート電極２４には、図示しないゲート配線が接続され、ゲート電圧が印加される。   The gate electrode 24 is a trench gate formed by burying polysilicon in each trench 22. A gate insulating film (not shown) is formed on the inner wall of the trench 22, and the gate electrode 24 is disposed on the inner wall of the trench 22 via the gate insulating film. The gate insulating film is interposed between the semiconductor substrate 10 and the gate electrode 24 to insulate them from each other. A gate wiring (not shown) is connected to the gate electrode 24, and a gate voltage is applied.

ベース層２６は、表面１０ａの表層に形成されたｐ導電型の半導体層である。ベース層２６は、ＩＧＢＴ領域１６及びダイオード領域１８の両方に形成されている。トレンチ２２は、ベース層２６を貫通している。ダイオード領域１８のベース層２６は、表面１０ａに配置されたアノード電極、すなわち表面電極と電気的に接続されている。ＩＧＢＴ領域１６のベース層２６には、エミッタ領域２８及びボディ領域３０が形成されている。なお、ダイオード領域１８のベース層２６には、エミッタ領域２８及びボディ領域３０が形成されていない。   The base layer 26 is a p-conductivity type semiconductor layer formed on the surface layer of the surface 10a. The base layer 26 is formed in both the IGBT region 16 and the diode region 18. The trench 22 penetrates the base layer 26. The base layer 26 of the diode region 18 is electrically connected to an anode electrode disposed on the surface 10a, that is, a surface electrode. An emitter region 28 and a body region 30 are formed in the base layer 26 of the IGBT region 16. Note that the emitter region 28 and the body region 30 are not formed in the base layer 26 of the diode region 18.

エミッタ領域２８は、ｎ導電型の半導体層である。エミッタ領域２８は、表面１０ａに露出し、Ｘ方向においてトレンチ２２と隣接している。ボディ領域３０は、ｐ導電型の半導体層である。ボディ領域３０は、表面１０ａに露出し、Ｘ方向においてエミッタ領域２８に挟まれている。エミッタ領域２８及びボディ領域３０は、表面１０ａに配置されたエミッタ電極、すなわち表面電極と電気的に接続されている。なお、表面１０ａには、表面電極及び配線に加えて、ポリイミド（ＰＩＱ）を用いて形成された保護膜が配置されている。ベース層２６、エミッタ領域２８、及び、ボディ領域３０は、特許請求の範囲に記載の表側半導体層に相当する。   The emitter region 28 is an n conductivity type semiconductor layer. The emitter region 28 is exposed on the surface 10a and is adjacent to the trench 22 in the X direction. The body region 30 is a p-conductivity type semiconductor layer. The body region 30 is exposed on the surface 10a and is sandwiched between the emitter regions 28 in the X direction. The emitter region 28 and the body region 30 are electrically connected to an emitter electrode disposed on the surface 10a, that is, a surface electrode. In addition to the surface electrode and the wiring, a protective film formed using polyimide (PIQ) is disposed on the surface 10a. The base layer 26, the emitter region 28, and the body region 30 correspond to the front side semiconductor layer described in the claims.

コレクタ層３２は、ｐ導電型の半導体層である。コレクタ層３２は、ＩＧＢＴ領域１６に形成されている。また図３に示すように、コレクタ層３２は、外周領域１４にも形成されている。コレクタ層３２は、裏面１０ｂに露出している。これにより、コレクタ層３２は、裏面１０ｂに配置された裏面電極と電気的に接続されている。ＩＧＢＴ領域１６において裏面電極は、コレクタ電極に相当する。コレクタ層３２のＺ方向における厚さは、ほぼ均一とされている。   The collector layer 32 is a p-conductivity type semiconductor layer. The collector layer 32 is formed in the IGBT region 16. As shown in FIG. 3, the collector layer 32 is also formed in the outer peripheral region 14. The collector layer 32 is exposed on the back surface 10b. Thereby, the collector layer 32 is electrically connected with the back surface electrode arrange | positioned at the back surface 10b. In the IGBT region 16, the back electrode corresponds to a collector electrode. The thickness of the collector layer 32 in the Z direction is substantially uniform.

カソード層３８は、ｎ導電型の半導体層である。カソード層３８は、ダイオード領域１８にのみ形成されている。カソード層３８は、裏面１０ｂに露出している。これにより、カソード層３８は、裏面１０ｂに配置された裏面電極と電気的に接続されている。ダイオード領域１８において裏面電極は、カソード電極に相当する。カソード層３８のＺ方向における厚さは、ほぼ均一とされている。また、裏面電極のＺ方向における厚さは、ほぼ均一とされている。裏面電極は、はんだ等を介して、回路基板に接合される。   The cathode layer 38 is an n conductivity type semiconductor layer. The cathode layer 38 is formed only in the diode region 18. The cathode layer 38 is exposed on the back surface 10b. Thus, the cathode layer 38 is electrically connected to the back electrode disposed on the back surface 10b. In the diode region 18, the back electrode corresponds to the cathode electrode. The thickness of the cathode layer 38 in the Z direction is substantially uniform. Further, the thickness of the back electrode in the Z direction is substantially uniform. The back electrode is joined to the circuit board via solder or the like.

ＸＹ平面において、コレクタ層３２及びカソード層３８の境界は、ＩＧＢＴ領域１６及びダイオード領域１８の境界をなしている。図２では、ＩＧＢＴ領域１６及びダイオード領域１８の境界を破線で示している。   In the XY plane, the boundary between the collector layer 32 and the cathode layer 38 forms a boundary between the IGBT region 16 and the diode region 18. In FIG. 2, the boundary between the IGBT region 16 and the diode region 18 is indicated by a broken line.

フィールドストップ層３４は、ｎ導電型の半導体層である。フィールドストップ層３４は、空乏層の広がりを抑制するものである。フィールドストップ層３４は、ＸＹ平面におけるセル領域１２の全体に形成されている。すなわちフィールドストップ層３４は、ＩＧＢＴ領域１６及びダイオード領域１８の両方に形成されている。またフィールドストップ層３４は、外周領域１４にも形成されている。フィールドストップ層３４は、コレクタ層３２及びカソード層３８における裏面１０ｂと反対の面に形成されている。本実施形態においてフィールドストップ層３４のＺ方向における厚さはほぼ均一とされている。   The field stop layer 34 is an n conductivity type semiconductor layer. The field stop layer 34 suppresses the spread of the depletion layer. The field stop layer 34 is formed on the entire cell region 12 in the XY plane. That is, the field stop layer 34 is formed in both the IGBT region 16 and the diode region 18. The field stop layer 34 is also formed in the outer peripheral region 14. The field stop layer 34 is formed on the surface of the collector layer 32 and the cathode layer 38 opposite to the back surface 10b. In the present embodiment, the thickness of the field stop layer 34 in the Z direction is substantially uniform.

ドリフト層３６は、ｎ導電型の半導体層である。ドリフト層３６は、ＸＹ平面におけるセル領域１２の全体に形成されている。すなわちドリフト層３６は、ＩＧＢＴ領域１６及びダイオード領域１８の両方に形成されている。またドリフト層３６は、外周領域１４にも形成されている。外周領域１４では、セル領域１２に対して、ドリフト層３６が裏面１０ｂ側に突出している。ドリフト層３６の突出については、下記で詳細に説明する。   The drift layer 36 is an n conductivity type semiconductor layer. The drift layer 36 is formed over the entire cell region 12 in the XY plane. That is, the drift layer 36 is formed in both the IGBT region 16 and the diode region 18. The drift layer 36 is also formed in the outer peripheral region 14. In the outer peripheral region 14, the drift layer 36 protrudes toward the back surface 10 b side with respect to the cell region 12. The protrusion of the drift layer 36 will be described in detail below.

図３に示すように、半導体基板１０の外周領域１４には、コレクタ層３２、フィールドストップ層３４、及び、ドリフト層３６に加えて、ガードリング４０が形成されている。ガードリング４０は、ｐ導電型の半導体層である。ガードリング４０は、半導体装置１００の耐圧を向上するために形成された耐圧向上部である。   As shown in FIG. 3, a guard ring 40 is formed in the outer peripheral region 14 of the semiconductor substrate 10 in addition to the collector layer 32, the field stop layer 34, and the drift layer 36. The guard ring 40 is a p-conductivity type semiconductor layer. The guard ring 40 is a breakdown voltage improving portion formed to improve the breakdown voltage of the semiconductor device 100.

ガードリング４０は、表面１０ａに露出しており、ＸＹ平面においてベース層２６を囲むように環状をなしている。ガードリング４０が形成されていることで空乏層がセル領域１２から外周領域１４へ広がるため、セル領域１２おける電界集中を抑制できる。   The guard ring 40 is exposed on the surface 10a and has an annular shape so as to surround the base layer 26 in the XY plane. Since the depletion layer extends from the cell region 12 to the outer peripheral region 14 by forming the guard ring 40, electric field concentration in the cell region 12 can be suppressed.

本実施形態において外周領域１４には、複数のガードリング４０が形成されている。複数のガードリング４０は、互いに中心がほぼ一致するように、表面１０ａの外周端から中心に向かって並んでいる。   In the present embodiment, a plurality of guard rings 40 are formed in the outer peripheral region 14. The plurality of guard rings 40 are arranged from the outer peripheral end of the surface 10a toward the center so that the centers substantially coincide with each other.

ＸＹ平面において、ベース層２６、及び、最も内側に形成されたガードリング４０の境界は、セル領域１２及び外周領域１４の境界をなしている。セル領域１２において、最も内側に形成されたガードリング４０とＸ方向に隣接するトレンチ２２と、最も内側に形成されたガードリング４０と、によって挟まれた部分には、エミッタ領域２８が形成されていない。そのため、この部分は、ＩＧＢＴ素子として機能しない。   In the XY plane, the boundary between the base layer 26 and the innermost guard ring 40 forms a boundary between the cell region 12 and the outer peripheral region 14. In the cell region 12, an emitter region 28 is formed at a portion sandwiched between the guard ring 40 formed on the innermost side, the trench 22 adjacent in the X direction, and the guard ring 40 formed on the innermost side. Absent. Therefore, this part does not function as an IGBT element.

セル領域１２において、最も内側に形成されたガードリング４０とＸ方向に隣接するトレンチ２２と、最も内側に形成されたガードリング４０と、によって挟まれた部分は、セル外側領域１２ｂである。すなわちセル外側領域１２ｂには、エミッタ領域２８が形成されていない。   In the cell region 12, a portion sandwiched between the guard ring 40 formed on the innermost side, the trench 22 adjacent in the X direction, and the guard ring 40 formed on the innermost side is the cell outer region 12 b. That is, the emitter region 28 is not formed in the cell outer region 12b.

最も内側に形成されたガードリング４０とＸ方向に隣接するトレンチ２２が、Ｘ方向におけるセル内側領域１２ａとセル外側領域１２ｂとの境界をなしている。言い換えると、複数のトレンチ２２のうち、Ｘ方向において外周領域１４に最も近いトレンチ２２が、セル内側領域１２ａとセル外側領域１２ｂとの境界をなしている。図３では、セル内側領域１２ａとセル外側領域１２ｂとの境界を一点鎖線で示している。   The innermost guard ring 40 and the trench 22 adjacent in the X direction form a boundary between the cell inner region 12a and the cell outer region 12b in the X direction. In other words, among the plurality of trenches 22, the trench 22 closest to the outer peripheral region 14 in the X direction forms a boundary between the cell inner region 12 a and the cell outer region 12 b. In FIG. 3, the boundary between the cell inner region 12a and the cell outer region 12b is indicated by a one-dot chain line.

以下、トレンチ２２、ゲート絶縁層、ゲート電極２４、ベース層２６、エミッタ領域２８、ボディ領域３０、及び、ガードリング４０を纏めて、表側構造と示す。また、コレクタ層３２、フィールドストップ層３４、及び、カソード層３８を纏めて、裏側半導体層と示す。   Hereinafter, the trench 22, the gate insulating layer, the gate electrode 24, the base layer 26, the emitter region 28, the body region 30, and the guard ring 40 are collectively referred to as a front side structure. The collector layer 32, the field stop layer 34, and the cathode layer 38 are collectively referred to as a back side semiconductor layer.

次に、ＩＧＢＴ素子の動作について説明する。ＩＧＢＴ素子を動作させるために、エミッタ電極及びコレクタ電極間にコレクタ電圧を印加するとともに、ゲート電極２４にゲート電圧を印加する。ゲート電圧の印加により、ベース層２６にチャネルを生じてエミッタ領域２８とドリフト層３６の間で電荷が移動できるようになる。   Next, the operation of the IGBT element will be described. In order to operate the IGBT element, a collector voltage is applied between the emitter electrode and the collector electrode, and a gate voltage is applied to the gate electrode 24. By applying the gate voltage, a channel is generated in the base layer 26 so that charges can move between the emitter region 28 and the drift layer 36.

ゲート電圧を０Ｖ又は逆バイアスにすると、ｎ導電型に反転していたベース層２６がｐ導電型の領域に戻り、エミッタ電極からの電子の注入が止まる。この注入停止により、コレクタ層３２からのホールの注入も止まる。その後、ドリフト層３６に蓄積されていたキャリアが、コレクタ電極及びエミッタ電極から排出されるか、又は、互いに再結合して消滅する。   When the gate voltage is set to 0 V or reverse bias, the base layer 26 that has been inverted to the n conductivity type returns to the p conductivity type region, and the injection of electrons from the emitter electrode stops. By stopping the injection, the injection of holes from the collector layer 32 is also stopped. Thereafter, the carriers accumulated in the drift layer 36 are discharged from the collector electrode and the emitter electrode, or recombine with each other and disappear.

ダイオード領域１８では、ベース層２６をアノードとし、ドリフト層３６、フィールドストップ層３４、及び、カソード層３８をカソードとしてＰＮ接合されたダイオードが構成される。   In the diode region 18, a PN junction diode is formed with the base layer 26 as an anode and the drift layer 36, the field stop layer 34, and the cathode layer 38 as a cathode.

次に、ドリフト層３６の突出について説明する。ドリフト層３６におけるフィールドストップ層３４側の面には、段差部分３６ａが形成されている。言い換えると、フィールドストップ層３４とドリフト層３６との境界面には、段差部分３６ａが形成されている。コレクタ層３２、フィールドストップ層３４、及び、カソード層３８のＺ方向における厚さは均一とされているため、ドリフト層３６の突出により裏面１０ｂにも段差部分１０ｃが形成されている。   Next, the protrusion of the drift layer 36 will be described. A step portion 36 a is formed on the surface of the drift layer 36 on the field stop layer 34 side. In other words, a step portion 36 a is formed at the boundary surface between the field stop layer 34 and the drift layer 36. Since the thickness of the collector layer 32, the field stop layer 34, and the cathode layer 38 in the Z direction is uniform, the stepped portion 10c is also formed on the back surface 10b by the protrusion of the drift layer 36.

表面１０ａは、セル領域１２及び外周領域１４にわたって、ほぼ平坦な面とされている。よって本実施形態では、裏面１０ｂに段差部分１０ｃが形成されていることで、セル領域１２に較べて外周領域１４における半導体基板１０の厚さが厚くされている。   The surface 10 a is a substantially flat surface across the cell region 12 and the outer peripheral region 14. Therefore, in the present embodiment, the step portion 10 c is formed on the back surface 10 b, so that the thickness of the semiconductor substrate 10 in the outer peripheral region 14 is thicker than the cell region 12.

本実施形態において段差部分３６ａは、セル領域１２にのみ形成され、外周領域１４に形成されていない。段差部分３６ａは、セル内側領域１２ａ及びセル外側領域１２ｂの両方にわたって形成されている。なお、段差部分１０ｃは、Ｚ方向の投影視において段差部分３６ａとほぼ同じ位置に形成されている。   In the present embodiment, the step portion 36 a is formed only in the cell region 12 and is not formed in the outer peripheral region 14. The step portion 36a is formed over both the cell inner region 12a and the cell outer region 12b. The step portion 10c is formed at substantially the same position as the step portion 36a in the projection view in the Z direction.

以下、セル領域１２において段差部分１０ｃが形成されていない領域の半導体基板１０の厚さを厚さｄ１と示す。また、外周領域１４における半導体基板１０の厚さを厚さｄ２と示す。厚さｄ２は、厚さｄ１よりも厚くされている。半導体基板１０の段差部分１０ｃが形成された部分の厚さは、厚さｄ１よりも厚くされるとともに、厚さｄ２よりも薄くされている。半導体基板１０において段差部分１０ｃの厚さは、セル領域１２の中心から遠ざかるほど、半導体基板１０の厚さが厚くされている。   Hereinafter, the thickness of the semiconductor substrate 10 in a region where the stepped portion 10c is not formed in the cell region 12 is referred to as a thickness d1. In addition, the thickness of the semiconductor substrate 10 in the outer peripheral region 14 is denoted as thickness d2. The thickness d2 is thicker than the thickness d1. The thickness of the portion of the semiconductor substrate 10 where the stepped portion 10c is formed is made thicker than the thickness d1 and thinner than the thickness d2. In the semiconductor substrate 10, the thickness of the stepped portion 10 c increases as the distance from the center of the cell region 12 increases.

ドリフト層３６の突出により、裏側半導体層は滑らかに湾曲している。つまり、裏側半導体層に角部が形成されていない。これにより、フィールドストップ層３４とドリフト層３６との境界面では、段差部分３６ａが曲面形状をなしている。言い換えると、ドリフト層３６におけるフィールドストップ層３４側の面は、段差部分３６ａが曲面形状をなしている。裏面１０ｂにおいて段差部分１０ｃは、段差部分３６ａに沿う曲面形状をなしている。   Due to the protrusion of the drift layer 36, the back side semiconductor layer is smoothly curved. That is, no corner is formed in the back side semiconductor layer. Thereby, at the boundary surface between the field stop layer 34 and the drift layer 36, the stepped portion 36a has a curved surface shape. In other words, the stepped portion 36a has a curved surface on the surface of the drift layer 36 on the field stop layer 34 side. On the back surface 10b, the stepped portion 10c has a curved surface shape along the stepped portion 36a.

ＸＹ平面に投影した段差部分３６ａは、セル領域１２を囲むように環状をなしている。ＸＹ平面において段差部分３６ａの内周端及び外周端は、矩形状をなしている。ＸＹ平面における段差部分３６ａの外周端は、セル領域１２と外周領域１４との境界とほぼ一致している。ＸＹ平面における段差部分３６ａの内周端は、セル領域１２と外周領域１４との境界からセル領域１２の中心部分に向かって所定距離進んだ位置に形成されている。図３では、段差部分３６ａの内周端を二点鎖線で示している。ＸＹ平面における段差部分３６ａの外周端は、段差部分３６ａの開始位置と称することもできる。また、段差部分３６ａの内周端は、段差部分３６ａの終了位置と称することもできる。   The step portion 36 a projected onto the XY plane has an annular shape so as to surround the cell region 12. In the XY plane, the inner peripheral end and the outer peripheral end of the step portion 36a are rectangular. The outer peripheral edge of the stepped portion 36 a on the XY plane substantially coincides with the boundary between the cell region 12 and the outer peripheral region 14. The inner peripheral edge of the stepped portion 36 a in the XY plane is formed at a position advanced from the boundary between the cell region 12 and the outer peripheral region 14 by a predetermined distance toward the central portion of the cell region 12. In FIG. 3, the inner peripheral end of the step portion 36a is indicated by a two-dot chain line. The outer peripheral edge of the step portion 36a in the XY plane can also be referred to as the start position of the step portion 36a. The inner peripheral end of the step portion 36a can also be referred to as the end position of the step portion 36a.

段差部分３６ａのＺ方向における高さｄ３は、例えば数μｍ〜数十μｍ程度とされている。ＸＹ平面において、段差部分３６ａの内周端及び外周端の離間距離ｄ４は、ほぼ均一となっており、例えば数十μｍ程度とされている。なお、段差部分１０ｃでは、Ｚ方向における高さ、及び、ＸＹ平面における内周端及び外周端の離間距離が、段差部分３６ａとほぼ同じ長さとなっている。   The height d3 of the stepped portion 36a in the Z direction is, for example, about several μm to several tens of μm. In the XY plane, the distance d4 between the inner peripheral end and the outer peripheral end of the step portion 36a is substantially uniform, for example, about several tens of μm. In the step portion 10c, the height in the Z direction and the distance between the inner peripheral end and the outer peripheral end in the XY plane are substantially the same as the step portion 36a.

なお、裏面電極のＺ方向における厚さが均一とされているため、段差部分１０ｃによって、裏面電極の半導体基板１０と反対側の面にも段差部分が形成されている。この段差部分のＺ方向における高さは、段差部分３６ａのＺ方向における高さｄ３と同様に、数μｍ〜数十μｍ程度とされている。はんだを介して半導体装置１００を回路基板に実装する場合、裏面電極の段差部分により凹んだ部分をはんだで埋める。詳述すると、セル領域１２及び回路基板の間のはんだの厚さを、外周領域１４及び回路基板の間のはんだの厚さに較べて厚くする。これにより、回路基板に対して半導体装置が傾いて配置されるのを抑制できる。   Since the thickness of the back electrode in the Z direction is uniform, a step portion is formed on the surface of the back electrode opposite to the semiconductor substrate 10 by the step portion 10c. The height of the step portion in the Z direction is about several μm to several tens of μm, as is the height d3 of the step portion 36a in the Z direction. When the semiconductor device 100 is mounted on the circuit board via solder, a portion recessed by the step portion of the back electrode is filled with solder. More specifically, the thickness of the solder between the cell region 12 and the circuit board is made larger than the thickness of the solder between the outer peripheral region 14 and the circuit board. Thereby, it can suppress that a semiconductor device is inclined and arrange | positioned with respect to a circuit board.

次に、図４に基づき、半導体装置１００の製造方法について説明する。   Next, a method for manufacturing the semiconductor device 100 will be described with reference to FIG.

先ず、ｎ導電型の半導体基板１０を準備する。このとき、準備する半導体基板１０には、表側構造及び裏側半導体層が形成されていない。また、準備する半導体基板１０には、電極及び配線が配置されていない。   First, an n conductivity type semiconductor substrate 10 is prepared. At this time, the front side structure and the back side semiconductor layer are not formed on the semiconductor substrate 10 to be prepared. Moreover, the electrode and wiring are not arrange | positioned at the semiconductor substrate 10 to prepare.

次に、半導体基板１０に対して、表側構造を形成する。表側構造の形成方法としては、一般的に知られた方法を採用すればよい。そして、図４に示すように表面１０ａにレジスト５０を配置する。レジスト５０は、段差部分１０ｃを形成するためのものである。この工程では、表面１０ａのうちのセル領域１２にのみレジスト５０を配置し、外周領域１４にはレジスト５０を配置しない。本実施形態では、レジスト５０がセル領域１２の全体と接触するようにレジスト５０を配置する。なお、レジスト５０に代えて、ポリイミド（ＰＩＱ）を用いてもよい。   Next, a front side structure is formed on the semiconductor substrate 10. As a method for forming the front side structure, a generally known method may be employed. Then, as shown in FIG. 4, a resist 50 is disposed on the surface 10a. The resist 50 is for forming the stepped portion 10c. In this step, the resist 50 is disposed only in the cell region 12 in the surface 10a, and the resist 50 is not disposed in the outer peripheral region 14. In the present embodiment, the resist 50 is disposed so that the resist 50 is in contact with the entire cell region 12. In place of the resist 50, polyimide (PIQ) may be used.

次に、半導体基板１０を裏面１０ｂ側から研削する。この工程では、先ず、半導体基板１０の表面１０ａ側にＢＧ（バックグラインド）用テープを貼る。ＢＧ用テープは、半導体基板１０の研削時に表面１０ａを保護するものである。セル領域１２ではレジスト５０がＢＧ用テープと接触し、外周領域１４では表面１０ａがＢＧ用テープと接触する。   Next, the semiconductor substrate 10 is ground from the back surface 10b side. In this step, first, a BG (back grind) tape is applied to the surface 10 a side of the semiconductor substrate 10. The BG tape protects the surface 10a when the semiconductor substrate 10 is ground. In the cell region 12, the resist 50 is in contact with the BG tape, and in the outer peripheral region 14, the surface 10a is in contact with the BG tape.

そして、ＢＧ用テープを貼った状態で半導体基板１０を研削装置によって研削する。研削装置は、半導体基板１０を表面１０ａ側で保持する保持部と、半導体基板１０を裏面１０ｂから研削する研削部と、を有している。この工程では、ＢＧ用テープと保持部とが接触するように、半導体基板１０を研削装置に配置する。そして、Ｚ方向において保持部及び研削部により半導体基板１０を挟んで、研削部によって裏面１０ｂを研削する。   And the semiconductor substrate 10 is ground with a grinding device in the state which stuck the tape for BG. The grinding apparatus includes a holding unit that holds the semiconductor substrate 10 on the front surface 10a side, and a grinding unit that grinds the semiconductor substrate 10 from the back surface 10b. In this step, the semiconductor substrate 10 is placed in the grinding apparatus so that the BG tape and the holding portion are in contact with each other. Then, the back surface 10b is ground by the grinding portion with the semiconductor substrate 10 sandwiched between the holding portion and the grinding portion in the Z direction.

保持部は、半導体基板１０を保持するとともに、半導体基板１０を研削部に押しつける。セル領域１２は、レジスト５０が配置されていることで、外周領域１４に較べて保持部から研削部へ強く押しつけられる。すなわち、セル領域１２は、外周領域１４に較べて、保持部から研削部へ押しつけられる力が大きい。これによれば、セル領域１２は、外周領域１４に較べて、多くの部分が研削される。したがって、半導体基板１０を研削した後、外周領域１４に較べてセル領域１２は薄くなる。すなわち、半導体基板１０を研削した後、裏面１０ｂに段差部分１０ｃが形成される。このとき形成される段差部分１０ｃのＺ方向における高さは、レジスト５０の厚みに応じて決まり、例えば数μｍ〜数十μｍ程度である。   The holding unit holds the semiconductor substrate 10 and presses the semiconductor substrate 10 against the grinding unit. The cell region 12 is more strongly pressed from the holding portion to the grinding portion than the outer peripheral region 14 because the resist 50 is disposed. That is, the cell region 12 has a larger force pressed from the holding portion to the grinding portion than the outer peripheral region 14. According to this, the cell region 12 is ground more than the outer peripheral region 14. Therefore, after grinding the semiconductor substrate 10, the cell region 12 becomes thinner than the outer peripheral region 14. That is, after the semiconductor substrate 10 is ground, the stepped portion 10c is formed on the back surface 10b. The height in the Z direction of the stepped portion 10c formed at this time is determined according to the thickness of the resist 50, and is, for example, about several μm to several tens of μm.

なお、セル領域１２において外周領域１４との境界付近では、レジスト５０が配置されていない外周領域１４と近いため、セル領域１２の中心付近に較べて保持部から研削部へ押しつけられる力が小さい。そのため、セル領域１２において外周領域１４との境界付近では、セル領域１２の中心から遠ざかるほど、半導体基板１０の厚さが厚くなる。以上により、裏面１０ｂの段差部分１０ｃは曲面形状となる。   In the cell region 12, near the boundary with the outer peripheral region 14, it is close to the outer peripheral region 14 where the resist 50 is not disposed, so that the force pressed from the holding portion to the grinding portion is smaller than in the vicinity of the center of the cell region 12. Therefore, in the vicinity of the boundary between the outer peripheral region 14 and the cell region 12, the thickness of the semiconductor substrate 10 increases as the distance from the center of the cell region 12 increases. As described above, the stepped portion 10c of the back surface 10b has a curved shape.

次に、半導体基板１０を裏面１０ｂ側からウエットエッチングする。ウエットエッチングは、裏面１０ｂの研削キズ等を無くすために行われ、裏面１０ｂの全体に対して均一に行われる。したがって、ウエットエッチングの後において、半導体基板１０は段差部分１０ｃが形成された状態を保っている。   Next, the semiconductor substrate 10 is wet-etched from the back surface 10b side. The wet etching is performed to eliminate grinding scratches and the like on the back surface 10b, and is performed uniformly on the entire back surface 10b. Therefore, after the wet etching, the semiconductor substrate 10 maintains the state where the stepped portion 10c is formed.

次に、裏面１０ｂに裏側半導体層を形成する。裏側半導体層の形成方法としては、例えばイオン注入を採用する。イオン注入により、コレクタ層３２、フィールドストップ層３４、及び、カソード層３８の夫々のＺ方向における厚さが均一に、裏側半導体層が形成される。これにより、ドリフト層３６におけるフィールドストップ層３４側の面に段差部分３６ａが形成される。   Next, a back side semiconductor layer is formed on the back surface 10b. As a method for forming the back side semiconductor layer, for example, ion implantation is employed. By the ion implantation, the back side semiconductor layer is formed in which the collector layer 32, the field stop layer 34, and the cathode layer 38 have a uniform thickness in the Z direction. As a result, a stepped portion 36 a is formed on the surface of the drift layer 36 on the field stop layer 34 side.

次に、レジスト５０を除去し、表面電極及び配線を表面１０ａに配置する。そして、裏面電極を裏面１０ｂに配置する。次に、表面１０ａに保護膜を配置する。以上により、半導体装置１００を製造できる。   Next, the resist 50 is removed, and the surface electrode and the wiring are disposed on the surface 10a. Then, the back electrode is disposed on the back surface 10b. Next, a protective film is disposed on the surface 10a. Thus, the semiconductor device 100 can be manufactured.

次に、図５〜図８に基づき、セル領域１２と外周領域１４の耐圧差について説明する。   Next, the difference in pressure resistance between the cell region 12 and the outer peripheral region 14 will be described with reference to FIGS.

図５及び図６は、トレンチ間隔Ｗが互いに異なる２つの半導体装置１００について示している。図６の半導体装置１００では、図５の半導体装置１００に較べて、トレンチ間隔Ｗが狭い。以下、図５の半導体装置１００のトレンチ間隔Ｗを間隔Ｗ１と示す。また、図６の半導体装置１００のトレンチ間隔Ｗを間隔Ｗ２と示す。半導体装置１００において、トレンチ間隔Ｗが狭いほどオン電圧が低下することが知られている。   5 and 6 show two semiconductor devices 100 having different trench intervals W from each other. In the semiconductor device 100 of FIG. 6, the trench interval W is narrower than that of the semiconductor device 100 of FIG. Hereinafter, the trench interval W of the semiconductor device 100 of FIG. Further, the trench interval W of the semiconductor device 100 of FIG. In the semiconductor device 100, it is known that the on-voltage decreases as the trench interval W decreases.

ところで、図５及び図６では、逆バイアス印加時の等電位線を破線で示している。図５の半導体装置１００では、等電位線がトレンチ２２を避けるように湾曲している。これによれば、Ｚ方向においてトレンチ２２における表面１０ａと反対側の端部付近で、電位が変化し易い。これに対して、図６の半導体装置１００では、図５の半導体装置１００に較べて、等電位線が平坦となっている。よって、トレンチ間隔Ｗを狭くすることで、特定の箇所で電位が大きく変化するのを抑制できる。   By the way, in FIG.5 and FIG.6, the equipotential line at the time of reverse bias application is shown with the broken line. In the semiconductor device 100 of FIG. 5, the equipotential lines are curved so as to avoid the trench 22. According to this, in the Z direction, the potential is likely to change in the vicinity of the end portion of the trench 22 opposite to the surface 10a. On the other hand, in the semiconductor device 100 in FIG. 6, the equipotential lines are flat compared to the semiconductor device 100 in FIG. Therefore, by reducing the trench interval W, it is possible to suppress a significant change in potential at a specific location.

以上によれば、図７に示すように、トレンチ間隔Ｗを狭くすることで、セル領域１２の耐圧を向上する。一方、外周領域１４ではトレンチ２２が形成されていないため、トレンチ間隔Ｗを狭くした場合であっても外周領域１４の耐圧は変化し難い。   As described above, the breakdown voltage of the cell region 12 is improved by narrowing the trench interval W as shown in FIG. On the other hand, since the trench 22 is not formed in the outer peripheral region 14, the breakdown voltage of the outer peripheral region 14 hardly changes even when the trench interval W is narrowed.

図７では、本実施形態における外周領域１４の耐圧を一点鎖線で示している。また、段差部分１０ｃ及び段差部分３６ａが形成されず、且つ、裏側半導体層が均一の厚さとされた従来構成の半導体装置における外周領域の耐圧を比較例として二点鎖線で示している。本実施形態では、半導体基板１０が厚くされているため、比較例に較べて外周領域１４の耐圧が高い。よって、本実施形態では、トレンチ間隔Ｗを狭くした場合であっても、外周領域１４の耐圧をセル領域１２の耐圧よりも高くし易い。これに対し、比較例では、トレンチ間隔Ｗを狭くした場合、セル領域１２の耐圧が外周領域１４の耐圧よりも高くなり易い。   In FIG. 7, the withstand pressure | voltage of the outer periphery area | region 14 in this embodiment is shown with the dashed-dotted line. In addition, the breakdown voltage of the outer peripheral region in a semiconductor device having a conventional configuration in which the stepped portion 10c and the stepped portion 36a are not formed and the back side semiconductor layer has a uniform thickness is indicated by a two-dot chain line as a comparative example. In the present embodiment, since the semiconductor substrate 10 is thickened, the breakdown voltage of the outer peripheral region 14 is higher than that of the comparative example. Therefore, in this embodiment, even when the trench interval W is narrowed, the breakdown voltage of the outer peripheral region 14 is easily made higher than the breakdown voltage of the cell region 12. On the other hand, in the comparative example, when the trench interval W is narrowed, the breakdown voltage of the cell region 12 tends to be higher than the breakdown voltage of the outer peripheral region 14.

図８に示すように、セル領域１２と外周領域１４との耐圧差に応じて、半導体装置１００のスイッチング耐量が変化する。スイッチング耐量とは、半導体装置１００が壊れるまでに流すことができる電流量である。なお、図８の横軸は、外周領域１４の耐圧からセル領域の耐圧を減じた値である。   As shown in FIG. 8, the switching withstand capability of the semiconductor device 100 changes according to the withstand voltage difference between the cell region 12 and the outer peripheral region 14. The switching tolerance is the amount of current that can flow before the semiconductor device 100 breaks. The horizontal axis in FIG. 8 is a value obtained by subtracting the breakdown voltage of the cell region from the breakdown voltage of the outer peripheral region 14.

トレンチ間隔Ｗを狭くした場合、比較例では、セル領域１２の耐圧が外周領域１４の耐圧よりも高くなり易く、セル領域１２よりも先に外周領域１４がブレークダウンし易い。一般的に、外周領域１４は、セル領域１２に較べて、ＸＹ平面における面積が小さい。そのため、外周領域１４では、セル領域１２に較べて電流密度が高くなり易い。したがって、セル領域１２よりも先に外周領域１４がブレークダウンして外周領域１４に大電流が流れると、半導体装置１００のスイッチング耐量が低くなる。   When the trench interval W is narrowed, in the comparative example, the breakdown voltage of the cell region 12 tends to be higher than the breakdown voltage of the outer peripheral region 14, and the outer peripheral region 14 tends to break down before the cell region 12. In general, the outer peripheral region 14 has a smaller area in the XY plane than the cell region 12. Therefore, the current density tends to be higher in the outer peripheral region 14 than in the cell region 12. Therefore, when the outer peripheral region 14 breaks down prior to the cell region 12 and a large current flows through the outer peripheral region 14, the switching tolerance of the semiconductor device 100 decreases.

本実施形態では、トレンチ間隔Ｗを狭くした場合であっても、セル領域１２の耐圧が外周領域１４の耐圧よりも高い状態を保ち易いため、外周領域１４よりも先にセル領域１２がブレークダウンし易い。セル領域１２は外周領域１４に較べて、ＸＹ平面における面積が大きいため、電流密度が高くなるのを抑制できる。したがって、外周領域１４が先にブレークダウンする場合に較べてスイッチング耐量を高くできる。   In the present embodiment, even when the trench interval W is narrowed, the cell region 12 is more likely to maintain the breakdown voltage of the cell region 12 than the breakdown voltage of the outer peripheral region 14, so that the cell region 12 breaks down before the outer peripheral region 14. Easy to do. Since the cell region 12 has a larger area in the XY plane than the outer peripheral region 14, it is possible to suppress an increase in current density. Therefore, the switching tolerance can be increased as compared with the case where the outer peripheral region 14 breaks down first.

次に、上記した半導体装置１００の効果について説明する。   Next, effects of the semiconductor device 100 described above will be described.

本実施形態において、外周領域１４では、セル領域１２に対して、ドリフト層３６が突出している。これによれば、外周領域１４の耐圧を向上でき、セル領域１２よりも外周領域１４の耐圧を大きくし易い。したがって、トレンチ間隔Ｗを狭くしてオン電圧を小さくした場合であっても、半導体装置１００のスイッチング耐量の低下を抑制できる。   In the present embodiment, the drift layer 36 protrudes from the cell region 12 in the outer peripheral region 14. According to this, the breakdown voltage of the outer peripheral region 14 can be improved, and the breakdown voltage of the outer peripheral region 14 can be easily increased as compared with the cell region 12. Therefore, even if the trench interval W is narrowed to reduce the on-voltage, it is possible to suppress a decrease in switching withstand capability of the semiconductor device 100.

また、本実施形態において、フィールドストップ層３４とドリフト層３６との境界面では、ドリフト層３６の突出により形成された段差部分３６ａが曲面形状をなしている。これによれば、外周領域１４に形成されたドリフト層３６がセル領域１２に対して裏面１０ｂ側に突出している場合であっても、フィールドストップ層３４とドリフト層３６との境界面に角部が形成されるのを抑制できる。したがって、裏面１０ｂ側に形成された段差部分３６ａで電界強度が高くなるのを抑制できる。よって、セル領域１２と外周領域１４との境界付近で耐圧が低下するのを抑制できる。   In the present embodiment, the stepped portion 36 a formed by the protrusion of the drift layer 36 has a curved shape at the boundary surface between the field stop layer 34 and the drift layer 36. According to this, even when the drift layer 36 formed in the outer peripheral region 14 protrudes toward the back surface 10b side with respect to the cell region 12, the corner portion is formed on the boundary surface between the field stop layer 34 and the drift layer 36. Can be suppressed. Therefore, it is possible to suppress an increase in electric field strength at the stepped portion 36a formed on the back surface 10b side. Therefore, it is possible to suppress the breakdown voltage from decreasing near the boundary between the cell region 12 and the outer peripheral region 14.

（第２実施形態）
本実施形態において、第１実施形態に示した半導体装置１００と共通する部分についての説明は割愛する。 (Second Embodiment)
In the present embodiment, description of portions common to the semiconductor device 100 shown in the first embodiment is omitted.

本実施形態では、図９に示すように、複数のトレンチ２２のうち、Ｘ方向において外周領域１４から５番目に近いトレンチ２２が、セル内側領域１２ａとセル外側領域１２ｂとの境界をなしている。すなわち、Ｘ方向において外周領域１４から５番目に近いトレンチ２２よりも外周領域１４側には、エミッタ領域２８が形成されていない。そのため、第１実施形態でエミッタ領域２８が形成された部分が、第２実施形態ではベース層２６となっている。以上によれば、第１実施形態に較べてセル外側領域１２ｂの幅が広くされている。図９では、セル内側領域１２ａとセル外側領域１２ｂとの境界を一点鎖線で示している。   In the present embodiment, as shown in FIG. 9, among the plurality of trenches 22, the trench 22 that is the fifth closest to the outer peripheral region 14 in the X direction forms a boundary between the cell inner region 12 a and the cell outer region 12 b. . That is, the emitter region 28 is not formed on the outer peripheral region 14 side of the trench 22 that is the fifth closest to the outer peripheral region 14 in the X direction. Therefore, the portion where the emitter region 28 is formed in the first embodiment is the base layer 26 in the second embodiment. According to the above, the width of the cell outer region 12b is made wider than that of the first embodiment. In FIG. 9, the boundary between the cell inner region 12a and the cell outer region 12b is indicated by a one-dot chain line.

ＸＹ平面における段差部分３６ａの外周端は、セル領域１２と外周領域１４との境界からセル領域１２の中心部分に向かって所定距離進んだ位置に形成されている。すなわち本実施形態では、第１実施形態に較べて、ＸＹ平面における段差部分３６ａの外周端がセル領域１２及び外周領域１４の境界から離れた位置に形成されている。言い換えると、段差部分３６ａの開始位置が、第１実施形態に較べて、セル領域１２及び外周領域１４の境界から離れた位置に形成されている。詳述すると、ＸＹ平面における段差部分３６ａの外周端は、セル外側領域１２ｂに形成されている。   The outer peripheral edge of the stepped portion 36 a in the XY plane is formed at a position advanced from the boundary between the cell region 12 and the outer peripheral region 14 by a predetermined distance toward the central portion of the cell region 12. That is, in the present embodiment, as compared with the first embodiment, the outer peripheral edge of the stepped portion 36 a in the XY plane is formed at a position away from the boundary between the cell region 12 and the outer peripheral region 14. In other words, the start position of the stepped portion 36a is formed at a position away from the boundary between the cell region 12 and the outer peripheral region 14 as compared with the first embodiment. More specifically, the outer peripheral edge of the step portion 36a in the XY plane is formed in the cell outer region 12b.

図９では、段差部分３６ａの外周端を二点鎖線で示している。なお、ＸＹ平面における段差部分３６ａの内周端は、セル内側領域１２ａとセル外側領域１２ｂとの境界とほぼ一致している。   In FIG. 9, the outer peripheral end of the step portion 36a is indicated by a two-dot chain line. Note that the inner peripheral edge of the stepped portion 36a in the XY plane substantially coincides with the boundary between the cell inner region 12a and the cell outer region 12b.

本実施形態では、表側構造を形成する際、Ｘ方向において外周領域１４から５番目に近いトレンチ２２よりも外周領域１４側には、エミッタ領域２８を形成しない。そして、図１０に示すように、表面１０ａのうちのセル内側領域１２ａの全体及びセル外側領域１２ｂの一部に、レジスト５０を配置する。詳述すると、表面１０ａにおいて、セル内側領域１２ａ及びセル外側領域１２ｂの境界と、セル領域１２及び外周領域１４の境界と、の間にレジスト５０の外周端が位置するように、レジスト５０を表面１０ａに配置する。これによれば、半導体基板１０を研削することで、Ｚ方向の投影視において、裏面１０ｂのうちのレジスト５０の外周端と重なる部分が、段差部分１０ｃの外周端となる。   In the present embodiment, when the front side structure is formed, the emitter region 28 is not formed on the outer peripheral region 14 side of the trench 22 that is the fifth closest to the outer peripheral region 14 in the X direction. And as shown in FIG. 10, the resist 50 is arrange | positioned in the whole cell inner side area | region 12a and a part of cell outer side area | region 12b of the surface 10a. More specifically, on the surface 10a, the resist 50 is placed on the surface so that the outer peripheral edge of the resist 50 is located between the boundary between the cell inner region 12a and the cell outer region 12b and the boundary between the cell region 12 and the outer peripheral region 14. 10a. According to this, by grinding the semiconductor substrate 10, the portion of the back surface 10b that overlaps with the outer peripheral edge of the resist 50 in the projection view in the Z direction becomes the outer peripheral edge of the stepped portion 10c.

ところで、半導体装置１００の製造工程では、公差により、ＸＹ平面における段差部分３６ａの外周端が想定していた位置からずれることが考えられる。この場合、ＸＹ平面における段差部分３６ａの外周端がセル領域１２と外周領域１４との境界と一致する構成では、外周領域１４に段差部分３６ａが形成されることとなる。   By the way, in the manufacturing process of the semiconductor device 100, it is conceivable that the outer peripheral end of the stepped portion 36a in the XY plane deviates from the assumed position due to tolerance. In this case, in the configuration in which the outer peripheral edge of the step portion 36 a on the XY plane coincides with the boundary between the cell region 12 and the outer peripheral region 14, the step portion 36 a is formed in the outer peripheral region 14.

これに対して本実施形態では、ＸＹ平面における段差部分３６ａの外周端が、セル領域１２及び外周領域１４の境界から離れた位置に形成されている。これによれば、段差部分３６ａの外周端が想定していた位置からずれた場合であっても、外周領域１４に段差部分３６ａが形成され難い。したがって、外周領域１４の耐圧が低下するのを効果的に抑制できる。   On the other hand, in the present embodiment, the outer peripheral edge of the stepped portion 36 a on the XY plane is formed at a position away from the boundary between the cell region 12 and the outer peripheral region 14. According to this, even when the outer peripheral end of the stepped portion 36a is deviated from the assumed position, the stepped portion 36a is hardly formed in the outer peripheral region 14. Therefore, it is possible to effectively suppress a decrease in the breakdown voltage of the outer peripheral region 14.

セル内側領域１２ａに形成された半導体素子を動作させると、セル外側領域１２ｂを介して、セル内側領域１２ａに形成された表側構造と外周領域１４の裏側半導体層との間で電流が流れる。すなわち、半導体素子を動作させた場合に、セル領域１２に加えて、外周領域１４にも電流が流れる。   When the semiconductor element formed in the cell inner region 12a is operated, a current flows between the front side structure formed in the cell inner region 12a and the back side semiconductor layer of the outer peripheral region 14 via the cell outer region 12b. That is, when the semiconductor element is operated, a current flows through the outer peripheral region 14 in addition to the cell region 12.

これに対して本実施形態では、セル外側領域１２ｂの幅が厚くされている。これによれば、半導体素子を動作させた場合に外周領域１４に電流が流れるのを抑制できる。したがって、外周領域１４の耐圧が低下するのを効果的に抑制できる。   On the other hand, in the present embodiment, the width of the cell outer region 12b is increased. According to this, it is possible to suppress a current from flowing to the outer peripheral region 14 when the semiconductor element is operated. Therefore, it is possible to effectively suppress a decrease in the breakdown voltage of the outer peripheral region 14.

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。 (Other embodiments)
The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

上記実施形態において、外周領域１４では、セル領域１２に較べて半導体基板１０が厚くされた例を示したが、これに限定するものではない。半導体基板１０は、少なくとも、ドリフト層３６が裏面１０ｂ側に突出し、この突出により段差部分３６ａが形成された構成であればよい。図１１の第１変形例に示すように、セル領域１２及び外周領域１４で半導体基板１０の厚さが均一とされていてもよい。この例では、裏面１０ｂに段差部分１０ｃが形成されていない。   In the above embodiment, the example in which the semiconductor substrate 10 is made thicker in the outer peripheral region 14 than in the cell region 12 is shown, but the present invention is not limited to this. The semiconductor substrate 10 may have a configuration in which at least the drift layer 36 protrudes toward the back surface 10b and the step portion 36a is formed by the protrusion. As shown in the first modification of FIG. 11, the thickness of the semiconductor substrate 10 may be uniform in the cell region 12 and the outer peripheral region 14. In this example, the step portion 10c is not formed on the back surface 10b.

第１変形例において、フィールドストップ層３４は、外周領域１４で薄く、セル領域１２で厚くされている。厚さの異なるフィールドストップ層３４を形成する方法としては、例えば、セル領域１２と外周領域１４とでイオン注入の深さを変えることを採用できる。なお、第１変形例では、コレクタ層３２の厚さはセル領域１２と外周領域１４とで均一とされている。   In the first modification, the field stop layer 34 is thin in the outer peripheral region 14 and thick in the cell region 12. As a method of forming the field stop layer 34 having different thicknesses, for example, it is possible to adopt a method of changing the ion implantation depth between the cell region 12 and the outer peripheral region 14. In the first modification, the collector layer 32 has a uniform thickness in the cell region 12 and the outer peripheral region 14.

また上記実施形態では、半導体装置１００としてＲＣ−ＩＧＢＴを採用する例を示したが、これに限定するものではない。図１２の第２変形例に示すように、半導体素子としてＩＧＢＴ素子のみが形成された例も採用できる。すなわち、半導体装置１００としてＩＧＢＴを作用することもできる。第２変形例の半導体基板１０には、ダイオード領域１８が形成されておらず、ＩＧＢＴ領域１６のみが形成されている。また、半導体素子としてＭＯＳＦＥＴ素子やダイオード素子のみが形成された例も採用できる。   Moreover, although the example which employ | adopts RC-IGBT as the semiconductor device 100 was shown in the said embodiment, it is not limited to this. As shown in the second modified example of FIG. 12, an example in which only an IGBT element is formed as a semiconductor element can also be employed. That is, an IGBT can be used as the semiconductor device 100. The diode region 18 is not formed in the semiconductor substrate 10 of the second modification example, and only the IGBT region 16 is formed. Further, an example in which only a MOSFET element or a diode element is formed as a semiconductor element can be employed.

また上記実施形態では、半導体基板１０にフィールドストップ層３４が形成さた例を示したが、これに限定するものではない。半導体基板１０にフィールドストップ層３４が形成されない例を採用することもできる。   In the above embodiment, an example in which the field stop layer 34 is formed on the semiconductor substrate 10 has been described, but the present invention is not limited to this. An example in which the field stop layer 34 is not formed on the semiconductor substrate 10 may be employed.

また上記実施形態では、耐圧向上部としてガードリング４０が形成された例を示したが、これに限定するものではない。耐圧向上部としてフィールドプレート、トレンチ、又は、リサーフ（ＲＥＳＵＲＦ）が形成された例を採用できる。   Moreover, although the example in which the guard ring 40 was formed as the pressure | voltage resistant improvement part was shown in the said embodiment, it is not limited to this. An example in which a field plate, a trench, or RESURF is formed as the breakdown voltage improving portion can be adopted.

１０…半導体基板、１０ａ…表面、１０ｂ…裏面、１０ｃ…段差部分、１２…セル領域、１２ａ…セル内側領域、１２ｂ…セル外側領域、１４…外周領域、１６…ＩＧＢＴ領域、１８…ダイオード領域、２０…パッド、２２…トレンチ、２４…ゲート電極、２６…ベース層、２８…エミッタ領域、３０…ボディ領域、３２…コレクタ層、３４…フィールドストップ層、３６…ドリフト層、３６ａ…段差部分、３８…カソード層、４０…ガードリング、５０…レジスト、１００…半導体装置   DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 10a ... Front surface, 10b ... Back surface, 10c ... Step part, 12 ... Cell region, 12a ... Cell inner region, 12b ... Cell outer region, 14 ... Outer periphery region, 16 ... IGBT region, 18 ... Diode region, DESCRIPTION OF SYMBOLS 20 ... Pad, 22 ... Trench, 24 ... Gate electrode, 26 ... Base layer, 28 ... Emitter region, 30 ... Body region, 32 ... Collector layer, 34 ... Field stop layer, 36 ... Drift layer, 36a ... Step part 38 ... Cathode layer, 40 ... Guard ring, 50 ... Resist, 100 ... Semiconductor device

Claims (5)

半導体基板（１０）と、前記半導体基板の表面（１０ａ）及び裏面（１０ｂ）に配置された電極と、を備え、縦型の半導体素子が形成されたセル領域（１２）と、前記半導体基板の厚さ方向と直交する平面で前記セル領域を囲んでいる外周領域（１４）と、が形成された半導体装置であって、
前記半導体基板は、
前記セル領域の前記表面における表層に形成された表側半導体層（２６，２８，３０）と、
前記外周領域の前記表面における表層に形成され、耐圧を向上するための耐圧向上部（４０）と、
前記セル領域及び前記外周領域の前記裏面における表層に形成された裏側半導体層（３２，３４，３８）と、
前記セル領域における前記表側半導体層と前記裏側半導体層との間、及び、前記外周領域における前記耐圧向上部と前記裏側半導体層との間に形成されたドリフト層（３６）と、を有し、
前記外周領域では、前記セル領域に対して、前記ドリフト層が前記裏面側に突出しており、
前記裏側半導体層と前記ドリフト層との境界面では、前記外周領域における前記ドリフト層の突出により形成された段差部分（３６ａ）が曲面形状をなしている半導体装置。 A cell region (12) having a semiconductor substrate (10) and electrodes disposed on a front surface (10a) and a back surface (10b) of the semiconductor substrate, wherein a vertical semiconductor element is formed; An outer peripheral region (14) surrounding the cell region in a plane perpendicular to the thickness direction, and a semiconductor device,
The semiconductor substrate is
A front-side semiconductor layer (26, 28, 30) formed on a surface layer on the surface of the cell region;
A withstand voltage improving portion (40) formed on a surface layer on the surface of the outer peripheral region for improving the withstand voltage;
Back side semiconductor layers (32, 34, 38) formed on the surface layer on the back surface of the cell region and the outer peripheral region;
A drift layer (36) formed between the front-side semiconductor layer and the back-side semiconductor layer in the cell region, and between the breakdown voltage improving portion and the back-side semiconductor layer in the outer peripheral region;
In the outer peripheral region, the drift layer protrudes toward the back side with respect to the cell region,
A semiconductor device in which a step portion (36a) formed by the protrusion of the drift layer in the outer peripheral region has a curved shape at a boundary surface between the back-side semiconductor layer and the drift layer. 前記セル領域は、前記厚さ方向と直交する平面において、前記外周領域と隣接して環状に形成されたセル外側領域（１２ａ）と、前記セル外側領域に囲まれているセル内側領域（１２ｂ）と、を有し、
前記セル内側領域の前記表側半導体層は、前記半導体素子として機能し、
前記セル外側領域の前記表側半導体層は、前記半導体素子として機能しない請求項１に記載の半導体装置。 The cell region includes a cell outer region (12a) formed in an annular shape adjacent to the outer peripheral region in a plane orthogonal to the thickness direction, and a cell inner region (12b) surrounded by the cell outer region. And having
The front semiconductor layer in the cell inner region functions as the semiconductor element,
The semiconductor device according to claim 1, wherein the front semiconductor layer in the cell outer region does not function as the semiconductor element. 前記半導体素子は、ＩＧＢＴ素子であり、
前記セル内側領域の前記表側半導体層には、エミッタ領域が形成されていることにより前記ＩＧＢＴ素子として機能し、
前記セル外側領域の前記表側半導体層には、前記エミッタ領域が形成されておらず、前記ＩＧＢＴ素子として機能しない請求項２に記載の半導体装置。 The semiconductor element is an IGBT element,
The front-side semiconductor layer in the cell inner region functions as the IGBT element by forming an emitter region,
The semiconductor device according to claim 2, wherein the emitter region is not formed in the front-side semiconductor layer in the cell outer region, and does not function as the IGBT element. 前記段差部分は、前記セル領域及び前記外周領域のうちの前記セル領域にのみ形成されている請求項１〜３のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the step portion is formed only in the cell region of the cell region and the outer peripheral region. 前記半導体素子は、ＩＧＢＴ素子であり、
前記裏側半導体層は、前記裏面に露出するコレクタ層と、前記コレクタ層と前記ドリフト層との間に形成されたフィールドストップ層と、を有し、
前記フィールドストップ層と前記ドリフト層側との境界面では、前記段差部分が曲面形状をなしている請求項１〜４のいずれか１項に記載の半導体装置。 The semiconductor element is an IGBT element,
The back side semiconductor layer has a collector layer exposed on the back surface, and a field stop layer formed between the collector layer and the drift layer,
5. The semiconductor device according to claim 1, wherein the stepped portion has a curved surface shape at a boundary surface between the field stop layer and the drift layer side.
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