JP2017520105A5 - - Google Patents

Description

撮像素子は、好ましくは画素アレイ部１１の周縁の周りに配置された、各種の駆動部を含む。これらの駆動部は、撮像素子の動作を制御し、個々の構成要素を区別する必要がないときには、まとめて“制御部”と呼ばれ得る。画素１１０の動作は、垂直駆動部１２によって制御され、垂直駆動部１２は、それぞれの画素行に接続された制御線１６に信号を印加するように構成される。垂直駆動部１２は、制御パルスを生成するために、当技術分野においてよく知られるアドレスデコーダ、シフトレジスタなどを含んでもよい。画素１１０から信号を読み出す動作は、カラム処理部１３を介して実行され、カラム処理部１３は、カラム読み出し線１７を介してそれぞれの画素列に接続される。水平駆動部１４は、カラム処理部１３の読み出し動作を制御し、当技術分野においてよく知られるシフトレジスタなどを含んでもよい。システム制御部１５は、例えば、各種のクロックパルス及び制御パルスを生成することによって、垂直駆動部１２、カラム処理部１３、及び水平駆動部１４を制御するために提供される。カラム処理部１３によって読み出される信号は、水平出力線１９を介して信号処理部１８に出力され、信号処理部１８は、信号を受信し、各種の信号処理機能を実行し、画像データを出力するように構成される。

Ａ／Ｄコンバータ２３は、好ましくは、コンパレータ３１、カウンタ３２、スイッチ３３、及びメモリ（ラッチ）３４を含む。コンパレータ３１は、それぞれのカラム読み出し線１７に接続される１つの入力と、基準信号生成部２０によって生成される基準電圧Ｖｒｅｆに接続される他の入力とを有する。基準信号生成部２０は、システム制御部１５とは分離しているように示されているが、基準信号生成部２０は、システム制御部１５と一体であってもよい。コンパレータ３１の出力は、カウンタ３２に接続され、カウンタ３２の出力は、スイッチ３３を介してメモリ３４に接続される。読み出し動作の間、基準信号生成部２０は、初期時刻ｔ０に開始する電圧Ｖｒｅｆに、設定比率で時間にほぼ比例して大きさが変化する、ランプ電圧の形式をとらせる。カウンタ３２は、時刻ｔ０にカウントを開始し、電圧Ｖｒｅｆが、カラム読み出し線１７上で保持している電位と等しくなるとき（例えば、時刻ｔ１）、コンパレータ３１は、その出力を反転させてカウンタにカウントを停止させる。したがって、カウンタ３２のカウント値は、時刻ｔ０（Ｖｒｅｆの大きさが変化し始めたとき）と、時刻ｔ１（Ｖｒｅｆがカラム読み出し線１７の電位と等しくなるとき）との間の時間量に対応する。Ｖｒｅｆの変化の比率は、既知であるため、時刻ｔ０とｔ１との間の時間は、カラム読み出し線１７の電位の大きさに対応する。よって、カラム読み出し線１７のアナログ電位は、カウンタ３２によって出力されるデジタル値に変換される。デジタル値は、カウンタ３２によって、スイッチ３３を介してメモリ３４に出力され、メモリ３４では、水平駆動部１４が、メモリに水平出力線１９を介して値を出力させるまで、デジタル値が保持される。画素にわたるリセットレベルと時間との間のいかなる変動も相殺するように、リセットレベルが画素信号から差し引かれる、相関二重サンプリング（ＣＤＳ：ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）技術が採用されてもよい。

Images