JP2017505545A - バックゲートを有し、パンチスルーなしで、フィン高さのばらつきを減少させたＦｉｎＦＥＴ - Google Patents

バックゲートを有し、パンチスルーなしで、フィン高さのばらつきを減少させたＦｉｎＦＥＴ Download PDF

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Abstract

バックゲートおよびＦｉｎＦＥＴのフィンチャネルの下にバリア層を有するＦｉｎＦＥＴであって、バリア層は、バックゲートのものよりも大きいバンドギャップを有する、ＦｉｎＦＥＴ。バリア層は、フィンチャネルの下でエッチストップ層として働き、フィンチャネル高ばらつきの減少をもたらす。バックゲートは、電流制御の改善をもたらす。より大きいバンドギャップのバリア層に起因して、パンチスルーが少ない。ＦｉｎＦＥＴは、ソース／ドレイン拡散に隣接し、大きいバンドギャップのバリア層を通る、深く埋め込まれたストレッサも含む場合がある。

Description

本発明はトランジスタに関し、より詳細には、ＦｉｎＦＥＴに関する。
ＦｉｎＦＥＴトランジスタは、非平面のＦＥＴ（電界効果トランジスタ）であり、チャネルがフィンの外観を有しているため、そのように名付けられた。ＦｉｎＦＥＴは、マルチゲートまたはトライゲートアーキテクチャを有すると呼ばれることがある。ＦｉｎＦＥＴへの関心は高く、その理由は、従来型の平面トランジスタと比較して、漏れ電流を非常に小さくすることができ、同じ電力収支でより良好な性能を、または同等な性能の場合にはより小さい電力収支をもたらすことができるからである。しかし、設計によっては、ＦｉｎＦＥＴに、不要なパンチスルーおよびフィン高さのばらつきがもたらされる場合がある。
本発明の実施形態は、バックゲートを有し、パンチスルーなしで、フィンチャネル高ばらつきを減少させたＦｉｎＦＥＴのためのシステムおよび方法を対象とする。
実施形態では、デバイスは、基板と、基板の上方に形成される第１の層であって、第１の半導体を備える第１の層と、第１の層の上方に形成される第２の層であって、第２の化合物半導体を備える第２の層と、第２の層の上方に形成されるフィンチャネルであって、第３の半導体を備えるフィンチャネルとを含む。第１の化合物半導体は第１のバンドギャップを有し、第３の化合物半導体は第３のバンドギャップを有し、第２の化合物半導体は第１のバンドギャップおよび第２のバンドギャップよりも大きい第２のバンドギャップを有する。
別の実施形態では、方法は、基板の上方に第１の半導体層を形成するステップと、第１の半導体層の上方に第２の半導体層を形成するステップと、第２の半導体層の上方に第３の半導体層を形成するステップと、第３の半導体層をエッチングしてＦｉｎＦＥＴフィンチャネルを形成するステップとを含む。第１、第２、および第３の半導体層は、それぞれ第１のバンドギャップ、第２のバンドギャップ、および第３のバンドギャップを各々有し、第２のバンドギャップが第１のバンドギャップおよび第２のバンドギャップよりも大きい。
別の実施形態では、ＦｉｎＦＥＴをオンにする方法は、ＦｉｎＦＥＴのゲートを第１のレールに結合するステップと、ＦｉｎＦＥＴ中の第１の層を第２のレールに結合するステップであって、第１の層がＦｉｎＦＥＴの基板中に形成されて第１の半導体を備えるステップとを含み、ゲートが第２の層の上方に形成されるフィンチャネルの上方に形成され、第２の層が第１の層の上方に形成されて第２の半導体を備え、フィンチャネルが第３の半導体を備え、第１の半導体が第１のバンドギャップを有し、第３の半導体が第３のバンドギャップを有し、第２の半導体が第１のバンドギャップおよび第２のバンドギャップよりも大きい第２のバンドギャップを有する。
添付図面は、本発明の実施形態の記載を援助するために提示され、実施形態の説明のためにだけ提供されており、実施形態を限定する意図はない。
実施形態に従うＦｉｎＦＥＴの横断面図である。 実施形態に従うプロセスフロー図である。 別の実施形態に従うＦｉｎＦＥＴの横断面図である。 別の実施形態に従うプロセスフロー図である。 実施形態を適用できるワイヤレス通信システムを示す図である。 ＦｉｎＦＥＴのゲートおよびバックゲートを、それらのそれぞれのレールに結合することを示す図である。
本発明の態様は、本発明の具体的な実施形態を対象とする以下の記載および関係する図面中に開示される。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。加えて、本発明の関連する詳細を曖昧にしないように、本発明の周知の要素については詳細に記載せず、またはそのような要素を省略する。
「本発明の実施形態」という用語は、本発明のすべての実施形態が議論される特徴、利点または動作モードを含むことを必要としない。
本明細書で使用する用語法は、特定の実施形態を記載することのみのためであり、本発明の実施形態を限定することを意図していない。本明細書で使用するときに、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈によって別段に明確に指示されない限り、複数形をも含むことを意図する。さらに、本明細書で使用する「備える、含む（ｃｏｍｐｒｉｓｅｓ）」、「備えている、含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことは理解されよう。
さらに、多くの実施形態は、たとえばコンピューティングデバイスの要素によって実施される動作のシーケンスの観点から記載される。特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））、プログラム命令を実行する１つまたは複数のプロセッサ、または両方の組合せが、本明細書において記載される種々の動作を実施できることは認識されよう。さらに、本明細書で記載する一連のアクションは、実行時に、関連するプロセッサに本明細書で記載する機能性を実施させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で完全に具現化されるものと見なすことができる。したがって、本発明の様々な態様は、そのすべてが特許請求される主題の範囲内であることが企図された、いくつかの異なる形式で具現化することができる。加えて、本明細書で記載される実施形態の各々では、任意のそのような実施形態の対応する形式では、本明細書では、たとえば、記載された動作を実施する「ように構成された論理」として記載する場合がある。
図１は、実施形態に従うＦｉｎＦＥＴ１００の簡略化した横断面図である。横断面は、（以降でより詳細に議論されることになる）チャネル１０８である、ＦｉｎＦＥＴチャネルに垂直な平面でとられている。したがって、ソースおよびドレインは、図１中の断面によって示されない。というのは、ソースおよびドレインは、断面の平面の前および後に配置されることになるからである。
基板１０２上に形成されるのは、小さいバンドギャップバックゲートを設けるための層１０４である。図１の特定の実施形態では、基板１０２はシリコン（Ｓｉ）であり、層１０４は、ＧａＡｓを含む半導体である。他の実施形態では、層１０４は、ＩＩＩ−Ｖ族半導体化合物もしくはＩＩ−ＶＩ族半導体化合物、またはたとえばＧｅもしくはＳｉＧｅといった、ＩＶ族半導体元素または化合物などの、様々な半導体元素または半導体化合物を含む場合がある。いくつかの実施形態では、層１０４は、約０．５ミクロンの厚さで、０．１ｅＶから２ｅＶの範囲のバンドギャップを有する。いくつかの実施形態では、ｎタイプのＦｉｎＦＥＴ１００では、層１０４は、１×１０１９ｃｍ−３から１×１０２２ｃｍ−３の範囲の例示的なドーピング濃度で、多量にｐタイプでドープされる（ｐ＋＋）。いくつかの実施形態では、ｐタイプのＦｉｎＦＥＴ１００では、層１０４は、１×１０１９ｃｍ−３から１×１０２２ｃｍ−３の範囲の例示的なドーピング濃度で、多量にｎタイプでドープされる（ｎ＋＋）。いくつかの実施形態では、基板１０２は、シリコン以外の材料である場合がある。基板１０２の厚さは、いくつかの実施形態について５０ミクロンよりも厚い場合がある。
層１０６は、層１０４より上に形成される。層１０６は、エッチストップとして働き、パンチスルーを低減する助けをし、層１０４により形成されるバックゲートに対するバリア層としても働く。層１０６は、ドープされない、ｎタイプＦｉｎＦＥＴ１００では１×１０１３ｃｍ−３から１×１０１７ｃｍ−３の範囲の例示的なドーピング濃度で軽くｐタイプでドープされる、またはｐタイプＦｉｎＦＥＴ１００では１×１０１３ｃｍ−３から１×１０１７ｃｍ−３の範囲の例示的なドーピング濃度のバックゲートで軽くｎタイプでドープされる場合がある。図１の特定の実施形態では、層１０６は、ＡｌＡｓを含む半導体であり、単結晶として形成される。他の実施形態では、層１０６は、たとえばＩＩＩ−Ｖ族化合物などの他の半導体を含む場合がある。
層１０６は、層１０４のものよりも大きいバンドギャップを有する。したがって、「小バンドギャップ」および「大バンドギャップ」という用語は、それぞれ、層１０４および層１０６を記載するために使用することができる。いくつかの実施形態では、層１０６は、０．５ｅＶから４ｅＶの範囲のバンドギャップを有する。いくつかの実施形態では、層１０６は、高度に抵抗性であって、良好な電気的障壁を実現し、約１００オングストロームの厚さを有することができる。
層１０６の上に、ＦｉｎＦＥＴ１００を製造するために、他の構成要素が形成される。図１に示されるのは、チャネル１０８、ゲート誘電体１１０、ゲート１１２、および層間誘電体１１４である。図１の特定の実施形態では、チャネル１０８は、比較的小さいバンドギャップを有するＧａＡｓを含む。すなわち、チャネル１０８のバンドギャップは、層１０６のものよりも小さく、層１０４のバンドギャップと同等である場合がある。いくつかの実施形態では、チャネル１０８は、０．１ｅＶから２ｅＶの範囲のバンドギャップを有する。チャネル１０８は、必ずしも層１０４のものと同じ材料を含む必要はなく、ＩＩＩ−Ｖ族またはＩＩ−ＶＩ族化合物などの他の半導体材料を含む場合がある。
チャネル１０８が反転されると電子が多数キャリアであるｎタイプＦｉｎＦＥＴでは、いくつかの実施形態のためのチャネル１０８は、比較的大きい電子移動度を有し、チャネル１０８が反転されると正孔が多数キャリアであるｐタイプＦｉｎＦＥＴでは、いくつかの実施形態のためのチャネル１０８は、比較的大きい正孔移動度を有する。いくつかの実施形態では、チャネル１０８は、３００オングストロームから１０００オングストロームの範囲の厚さを有する。
チャネル１０８は、フィン構造を形成するためにエッチングされる。説明しやすいように、ＦｉｎＦＥＴ１００を作るすべての構成要素が図１の中に示されるわけではない。たとえば、ソース／ドレイン拡散は示されない。というのは、図１に表される視界は、２つのソース／ドレイン拡散が製造されることになるところの間の位置における、チャネル１０８に沿っているからである。
エッチストップとして働くことによって、層１０６は、チャネル１０８の高さのばらつきを減少することを可能にする。すなわち、ＧａＡｓ層が層１０６の上に形成された後、チャネル１０８のフィン形状を形成するために、エッチングが施される。層１０６は、その表面においてエッチングプロセスを停止し、その結果、チャネル１０８の高さは、非常に良好に制御され、トランジスタ同士のチャネル高均一性をもたらす。
チャネル１０８のものよりも大きい層１０６のバンドギャップによって、従来技術のトランジスタと比較して、パンチスルー（ソース／ドレイン拡散のうちの一方から他方への不要な電流）がかなり減ることが期待される。さらに、層１０４は、バックゲートとして使用され、このことにより、チャネル電流の制御を拡大することを実現する。図１は、層１０４をバックゲートとして使用できるように、層１０４への電気接触をもたらすための、層１０４へのバックゲートコンタクト１１６を示しており、ここで、層間誘電体１１４を通って層１０４へトレンチがエッチングされ、その後導電材料が堆積される。ＦｉｎＦＥＴ１００がオフ状態であるときに不要な漏れ電流を著しく減少させることができ、ＦｉｎＦＥＴ１００がオン状態であるときに所望のオン状態チャネル電流を増加させることができるように、層１０４を備えるバックゲートは、ＦｉｎＦＥＴ１００をオンおよびオフにする能力を向上する。
ＦｉｎＦＥＴ１００をオンまたはオフにするため、電圧が、ゲート１１２および層１０４に提供され、ここで、電圧は、ＦｉｎＦＥＴのタイプに依存する。たとえば、ｎタイプＦｉｎＦＥＴ１００をオンにするために、レール１２０の電圧により表される、好適に選択された第１の正の電圧をゲート１１２に印加することができ、レール１２２の電圧により表される、好適に選択された第２の正の電圧を、バックゲートコンタクト１１６を経由して層１０４に印加することができる。機能ユニット１２４および１２６は、ゲート１１２およびバックゲートコンタクト１１６をそれらのそれぞれのレールに結合するための回路要素を表す。接続線１２８および１３０は、ゲート１１２およびバックゲートコンタクト１１６への電気接続をもたらす、様々な金属層およびバイア（簡潔にするために図示せず）についての簡略表現である。図１にやはり示されるのは、層１０４およびゲート１１２へグランド（ゼロ）電圧を提供するグランドレール１３２である。ｎタイプＦｉｎＦＥＴ１００では、ＦｉｎＦＥＴ１００をオフにするため、ゲート１１２およびバックゲートコンタクト１１６をグランド電圧に保持することができる。
レール１２０のための電圧は、レール１２２のための電圧と異なる値であってよく、またはそれらが同じ値であってよく、その場合、レール１２０と１２２は、単一のレールを構成すると考えることができる。これらの電圧のうちの一方または両方は、他の回路要素のために使用される電力レール１３２の電圧により表される、ハイ電圧（ＶＣＣ）と異なる値であってよい。
ＦｉｎＦＥＴ１００がｐタイプＦｉｎＦＥＴである場合では、機能ユニット１２４および１２６がゲート１１２をレール１２０にバックゲートコンタクト１１６をレール１２２に結合するように構成されるときにＦｉｎＦＥＴ１００をオンにすることができるが、ここで、レール１２０および１２２の電圧は、ｐタイプＦｉｎＦＥＴのために好適に選択される。いくつかの実施形態では、これらの電圧は、グランド電位であってよい。ＦｉｎＦＥＴ１００をオフにするため、ゲート１１２およびバックゲートコンタクト１１６を電力レール１３２に結合することを実施することができる。
図６は、ＦｉｎＦＥＴ１００をオンにするために、ゲート１１２およびバックゲートコンタクト１１６を、それらのそれぞれのレールに結合することを示す。ステップ６０２では、ゲート（１１２）は、ＦｉｎＦＥＴ１００をオンにするために、第１のレール（たとえば、１２０）に結合される。バックゲートコンタクト１６６をレール１２２に結合することは、ＦｉｎＦＥＴ１００のバックゲートを結合することと見なすことができ、ここで、バックゲートは、層１０４で識別される。ステップ６０４についてバックゲートという用語を使用すると、バックゲート（１０４）は、ＦｉｎＦＥＴ１００をオンにするために第２のレール（たとえば、１２２）に結合される。ステップ６０２は、必ずしもステップ６０４の前に実施される必要はなく、両方のステップを本質的に同時に実施することができる。
図１に示されるのは、ＦｉｎＦＥＴ１００の層１０４（バックゲート）およびソース／ドレイン拡散（図１に図示せず）の両方を、他のアクティブなデバイス（図示せず）のバックゲートおよびソース／ドレイン拡散から分離するための、深いトレンチ分離（ＤＴＩ）領域１１８である。図示を簡潔にするために、ＤＴＩ領域の一部のみが示されるが、実際には、ＤＴＩ領域１１８は、ＦｉｎＦＥＴ１００構造のすべてを他のアクティブなデバイスから電気的に分離するように延在し、または反復される。パッシベーション層または他の金属層などのさらなる層を、図１に示される構造より上に形成するが、そのようなさらなる集積層は当業界でよく知られており、図示を簡潔にするために示されない。
図２は、上に議論された実施形態に従うプロセスフロー図を示す。小さいバンドギャップの第１のＧａＡｓ層は、Ｓｉ基板上に形成され（２０２）、その後、第１のＧａＡｓ層上に、大きいバンドギャップのＡｌＡｓエッチストップ層を形成する（２０４）。小さいバンドギャップの第２のＧａＡｓ層は、ＡｌＡｓエッチストップ層上に形成され（２０６）、次いで、フィンチャネルを形成するためにエッチングされる（２０８）。ゲート誘電体は、フィンチャネルの上方に形成され（２１０）、その後、金属ゲートをエッチングして、形成する（２１２）。ＡｌＡｓ層を通って第１のＧａＡｓ層にトレンチがエッチングされ、バックゲートコンタクトが形成され（２１４）、ＤＴＩ領域がＳｉ基板を掘り下げて形成される（２１６）。ＦｉｎＦＥＴを形成するために必要なすべてのステップは図２に示されないが、そのようなさらなるステップは当業界でよく知られている。
いくつかの実施形態は、チャネル１０８の多数キャリア移動度を増加させるためのストレッサを含む場合がある。図３は、ストレッサ３０２および３０４を備えるＦｉｎＦＥＴ３００の横断面図を示す。図３の横断面図は、チャネル１０８に沿った平行な平面でとられ、ソース／ドレイン拡散３０６および３０８の横断面図を含む。図３は、側壁スペーサ３１０および３１２ならびにＤＴＩ領域３１４および３１６の横断面図をやはり含む。
ストレッサ３０２および３０４の組成は、一般的に、チャネル１０８のために使用される材料、およびＦｉｎＦＥＴ３００がｎタイプ（ｎＭＯＳ）であるかｐタイプ（ｐＭＯＳ）であるかに依存することになる。たとえば、チャネル１０８がＳｉチャネルである場合、いくつかの実施形態では、ストレッサ３０２および３０４は、ＦｉｎＦＥＴ３００がｐタイプであるとき、シリコンゲルマニウム合金（ＳｉＧｅ）を含むことができ、ＦｉｎＦＥＴ３００がｎタイプであるとき、炭化シリコン合金（ＳｉＣ）を含むことができる。ＳｉＧｅ合金は、ｐタイプＦｉｎＦＥＴのための正孔移動度を増加させるように、チャネル１０８に圧縮応力を付与し、ＳｉＣ合金は、ｎタイプＦｉｎＦＥＴのための電子移動度を増加させるように、引張応力を付与する。ストレッサ３０２および３０４は、層１０６から開始して、または層１０４から開始して、エピタキシャル成長させることができ、図３に示されるように、ソース／ドレイン拡散３０６および３０８の中に埋め込まれる。ＩＩＩ−Ｖ族またはＩＩ−ＶＩ族半導体化合物、Ｇｅ、ＳｉＧｅ、グラフェンまたはカーボンナノチューブを有するチャネル材料では、ストレッサ３０２および３０４は、ストレッサの利点を最大化し、多数キャリア移動度を向上させるために異なる場合がある。
ストレッサ３０２および３０４は、層１０４および１０６の上に成長させる場合がある。なぜならば、これらの層は単結晶構造を有し、すなわち、それらは、各々均一の結晶格子を呈するからである。これを、従来型のＳＯＩ（シリコンオンインシュレータ）ＦｉｎＦＥＴと比較すると、従来型のＳＯＩ ＦｉｎＦＥＴは、そのフィンチャネルの下にバリアをやはり有するが、そこでのバリアはたとえば埋込酸化物層（ＢＯＸ）などの単結晶ではない。そのような従来型のＳＯＩ ＦｉｎＦＥＴでは、ストレッサは、ＢＯＸを通して良好に成長できない。
層１０６が単結晶であるので、ストレッサ３０２および３０４は、完全に層１０６を通して成長することができ、ＦｉｎＦＥＴ３００の中に比較的深く埋め込まれ、比較的大きい体積をもたらす。埋込ストレッサ３０２および３０４についての比較的大きい体積は、チャネル１０８の多数キャリア移動度の増加に寄与するのに役に立つ。
したがって、図４は、図２のフロー図に加えることができるプロセスステップを示す。ステップ４０２では、トレンチが層１０６の中に形成され、その後、形成されたトレンチの中にソース／ドレイン拡散に隣接してストレッサをエピタキシャル成長させる（４０４）。ステップ４０２は、同様に、層１０４の中にトレンチを形成することを含む場合がある。
図５は、実施形態を適用できるワイヤレス通信システムを示す。図５は、基地局５０４Ａ、５０４Ｂ、および５０４Ｃを備えるワイヤレス通信ネットワーク５０２を示す。図５は、セルラーフォン、タブレット、またはコンピュータもしくはコンピュータシステムなど、セルラーフォンネットワークに好適な何らかの他の種類の通信デバイスなどのモバイル通信デバイスであってよい、５０６と標示される通信デバイスを示す。通信デバイス５０６は、モバイルである必要はない。図５の特定の例では、通信デバイス５０６は、基地局５０４Ｃに関連付けられたセル内に位置する。矢印５０８および５１０は、それぞれアップリンクチャネルおよびダウンリンクチャネルを図式的に表しており、そのチャネルによって、通信デバイス５０６は基地局５０４Ｃと通信する。
実施形態は、たとえば、通信デバイス５０６もしくは基地局５０４Ｃ、またはその両方に関連付けられるデータ処理システムにおいて用いられてもよい。図５は、本明細書において記載される実施形態が利用される場合がある数多くの適用例のうちの１つのみを示す。
様々な異なる技術および技法のいずれかを使用して、情報および信号を表すことができることを、当業者は了解するであろう。たとえば、上の記載全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表すことができる。
さらに、当業者は、本明細書に開示された実施形態に関連して記載される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることをさらに理解するであろう。ハードウェアとソフトウェアのこの互換性を明確に示すため、様々な例示の構成要素、ブロック、モジュール、回路、およびステップが、一般的にそれらの機能性の点で上に記載されてきた。そのような機能性がハードウェアまたはソフトウェアとして実装されるかどうかは、特定の用途および全体的なシステムに課せられる設計制約に依存する。当業者は、説明された機能を各々の特定の応用分野について様々な方式で実装してもよいが、そのような実装判断は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
本明細書に開示される実施形態に関して記載される方法、シーケンス、および／またはアルゴリズムは、ハードウェア中で直接、プロセッサにより実行されるソフトウェアモジュール中で、または２つの組合せで具現化することができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形の記憶媒体中に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み込み、記憶媒体へ情報を書き込むことができるように、プロセッサと結合される。代替として、記憶媒体は、プロセッサと一体であってよい。
したがって、本発明の実施形態は、バックゲートを有し、パンチスルーなしで、フィン高さのばらつきを減少させたＦｉｎＦＥＴのための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は例示の例に限定されず、本明細書に記載される機能性を実施するための任意の手段は、本発明の実施形態に含まれる。
上記の開示が本発明の例示の実施形態を示す一方で、添付される請求項により規定されるような、本発明の範囲から逸脱することなく、本明細書に様々な変形および変更を行うことができることに留意されたい。本明細書で記載される本発明の実施形態に従う方法クレームの機能、ステップ、および／または動作は、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数形で記載され、特許請求される場合があるが、単数形への限定が明示的に言及されない限り、複数形が意図される。
１００ ＦｉｎＦＥＴ
１０２ 基板
１０４ 層
１０６ 層
１０８ チャネル
１１０ ゲート誘電体
１１２ ゲート
１１４ 層間誘電体
１１６ バックゲートコンタクト
１１８ 深いトレンチ分離（ＤＴＩ）領域
１２０ レール
１２２ レール
１２４ 機能ユニット
１２６ 機能ユニット
１２８ 接続線
１３０ 接続線
１３２ 電力レール
３００ ＦｉｎＦＥＴ
３０２ ストレッサ
３０４ ストレッサ
３０６ ソース／ドレイン拡散
３０８ ソース／ドレイン拡散
３１０ 側壁スペーサ
３１２ 側壁スペーサ
３１４ ＤＴＩ領域
３１６ ＤＴＩ領域
５０２ ワイヤレス通信ネットワーク
５０４Ａ 基地局
５０４Ｂ 基地局
５０４Ｃ 基地局
５０６ 通信デバイス
５０８ 矢印
５１０ 矢印

Claims (30)

  1. 基板と、
    前記基板中に形成される第１の層を備えるバックゲートであって、前記第１の層が第１の半導体を備える、バックゲートと、
    前記第１の層の上方に形成される第２の層であって、第２の半導体を備える第２の層と、
    前記第２の層の上方に形成されるフィンチャネルであって、第３の半導体を備えるフィンチャネルと、
    前記第２の層を通り、前記第１の層と電気接触する、バックゲートコンタクトと、
    前記基板を掘り下げて形成される深いトレンチ分離領域と
    を備え、
    前記第１の半導体が第１のバンドギャップを有し、前記第３の半導体が第３のバンドギャップを有し、前記第２の半導体が前記第１のバンドギャップおよび第２のバンドギャップよりも大きい前記第２のバンドギャップを有する、
    ＦｉｎＦＥＴ。
  2. 前記第１、第２、および第３の半導体が、ＩＩＩ−Ｖ族半導体化合物、ＩＩ−ＶＩ族半導体化合物、ＩＶ族半導体元素または化合物、グラフィン、およびカーボンナノチューブからなるグループから各々選択される、請求項１に記載のＦｉｎＦＥＴ。
  3. 前記第１および第３の半導体が各々ＧａＡｓを含み、前記第２の半導体がＡｌＡｓを含む、請求項２に記載のＦｉｎＦＥＴ。
  4. 前記第１のバンドギャップが前記第３のバンドギャップと等しい、請求項１に記載のＦｉｎＦＥＴ。
  5. 前記フィンチャネルの上方に形成される誘電体層と、
    前記誘電体層の上方に形成されるゲートと
    をさらに備える、請求項１に記載のＦｉｎＦＥＴ。
  6. 前記ＦｉｎＦＥＴをオンにする第１の電圧を提供するために前記ゲートに結合される第１のレールと、
    前記ＦｉｎＦＥＴをオンにする第２の電圧を提供するために前記バックゲートコンタクトに結合される第２のレールと
    をさらに備える、請求項５に記載のＦｉｎＦＥＴ。
  7. 前記第１のレールと第２のレールとが同じ電圧である、請求項６に記載のＦｉｎＦＥＴ。
  8. 前記フィンチャネルに応力を提供するために、前記第２の層の中にエピタキシャル成長される第１のストレッサと第２のストレッサと
    をさらに備える、請求項１に記載のＦｉｎＦＥＴ。
  9. 前記フィンチャネルに隣接し、前記第１のストレッサに隣接する、第１のソース／ドレイン拡散と、
    前記フィンチャネルに隣接し、前記第２のストレッサに隣接する、第２のソース／ドレイン拡散と
    をさらに備える、請求項８に記載のＦｉｎＦＥＴ。
  10. 前記ＦｉｎＦＥＴをオンにする第１の電圧を提供するために前記ゲートに結合される第１のレールと、
    前記ＦｉｎＦＥＴをオンにする第２の電圧を提供するために前記バックゲートコンタクトに結合される第２のレールと
    をさらに備える、請求項９に記載のＦｉｎＦＥＴ。
  11. 前記ＦｉｎＦＥＴがｎタイプである場合、前記第１の層が、１×１０１９ｃｍ−３から１×１０２２ｃｍ−３の範囲のドーピング濃度で、多量にｐタイプでドープされ、前記ＦｉｎＦＥＴがｐタイプである場合、前記第１の層が、１×１０１９ｃｍ−３から１×１０２２ｃｍ−３の範囲のドーピング濃度で、多量にｎタイプでドープされる、請求項１に記載のＦｉｎＦＥＴ。
  12. 前記ＦｉｎＦＥＴがｎタイプである場合、前記第２の層が、１×１０１３ｃｍ−３から１×１０１７ｃｍ−３の範囲のドーピング濃度で、軽くｐタイプでドープされ、前記ＦｉｎＦＥＴがｐタイプである場合、前記第２の層が、１×１０１３ｃｍ−３から１×１０１７ｃｍ−３の範囲のドーピング濃度で、軽くｎタイプでドープされる、請求項１１に記載のＦｉｎＦＥＴ。
  13. 前記第２の層がドープされない、請求項１１に記載のＦｉｎＦＥＴ。
  14. 前記ＦｉｎＦＥＴが、セルラーフォン、タブレット、コンピュータシステム、および基地局からなるグループから選択されるデバイス中で使用される、請求項１に記載のＦｉｎＦＥＴ。
  15. ＦｉｎＦＥＴを製造する方法であって、
    基板の中に第１の半導体層を形成するステップと、
    前記第１の半導体層の上方に第２の半導体層を形成するステップと、
    前記第２の半導体層の上方に第３の半導体層を形成するステップと、
    ＦｉｎＦＥＴフィンチャネルを形成するために前記第３の半導体層をエッチングするステップと、
    前記第２の半導体層を通って前記第１の半導体層までエッチングして、前記第１の半導体層への電気的なバックゲートコンタクトを形成するステップと、
    前記基板に深いトレンチ分離領域を形成するステップと
    を含み、
    前記第１、第２、および第３の半導体層が、それぞれ第１のバンドギャップ、第２のバンドギャップ、および第３のバンドギャップを各々有し、前記第２のバンドギャップが前記第１のバンドギャップおよび前記第２のバンドギャップよりも大きい、
    方法。
  16. 前記ＦｉｎＦＥＴフィンチャネルの上方に誘電体層を形成するステップと、
    前記誘電体層の上方にゲートを形成するステップと
    をさらに含む、請求項１５に記載の方法。
  17. 前記第１のバンドギャップが前記第３のバンドギャップと等しい、請求項１５に記載の方法。
  18. 前記第２の層の中に第１のトレンチを形成するステップと、
    前記ＦｉｎＦＥＴフィンチャネルに応力を提供するために、前記第１のトレンチの中に第１のストレッサをエピタキシャル成長させるステップと、
    前記第２の層の中に第２のトレンチを形成するステップと、
    前記ＦｉｎＦＥＴフィンチャネルに応力を提供するために、前記第２のトレンチの中に第２のストレッサをエピタキシャル成長させるステップと
    をさらに含む、請求項１５に記載の方法。
  19. 前記第１および第２のストレッサが、シリコンゲルマニウム合金（ＳｉＧｅ）、炭化シリコン合金（ＳｉＣ）、ＩＩＩ−Ｖ族半導体化合物、ＩＩ−ＶＩ族半導体化合物、ＩＶ族半導体元素または化合物からなるグループから選択される、請求項１８に記載の方法。
  20. 第１のソース／ドレイン拡散に隣接して前記第１のストレッサをエピタキシャル成長させるステップと、
    第２のソース／ドレイン拡散に隣接して前記第２のストレッサをエピタキシャル成長させるステップと
    をさらに含む、請求項１８に記載の方法。
  21. 前記ＦｉｎＦＥＴフィンチャネルの上方に誘電体層を形成するステップと、
    前記誘電体層の上方にゲートを形成するステップと
    をさらに含む、請求項２０に記載の方法。
  22. 前記第１の層の中に前記第１のトレンチを形成するステップと、
    前記第１の層の中に前記第２のトレンチを形成するステップと
    をさらに含む、請求項１８に記載の方法。
  23. 前記第１、第２、および第３の半導体層が、ＩＩＩ−Ｖ族半導体化合物、ＩＩ−ＶＩ族半導体化合物、ＩＶ族半導体元素または化合物、グラフィン、およびカーボンナノチューブからなるグループから各々選択される、請求項１５に記載の方法。
  24. 前記第１および第３の半導体層が各々ＧａＡｓを含み、前記第２の半導体層がＡｌＡｓを含む、請求項２３に記載の方法。
  25. 前記ＦｉｎＦＥＴがｎタイプである場合、前記第１の層を、１×１０１９ｃｍ−３から１×１０２２ｃｍ−３の範囲のドーピング濃度で、ｐタイプでドープし、
    前記ＦｉｎＦＥＴがｐタイプである場合、前記第１の層を、１×１０１９ｃｍ−３から１×１０２２ｃｍ−３の範囲のドーピング濃度で、ｎタイプでドープする、
    請求項１５に記載の方法。
  26. 前記ＦｉｎＦＥＴがｎタイプである場合、前記第２の層を、１×１０１３ｃｍ−３から１×１０１７ｃｍ−３の範囲のドーピング濃度で、ｐタイプでドープし、
    前記ＦｉｎＦＥＴがｐタイプである場合、前記第２の層を、１×１０１３ｃｍ−３から１×１０１７ｃｍ−３の範囲のドーピング濃度で、ｎタイプでドープする、
    請求項２５に記載の方法。
  27. 前記第２の層がドープされない、請求項２５に記載の方法。
  28. ＦｉｎＦＥＴをオンにする方法であって、前記ＦｉｎＦＥＴがゲート、バックゲート、および基板を備え、方法が、
    前記ＦｉｎＦＥＴの前記ゲートを第１のレールに結合するステップと、
    前記ＦｉｎＦＥＴの前記バックゲートを第２のレールに結合するステップであって、前記バックゲートが、前記基板中に形成される第１の層を備え、第１の半導体を備えるステップと
    を含み、
    前記ゲートが、第２の層の上方に形成されるフィンチャネルの上方に形成され、前記第２の層が前記第１の層の上方に形成されて第２の半導体を備え、前記フィンチャネルが第３の半導体を備え、
    前記第１の半導体が第１のバンドギャップを有し、前記第３の半導体が第３のバンドギャップを有し、前記第２の半導体が前記第１のバンドギャップおよび第２のバンドギャップよりも大きい前記第２のバンドギャップを有する、
    方法。
  29. 前記第１のレールと第２のレールとが同じ電圧である、請求項２８に記載の方法。
  30. 前記第１のバンドギャップと前記第３のバンドギャップが互いに等しい、請求項２８に記載の方法。
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