JP2017504192A5

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Publication number: JP2017504192A5
Application number: JP2016539219A
Authority: JP
Filing date: 2014-12-12
Publication date: 2018-01-25
Anticipated expiration: 2034-12-12

Claims

集積回路であって、
基板であって、前記基板の頂部表面まで延在する半導体材料を含む、前記基板と、
前記基板に配置されるフィールド酸化物と、
第１の極性の第１の金属酸化物半導体（ＭＯＳ）トランジスタであって、
前記半導体材料の前記頂部表面におけるゲート誘電体層と、
前記第１のＭＯＳトランジスタの前記ゲート誘電体層の上のゲートと、
前記第１のＭＯＳトランジスタの前記ゲートと前記フィールド酸化物との間の前記基板における第１のエピタキシャルソース・ドレイン領域であって、前記フィールド酸化物に隣接し、前記第１のエピタキシャルソース・ドレイン領域が前記フィールド酸化物の頂部表面において前記フィールド酸化物から或るギャップにより横方向に分離されるように前記フィールド酸化物に面する或る角度のファセットを有し、前記ギャップが前記フィールド酸化物の前記頂部表面から少なくとも２０ナノメートル下方に延在する、前記第１のエピタキシャルソース・ドレイン領域と、
前記第１のエピタキシャルソース・ドレイン領域とは反対側で、前記第１のＭＯＳトランジスタの前記ゲートに近接する前記基板における第２のエピタキシャルソース・ドレイン領域と、
前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接するソース・ドレインスペーサと、
を含む、前記第１のＭＯＳトランジスタと、
前記フィールド酸化物の上のゲート構造であって、
前記フィールド酸化物の上のゲートであって、前記ゲート構造のゲートが前記フィールド酸化物の端部に重ならないような、前記ゲートと、
前記ゲート構造の前記ゲートに横方向に近接するソース・ドレインスペーサと、
を含む、前記ゲート構造と、
前記ギャップにおける二酸化シリコンベースの誘電性材料のギャップ充填材であって、前記フィールド酸化物に隣接し、前記第１のエピタキシャルソース・ドレイン領域へ下方に延在し、前記ギャップの底部で前記第１のエピタキシャルソース・ドレイン領域に接する、前記ギャップ充填材と、
前記第１のエピタキシャルソース・ドレイン領域の前記或る角度のファセット上の金属シリサイドと、
前記第１のエピタキシャルソース・ドレイン領域の前記或る角度のファセット上の前記金属シリサイド上のコンタクトと、
を含む、集積回路。
請求項１に記載の集積回路であって、
前記フィールド酸化物の頂部表面が、前記ゲート誘電体層の下の前記基板の前記頂部表面の２０ナノメートル内で共面である、集積回路。
請求項１に記載の集積回路であって、
前記ゲート構造の前記ソース・ドレインスペーサが主として非シリコン二酸化物の誘電性材料であり、前記金属シリサイドが前記第１のエピタキシャルソース・ドレイン領域の少なくとも半分を覆う、集積回路。
請求項３に記載の集積回路であって、
前記第１のＭＯＳトランジスタの前記ソース・ドレインスペーサと前記ゲート構造の前記ソース・ドレインスペーサとの下に二酸化シリコンベースの誘電性材料のスペーサライナーを更に含む、集積回路。
請求項１に記載の集積回路であって、
前記ゲート構造の前記ソース・ドレインスペーサが主として二酸化シリコンベースの誘電性材料であり、前記ギャップ充填材が前記ゲート構造の前記ソース・ドレインスペーサの一部であり、前記金属シリサイドが前記第１のエピタキシャルソース・ドレイン領域の少なくとも３分の１を覆う、集積回路。
請求項１に記載の集積回路であって、
前記金属シリサイドが、主としてニッケルシリサイドである、集積回路。
請求項１に記載の集積回路であって、
第２の反対の極性の第２のＭＯＳトランジスタを更に含む、集積回路。
請求項１に記載の集積回路であって、
前記第１のＭＯＳトランジスタがｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタであり、前記第１のエピタキシャルソース・ドレイン領域と前記第２のエピタキシャルソース・ドレイン領域とがシリコンゲルマニウムを含む、集積回路。
請求項１に記載の集積回路であって、
前記第１のＭＯＳトランジスタがｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、前記第１のエピタキシャルソース・ドレイン領域と前記第２のエピタキシャルソース・ドレイン領域とがリンドープされたシリコンを含む、集積回路。
集積回路を形成する方法であって、
基板の頂部表面まで延在する半導体材料を含む前記基板を提供することと、
前記基板にフィールド酸化物を形成することと、
第１の極性の第１のＭＯＳトランジスタのゲートと前記フィールド酸化物との間で前記基板に前記第１のＭＯＳトランジスタの第１のエピタキシャルソース・ドレイン領域を形成することであって、前記第１のエピタキシャルソース・ドレイン領域が前記フィールド酸化物に面する或る角度のファセットを有して前記フィールド酸化物に隣接するように、前記第１のエピタキシャルソース・ドレイン領域が、前記フィールド酸化物の頂部表面において、前記フィールド酸化物の前記頂部表面から少なくとも２０ナノメートル下方に延在する、或るギャップにより、前記フィールド酸化物から横方向に分離されるように、前記第１のエピタキシャルソース・ドレイン領域を形成し、同時に、前記第１のＭＯＳトランジスタの前記ゲートに近接し、前記第１のエピタキシャルソース・ドレイン領域とは反対側の前記基板において前記第１のＭＯＳトランジスタの第２のエピタキシャルソース・ドレイン領域を形成することと、
前記第１のＭＯＳトランジスタの上の二酸化シリコンベースの誘電性材料の層と、前記第１のエピタキシャルソース・ドレイン領域に近接して前記フィールド酸化物の上に位置するゲート構造とを形成することであって、前記ゲート構造のゲートが前記フィールド酸化物の端部に重ならず、前記二酸化シリコンベースの誘電性材料の層が前記ギャップ内へ延在する、前記形成することと、
前記フィールド酸化物に隣接し、前記第１のエピタキシャルソース・ドレイン領域へ下方に延在して前記ギャップの底部で前記第１のエピタキシャルソース・ドレイン領域に接するギャップ充填材を形成するように、前記ギャップにおける前記二酸化シリコンベースの誘電体の層の一部を残して、前記第１のエピタキシャルソース・ドレイン領域の上から前記二酸化シリコンベースの誘電性材料の層の一部を取り除くことと、
前記第１のエピタキシャルソース・ドレイン領域の前記或る角度のファセット上に金属シリサイドを形成することと、
前記第１のエピタキシャルソース・ドレイン領域の前記或る角度のファセット上の前記金属シリサイド上にコンタクトを形成することと、
を含む、方法。
請求項１０に記載の方法であって、
前記フィールド酸化物の頂部表面が、前記第１のＭＯＳトランジスタのゲート誘電体層の下の前記基板の前記頂部表面の２０ナノメートル内で共面である、方法。
請求項１０に記載の方法であって、
前記第１のＭＯＳトランジスタと前記ゲート構造と前記ギャップ充填材との上に、主として非シリコン二酸化物材料であるスペーサ材料のコンフォーマル層を形成することと、
前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接するソース・ドレインスペーサと前記ゲート構造の前記ゲートに横方向に近接するソース・ドレインスペーサとを形成するために、前記金属シリサイドが前記第１のエピタキシャルソース・ドレイン領域の少なくとも半分を覆うように、前記ギャップ充填材と前記第１のエピタキシャルソース・ドレイン領域と前記第２のエピタキシャルソース・ドレイン領域との上からと、前記第１のＭＯＳトランジスタと前記ゲート構造との前記ゲートの頂部の上から、前記スペーサ材料のコンフォーマル層を取り除くことと、
を更に含む、方法。
請求項１２に記載の方法であって、
前記スペーサ材料のコンフォーマル層が主としてシリコン窒化物である、方法。
請求項１２に記載の方法であって、
前記スペーサ材料のコンフォーマル層を形成する前に、前記第１のＭＯＳトランジスタと前記ゲート構造と前記ギャップ充填材との上に二酸化シリコンベースの誘電性材料のスペーサライナーを形成することと、
前記スペーサ材料のコンフォーマル層を取り除いた後に、前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接する前記ソース・ドレインスペーサと前記ゲート構造の前記ゲートに横方向に近接する前記ソース・ドレインスペーサとにより露出された前記スペーサライナーを取り除くことと、
を更に含む、方法。
請求項１０に記載の方法であって、
前記二酸化シリコンベースの誘電性材料の層がスペーサ層であり、
前記二酸化シリコンベースの誘電性材料の層の前記一部を取り除くことが、前記ギャップ充填材が前記ゲート構造の前記ゲートに横方向に近接する前記ソース・ドレインスペーサの一部であるように、前記金属シリサイドが前記第１のエピタキシャルソース・ドレイン領域の少なくとも３分の１を覆うように、前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接するソース・ドレインスペーサと前記ゲート構造の前記ゲートに横方向に近接するソース・ドレインスペーサとを残す異方性エッチングプロセスによって実施される、方法。
請求項１５に記載の方法であって、
前記第１のＭＯＳトランジスタと、前記ゲート構造と、前記ギャップ充填材と、前記第１のＭＯＳトランジスタの前記ゲートに横方向に近接する前記ソース・ドレインスペーサと、前記ゲート構造の前記ゲートに横方向に近接する前記ソース・ドレインスペーサとの上に、非シリコン二酸化物ベースの犠牲層を形成することと、
前記金属シリサイドを形成する前に、前記第１のＭＯＳトランジスタの前記ソース・ドレインスペーサ上の犠牲スペーサと前記ゲート構造の前記ソース・ドレインスペーサ上の犠牲スペーサとを形成するために、前記第１のエピタキシャルソース・ドレイン領域の一部と前記第２のエピタキシャルソース・ドレイン領域の一部との上からと、前記第１のＭＯＳトランジスタと前記ゲート構造との前記ゲートの頂部の上から、前記非シリコン二酸化物ベースの犠牲層を異方性エッチングプロセスにより取り除くことと、
前記金属シリサイドを形成した後に、前記第１のＭＯＳトランジスタの前記ソース・ドレインスペーサ上の前記犠牲スペーサと前記ゲート構造の前記ソース・ドレインスペーサ上の犠牲スペーサとを取り除くことと、
を更に含む、方法。
請求項１０に記載の方法であって、
前記集積回路が、第２の反対の極性の第２のＭＯＳトランジスタを含む、方法。
請求項１０に記載の方法であって、
前記第１のＭＯＳトランジスタがＰＭＯＳトランジスタであり、前記第１のエピタキシャルソース・ドレイン領域と前記第２のエピタキシャルソース・ドレイン領域とがシリコンゲルマニウムを含む、方法。
請求項１０に記載の方法であって、
前記第１のＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記第１のエピタキシャルソース・ドレイン領域と前記第２のエピタキシャルソース・ドレイン領域とがリンドープされたシリコンを含む、方法。