JP2017221006A - Ｄｃ／ｄｃコンバータおよびその制御回路、制御方法、電子機器 - Google Patents

Abstract

【課題】異常の自己診断機能を備えるマルチフェーズＤＣ／ＤＣコンバータを提供する。【解決手段】エラーアンプ２０２は、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢとその目標値ＶＲＥＦの誤差を増幅し、誤差信号ＶＥＲＲを生成する。複数のパルス変調器２０４は、複数チャンネルに対応し、それぞれが誤差信号にもとづいてパルス信号ＳＰＷＭを生成する。複数のドライバ２０６は、複数チャンネルに対応し、それぞれが対応するパルス信号ＳＰＷＭにもとづいて、対応するスイッチングトランジスタＭ１を駆動する。異常検出部２２０は、複数チャンネルそれぞれのスイッチングトランジスタＭ１のゲート信号ＨＧの積分値または平均値に応じた複数の第１検出信号を比較することにより、異常を検出する。【選択図】図２

Description

本発明は、ＤＣ／ＤＣコンバータに関する。

さまざまな電子機器において、ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータが使用される。ＤＣ／ＤＣコンバータの入力電流のリップルを抑制するために、マルチフェーズのＤＣ／ＤＣコンバータが用いられる。図１は、マルチフェーズの降圧（Buck）ＤＣ／ＤＣコンバータ（単にＤＣ／ＤＣコンバータと称する）９００の回路図である。ＤＣ／ＤＣコンバータ９００は、入力ライン９０２に直流入力電圧Ｖ_ＩＮを受け、出力ライン９０４に降圧された出力電圧Ｖ_ＯＵＴを発生する。ＤＣ／ＤＣコンバータ９００は、Ｍチャンネル（Ｍは２以上の整数）で構成される。ＤＣ／ＤＣコンバータ９００はチャンネルごとに、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１を有し、全Ｍチャンネルに共通の出力キャパシタＣ１を有する。なお、本明細書において必要に応じてチャンネル番号を添え字で示す。

コントローラ９１０は、Ｍチャンネルで共通のエラーアンプ９１２と、チャンネルごとに設けられたパルス変調器９１４＿１〜９１４＿Ｍと、チャンネルごとに設けられたドライバ９２２＿１〜９２２＿Ｍと、を備える。抵抗Ｒ１１、Ｒ１２は、出力電圧Ｖ_ＯＵＴを分圧し、出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢを生成する。エラーアンプ９１２は、フィードバック信号Ｖ_ＦＢとその目標値である基準電圧Ｖ_ＲＥＦの誤差を増幅し、誤差に応じた誤差信号Ｖ_ＥＲＲを生成する。誤差信号Ｖ_ＥＲＲは、複数チャンネルのパルス変調器９１４＿１〜９１４＿Ｍに供給される。

各チャンネルのパルス変調器９１４は、誤差信号Ｖ_ＥＲＲに応じたデューティ比を有するパルス信号Ｓ_ＰＷＭを生成する。

図１のＤＣ／ＤＣコンバータ９００をマルチフェーズ動作させるとき、複数チャンネルのパルス変調器９１４＿１〜９１４＿Ｍは、異なる位相で動作する。たとえばＭフェーズで動作する場合、パルス変調器９１４＿１〜９１４＿Ｍの位相差は、３６０°／Ｍとなる。

特開２０１３−１２６３３５号公報

正常に動作するＤＣ／ＤＣコンバータ９００では、複数チャンネルのインダクタＬ１それぞれに、均等に電流が流れることとなる。ところが、いずれかのチャンネルにおいて異常が発生していると、あるチャンネルに電流が偏り、そのチャンネルの回路素子の負担が大きくなるおそれがある。あるいは電流の偏りによって、入力電流のリップルが大きくなり、マルチフェーズの利点が失われてしまう。

このような問題は降圧ＤＣ／ＤＣコンバータのみでなく、昇圧（Boost）ＤＣ／ＤＣコンバータ、あるいは昇降圧コンバータにおいても生じうる。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、異常を自己診断可能なマルチフェーズＤＣ／ＤＣコンバータおよびその制御回路の提供にある。

本発明のある態様は、複数チャンネルを有するマルチフェーズのＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、誤差信号にもとづいて、複数チャンネルのパルス信号を生成するパルス変調器と、複数チャンネルに対応し、それぞれが対応するパルス信号にもとづいて、対応するスイッチングトランジスタを駆動する複数のドライバと、複数チャンネルそれぞれのスイッチングトランジスタのゲート信号の積分値または平均値に応じた複数の第１検出信号にもとづいて異常を検出する異常検出部と、を備える。

正常動作するマルチフェーズＤＣ／ＤＣコンバータでは、各チャンネルのスイッチングトランジスタは、実質的に同一デューティ比で、所定の位相差を維持しながらスイッチングする。したがって、正常状態では、各スイッチングトランジスタのゲート信号の積分値あるいは平均値である第１検出信号は、実質的に等しくなる。反対にいずれかのチャンネルにおいて異常が生じていると、第１検出信号が他のチャンネルと異なる電圧レベルとなる。この態様によれば、複数チャンネルの第１検出信号を比較することで、異常を自己診断できる。

異常検出部は、複数チャンネルに対応し、それぞれが、対応するスイッチングトランジスタのゲート信号の積分値または平均値に応じた前記第１検出信号を生成する複数の第１検出信号生成部と、複数チャンネルについて得られる複数の第１検出信号を比較する比較部と、を含んでもよい。

第１検出信号生成部は、アナログの積分器を含んでもよい。第１検出信号生成部は、アナログのローパスフィルタを含んでもよい。

異常検出部は、各第１検出信号を、少なくとも別の２つの第１検出信号と比較してもよい。これにより異常チャンネルを特定することが可能となる。

異常検出部は、複数の第１検出信号から選ばれる２個のすべての組み合わせを比較してもよい。これにより高精度な異常検出が実現できる。

ＤＣ／ＤＣコンバータは同期整流型であってもよい。異常検出部は、複数チャンネルそれぞれの同期整流トランジスタのゲート信号の積分値または平均値を示す複数の第２検出信号を比較することにより、異常の生じているチャンネルを判定してもよい。
スイッチングトランジスタに加えて、同期整流トランジスタのスイッチング状態も監視することにより、異常検出の精度を高めることができる。

異常検出部は、複数チャンネルに対応し、それぞれが、対応する同期整流トランジスタのゲート信号の積分値または平均値に応じた第２検出信号を生成する複数の第２検出信号生成部をさらに含んでもよい。

あるチャンネルにおいて異常が判定されたとき、当該異常チャンネルの動作を停止し、残りの正常チャンネルを継続動作させてもよい。これにより異常状態においても、負荷を駆動し続けることができる。

残りの正常チャンネルの個数に応じて、位相差を変更してもよい。これにより系の安定性を高めることができる。

制御回路は、異常と判定されたとき、外部に通知する通知部をさらに備えてもよい。

制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様はＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは上述のいずれかの制御回路を備える。

本発明の別の態様は、電子機器に関する。電子機器は、上述のＤＣ／ＤＣコンバータを備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、マルチフェーズコンバータの異常を検出できる。

マルチフェーズの降圧ＤＣ／ＤＣコンバータの回路図である。 実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータの回路図である。 図２のＤＣ／ＤＣコンバータの正常時の動作波形図である。 図２のＤＣ／ＤＣコンバータの異常時の動作波形図である。 図５（ａ）は、異常検出部の構成例を示すブロック図であり、図５（ｂ）は、第１比較部の構成例を示す回路図である。 実施の形態に係るＤＣ／ＤＣコンバータを備える電子機器の一例を示す図である。 第４変形例に係る異常検出部の回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

図２は、実施の形態に係る制御回路２００を備えるＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、図１と同様に、マルチチャンネル、マルチフェーズの降圧コンバータ（Buck Converter）であり、入力ライン１０２に直流入力電圧Ｖ_ＩＮを受け、それ降圧して所定の目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}に安定化された出力電圧Ｖ_ＯＵＴを生成し、出力ライン１０４に接続された負荷（不図示）に供給する。

ＤＣ／ＤＣコンバータ１００は、Ｍチャンネル（Ｍは２以上の整数）で構成される。チャンネル数Ｍは任意であり、２チャンネル、３チャンネル、４チャンネル、６チャンネル、８チャンネル、１２チャンネル、１６チャンネルなど、ＤＣ／ＤＣコンバータ１００の用途に応じて決めればよい。本実施の形態ではＭ＝４とする。

ＤＣ／ＤＣコンバータ１００は、出力回路１１０および制御回路２００を備える。出力回路１１０は、チャンネルごとに、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１を有し、Ｍチャンネルに共通の出力キャパシタＣ１および抵抗Ｒ１１，Ｒ１２を有する。本実施の形態において、スイッチングトランジスタＭ１、同期整流トランジスタＭ２および抵抗Ｒ１１，Ｒ１２は、制御回路２００に集積化されているが、外付けのディスクリート素子、チップ部品を用いてもよい。

制御回路２００は、単一の半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。制御回路２００には、チャンネルごとに、入力（ＶＩＮ）端子、スイッチング（ＬＸ）端子、接地（ＧＮＤ）端子が設けられ、また全チャンネルに共通のフィードバック（ＦＢ）端子が設けられる。ＦＢ端子には、出力電圧Ｖ_ＯＵＴに応じた電圧がフィードバックされる。制御回路２００は、出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢがその目標値Ｖ_ＲＥＦに近づくように、複数チャンネルＣＨ１〜ＣＨＭのスイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。

制御回路２００は、エラーアンプ２０２、パルス変調回路２０３、ドライバ２０６＿１〜２０６＿Ｍ、メインロジック２１０、異常検出部２２０を備える。エラーアンプ２０２は、出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢとその目標値Ｖ_ＲＥＦの誤差を増幅し、誤差信号Ｖ_ＥＲＲを生成する。

パルス変調回路２０３は、誤差信号Ｖ_ＥＲＲにもとづいて複数チャンネルＣＨ１〜ＣＨＭのパルス信号Ｓ_ＰＷＭ１〜Ｓ_ＰＷＭＭを生成する。たとえばパルス変調回路２０３は、複数チャンネルＣＨ１〜ＣＨＭに対応するパルス変調器２０４＿１〜２０４＿Ｍを含む。各チャンネルのパルス変調器２０４_iは、誤差信号Ｖ_ＥＲＲに応じたデューティ比（あるいは周波数）を有するパルス信号Ｓ_ＰＷＭｉを生成する。パルス変調器２０４の構成、変調方式は特に限定されないが、たとえばピーク電流モードのパルス幅変調器を用いることができる。

複数のドライバ２０６は、複数チャンネルに対応する。各チャンネルのドライバ２０６＿ｉは、対応するパルス信号Ｓ_ＰＷＭｉに応じて、対応するスイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。

メインロジック２１０は、制御回路２００を統合的に制御するロジック回路であり、起動シーケンスの制御や、複数チャンネルの位相差などを制御する。

異常検出部２２０は、複数チャンネルＣＨ１〜ＣＨＭそれぞれのスイッチングトランジスタＭ１のゲート信号ＨＧ_１〜ＨＧ_Ｍを受ける。異常検出部２２０は、各チャンネルのゲート信号ＨＧの積分値または平均値に応じた第１検出信号を比較することにより、ＤＣ／ＤＣコンバータ１００の異常の有無を判定する。

異常検出部２２０にはさらに、複数チャンネルＣＨ１〜ＣＨＭそれぞれの同期整流トランジスタＭ２のゲート信号ＬＧ_１〜ＬＧ_Ｍを受ける。異常検出部２２０は、各チャンネルのゲート信号ＬＧの積分値または平均値に応じた第２検出信号を比較することにより、異常の生じているチャンネルを判定する。異常検出部２２０は、異常を検出すると、異常検出信号Ｓ１１をアサート（たとえばハイレベル）する。メインロジック２１０は、異常検出信号Ｓ１１のアサートに応答して、所定の保護処理を実行する。通知部２１２は、異常検出信号Ｓ１１のアサートに応答して、外部の回路に、異常の発生を通知してもよい。通知部２１２は、ピン２１４を介してＩ^２Ｃなどのバスと接続されるシリアルインタフェース回路であってもよい。あるいは通知部２１２は、異常の有無に応じて、ピン２１４の電気的状態を変化させてもよい。

以上がＤＣ／ＤＣコンバータ１００の構成である。続いてその動作を説明する。図３は、図２のＤＣ／ＤＣコンバータ１００の正常時の動作波形図である。

正常動作するマルチフェーズＤＣ／ＤＣコンバータ１００では、パルス信号Ｓ_ＰＷＭ１〜Ｓ_ＰＭＷ４は実質的に同一のデューティ比を有し、３６０度／４＝９０度の位相差を有している。

正常状態において、各チャンネルのハイサイドのスイッチングトランジスタＭ１は、実質的に同一デューティ比で、所定の位相差（９０度）を維持しながらスイッチングすべきであり、複数チャンネルのゲート信号ＨＧの積分値あるいは平均値である第１検出信号ＳＡ_１〜ＳＡ_４は、実質的に等しくなる。

同様に各チャンネルのローサイドの同期整流トランジスタＭ２も、実質的に同一デューティ比で、所定の位相差（９０度）を維持しながらスイッチングすべきであり、複数チャンネルのゲート信号ＬＧの積分値あるいは平均値である第２検出信号ＳＢ_１〜ＳＢ_４は、実質的に等しくなる。

図４は、図２のＤＣ／ＤＣコンバータ１００の異常時の動作波形図である。ここでは、第４チャンネルＣＨ４のスイッチングトランジスタＭ１を駆動するハイサイドドライバに異常が生じており、ゲート信号ＨＧ４がハイレベルを維持しているものとする。つまりスイッチングトランジスタＭ１がオフのままスイッチングしない。

このとき、第４チャンネルＣＨ４の第１検出信号ＳＡ_４は、他の正常チャンネルＣＨ１〜ＣＨ３の第１検出信号ＳＡ_１〜ＳＡ_３と異なる電圧レベルとなる。したがって異常検出部２２０は、複数の第１検出信号ＳＡ_１〜ＳＡ_４を比較することにより、第４チャンネルＣＨ４に異常が生じていることを検出できる。

以上がＤＣ／ＤＣコンバータ１００の動作である。このＤＣ／ＤＣコンバータ１００によれば、パルス変調器２０４の故障、ドライバ２０６のハイサイドドライバの故障、ローサイドドライバの故障、インダクタの外れ、配線の地絡、天絡などに起因するさまざまな異常を自己診断により検出できる。

本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

図５（ａ）は、異常検出部２２０の構成例を示すブロック図である。異常検出部２２０は、複数の第１検出信号生成部２２２、複数の第２検出信号生成部２２４、第１比較部２２６および第２比較部２２８を含む。第１検出信号生成部２２２は、ゲート信号ＨＧを積分する積分器あるいはローパスフィルタを含む。第２検出信号生成部２２４も同様である。

第１比較部２２６は、複数の第１検出信号ＳＡ_１〜ＳＡ_４を比較し、第１異常検出信号Ｓ１２を生成する。第２比較部２２８は、複数の第２検出信号ＳＢ_１〜ＳＢ_４を比較し、第２異常検出信号Ｓ１３を生成する。論理ゲート２３０は、異常検出信号Ｓ１２とＳ１３の論理和を生成する。

図５（ｂ）は、第１比較部２２６の構成例を示す回路図である。第１比較部２２６は、各第１検出信号ＳＡ_ｉを、少なくとも別の２つの第１検出信号ＳＡ_ｉ−１およびＳＡ_ｉ＋１と比較する。なおＭチャンネルの場合、ＳＡ_０＝ＳＡ_Ｍ、ＳＡ_Ｍ＋１＝ＳＡ_１とする。

第１比較部２２６は、電圧コンパレータ２３２のアレイで構成することができる。電圧コンパレータ２３２の個数は、チャンネル数Ｍと等しくてよい。各電圧コンパレータ２３２は、２つの入力の差分（絶対値）が所定のしきい値を超えると、その出力をアサート（たとえばハイレベル）する。論理ゲート２３４は、複数の電圧コンパレータ２３２の出力ＳＣ_１〜ＳＣ_４の論理和を異常検出信号Ｓ１２として出力する。第２比較部２２８は、第１比較部２２６と同様に構成される。図５（ａ）の論理ゲート２３０と図５（ｂ）の論理ゲート２３４は、１個にまとめることが可能である。

第１比較部２２６は、Ｍ個以上のコンパレータを含んでもよい。たとえば第１比較部２２６は、複数の第１検出信号ＳＡ_１〜ＳＡ_４から選択可能な２個のすべての組み合わせを比較してもよい。Ｍ個の検出信号ＳＡ_１〜ＳＡ_Ｍに対して、２個の組み合わせは、Ｍ×（Ｍ−１）／２通り存在する。したがって、第１比較部２２６は、Ｍ×（Ｍ−１）／２個のコンパレータを含んでもよい。Ｍ＝４の場合、６個のコンパレータを用いればよい。

メインロジック２１０は、複数の第１検出信号ＳＡ_１〜ＳＡ_Ｍの比較結果ＳＣ_１〜ＳＣ_Ｍにもとづいて、異常チャンネルＣＨｊを特定してもよい。上述のように、各第１検出信号ＳＡ_ｉを、少なくとも別の２つの第１検出信号ＳＡ_ｉ−１およびＳＡ_ｉ＋１と比較した場合、異常チャンネルを特定することが可能である。すなわち、ＳＡ_ｊとＳＡ_ｊ−１の比較結果であるＳＣ_ｊと、ＳＡ_ｊとＳＡ_ｊ＋１の比較結果であるＳＣ_ｊ＋１がアサートされており、そのほかの比較結果ＳＣがネゲートであるとき、ｊ番目のチャンネルに異常が生じているものと判定することができる。メインロジック２１０は、異常チャンネルＣＨｊの動作を停止し、残りの正常チャンネルを継続動作させてもよい。これにより異常状態においても、負荷を駆動し続けることができる。

この際に、残りの正常チャンネルの個数に応じて、位相差を変更してもよい。たとえばＭ＝４チャンネルの構成において、１チャンネルに異常が認められた場合、残りの３チャンネルを３６０度／３＝１２０度の位相差で制御してもよい。これにより系の安定性を高めることができる。

（用途）
ＤＣ／ＤＣコンバータ１００は、タブレット端末、スマートホン、ノートＰＣ、デジタルカメラなどの電池駆動型の電子機器に搭載することができる。図６は、実施の形態に係るＤＣ／ＤＣコンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびＤＣ／ＤＣコンバータ１００を備える。ＤＣ／ＤＣコンバータ１００は、その入力端子に電池７０４からの電池電圧Ｖ_ＢＡＴ（＝Ｖ_ＩＮ）を受け、出力端子に接続されるマイクロプロセッサ７０６に、出力電圧Ｖ_ＯＵＴを供給する。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
ＤＣ／ＤＣコンバータ１００は、ダイオード整流型であってもよい。また降圧コンバータには限定されず、昇圧型、あるいは昇降圧型にも本発明は適用可能である。またハイサイドのトランジスタは、ＮチャンネルＭＯＳＦＥＴであってもよい。またスイッチングトランジスタＭ１や同期整流トランジスタＭ２として、ＭＯＳＦＥＴに代えてＩＧＢＴやバイポーラトランジスタを用いてもよい。

（第２変形例）
単に異常を検出することで足りる場合、第１検出信号ＳＡ_１とＳＡ_２、ＳＡ_３とＳＡ_４、…、ＳＡ_Ｍ−１とＳＡ_Ｍを比較してもよい。第２検出信号ＳＢについても同様である。

（第３変形例）
あるいは、全チャンネルの第１検出信号ＳＡ_１〜ＳＡ_４の平均値を演算により求め、各第１検出信号ＳＡ_ｉを平均値と比較してもよい。

（第４変形例）
実施の形態では、チャンネルごとに第１検出信号生成部２２２や第２検出信号生成部２２４を設けたがそれに限定されない。図７は、第４変形例に係る異常検出部２２０の回路図である。この変形例では、第１検出信号生成部２２２がチャンネル数Ｍより少ない個数（たとえば２個）設けられる。マルチプレクサ２４０は、複数のゲート信号ＨＧ_１〜ＨＧ_Ｍの１個ＨＧ_ｉを選択し、第１検出信号生成部２２２＿１に出力する。マルチプレクサ２４０は、複数のゲート信号ＨＧ_１〜ＨＧ_Ｍの１個ＨＧ_ｊ（ｊ≠ｉ）を選択し、第１検出信号生成部２２２＿２に出力する。この変形例によれば、マルチプレクサ２４０、２４２を制御することで、少ないハードウェアで、複数のゲート信号の任意の組み合わせを比較できる。

（第５変形例）
マルチフェーズのパルス信号Ｓ_ＰＷＭ１〜Ｓ_ＰＷＭＭの生成方法も特に限定されない。パルス変調回路２３０は、１個のＰＷＭ信号を生成し、それを位相シフトすることにより、複数のパルス信号Ｓ_ＰＷＭ１〜Ｓ_ＰＷＭＭを生成してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…ＤＣ／ＤＣコンバータ、１０２…入力ライン、１０４…出力ライン、１１０…出力回路、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、２００…制御回路、２０２…エラーアンプ、２０４…パルス変調器、２０６…ドライバ、２１０…メインロジック、２２０…異常検出部、２２２…第１検出信号生成部、２２４…第２検出信号生成部、２２６…第１比較部、２２８…第２比較部。

Claims (15)

1. 複数チャンネルを有するマルチフェーズのＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、
   前記誤差信号にもとづいて、複数チャンネルのパルス信号を生成するパルス変調回路と、
   複数チャンネルに対応し、それぞれが対応するパルス信号にもとづいて、対応するスイッチングトランジスタを駆動する複数のドライバと、
   複数チャンネルそれぞれのスイッチングトランジスタのゲート信号の積分値または平均値に応じた複数の第１検出信号にもとづいて、異常を検出する異常検出部と、
   を備えることを特徴とする制御回路。
2. 前記異常検出部は、
   複数チャンネルに対応し、それぞれが、対応するスイッチングトランジスタのゲート信号の積分値または平均値に応じた前記第１検出信号を生成する複数の第１検出信号生成部と、
   前記複数チャンネルについて得られる複数の第１検出信号を比較する比較部と、
   を含むことを特徴とする請求項１に記載の制御回路。
3. 前記第１検出信号生成部は、アナログの積分器を含むことを特徴とする請求項２に記載の制御回路。
4. 前記第１検出信号生成部は、アナログのローパスフィルタを含むことを特徴とする請求項２に記載の制御回路。
5. 前記異常検出部は、各第１検出信号を、少なくとも別の２つの第１検出信号と比較することを特徴とする請求項１から４のいずれかに記載の制御回路。
6. 前記異常検出部は、複数の第１検出信号から選ばれる２個のすべての組み合わせを比較することを特徴とする請求項１から４のいずれかに記載の制御回路。
7. 前記ＤＣ／ＤＣコンバータは同期整流型であり、
   前記異常検出部は、
   複数チャンネルそれぞれの同期整流トランジスタのゲート信号の積分値または平均値に応じた複数の第２検出信号を比較することにより、異常の生じているチャンネルを判定することを特徴とする請求項１から６のいずれかに記載の制御回路。
8. 前記異常検出部は、
   複数チャンネルに対応し、それぞれが、対応する同期整流トランジスタのゲート信号の積分値または平均値に応じた第２検出信号を生成する複数の第２検出信号生成部を含むことを特徴とする請求項７に記載の制御回路。
9. あるチャンネルにおいて異常が判定されたとき、当該異常チャンネルの動作を停止し、残りの正常チャンネルを継続動作させることを特徴とする請求項１から８のいずれかに記載の制御回路。
10. 残りの正常チャンネルの個数に応じて、位相差を変更することを特徴とする請求項９に記載の制御回路。
11. 異常と判定されたとき、外部に通知する通知部をさらに備えることを特徴とする請求項１から１０のいずれかに記載の制御回路。
12. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１１のいずれかに記載の制御回路。
13. 請求項１から１２のいずれかに記載の制御回路を備えることを特徴とするＤＣ／ＤＣコンバータ。
14. 請求項１３に記載のＤＣ／ＤＣコンバータを備えることを特徴とする電子機器。
15. 複数チャンネルを有するマルチフェーズのＤＣ／ＤＣコンバータの制御方法であって、
    前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するステップと、
    各チャンネルにおいて、前記誤差信号にもとづいてパルス信号を生成するステップと、
    各チャンネルにおいて、対応するパルス信号にもとづいて、対応するスイッチングトランジスタを駆動するステップと、
    各チャンネルにおいて、対応するスイッチングトランジスタのゲート信号の積分値または平均値に応じた第１検出信号を生成するステップと、
    前記複数チャンネルに対して得られる複数の第１検出信号を比較することにより、異常の生じているチャンネルを判定するステップと、
    を備えることを特徴とする制御方法。

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