JP2017220508A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To achieve a semiconductor device in which electric field concentration is sufficiently reduced by using a field plate structure.SOLUTION: In a semiconductor device, each of a height of a source electrode flange part 212 from a semiconductor layer 11 and a height of a drain electrode flange part 222 from the semiconductor layer 11 is denoted by a. Similarly, a height of a gate electrode flange part 232 is denoted by b where a>b. Two types of a field plate 241 (gate electrode 23 side) and a field plate 242 (drain electrode 22 side) are provided between a gate electrode 23 and a drain electrode 22 in plan view. A height of the field plate 241 is denoted by c1 and a height of the field plate 242 is denoted by c2 where b<c1<c2<a.SELECTED DRAWING: Figure 1

Description

本発明は、半導体層の面内方向に流れる電流が制御される半導体装置の構造に関する。   The present invention relates to a structure of a semiconductor device in which a current flowing in an in-plane direction of a semiconductor layer is controlled.

大電流のスイッチング動作を行う半導体装置として、例えば、ＩＩＩ属窒化物半導体（ＧａＮ等）を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が知られている。図８は、このＨＥＭＴ（半導体装置）２００の典型的な構造を示す断面図であり、半導体層１１の一方の主面となる表面上に形成されたソース電極（第１主電極）２１、ドレイン電極（第２主電極）２２が並んだ方向かつ鉛直方向に沿った断面が示されている。ここでは、基板１０、ノンドープのＧａＮ層（チャネル層）１１Ａ、ＡｌＧａＮ層（バリア層）１１Ｂが順次形成された半導体層１１が用いられ、ＧａＮ層１１ＡとＡｌＧａＮ層１１Ｂのヘテロ接合界面に形成される２次元電子ガス層によるソース電極２１、ドレイン電極２２間に流れる電流のオン・オフがゲート電極（制御電極）２３の電位で制御される。この際、通常はソース電極２１は接地電位とされ、ドレイン電極２２には例えば２００Ｖ程度の高電圧が印加される。ゲート電極２３に印加される電圧はオン・オフの制御に応じて異なるが、その絶対値は高々５Ｖ程度であり、ドレイン電極２２と比べるとソース電極２１の電位（接地電位）に近い。また、ＳｉＯ２等で構成された層間絶縁層１２が、半導体層１１の表面を覆うように形成され、これによって各電極間のリークやショートが防止される。 As a semiconductor device that performs a high-current switching operation, for example, a HEMT (High Electron Mobility Transistor) using a group III nitride semiconductor (GaN or the like) is known. FIG. 8 is a cross-sectional view showing a typical structure of the HEMT (semiconductor device) 200. A source electrode (first main electrode) 21 and a drain formed on one surface of the semiconductor layer 11 are formed. A cross section along the direction in which the electrodes (second main electrodes) 22 are arranged and along the vertical direction is shown. Here, a semiconductor layer 11 in which a substrate 10, a non-doped GaN layer (channel layer) 11A, and an AlGaN layer (barrier layer) 11B are sequentially formed is used, and is formed at the heterojunction interface between the GaN layer 11A and the AlGaN layer 11B. On / off of the current flowing between the source electrode 21 and the drain electrode 22 by the two-dimensional electron gas layer is controlled by the potential of the gate electrode (control electrode) 23. At this time, the source electrode 21 is normally set to the ground potential, and a high voltage of about 200 V, for example, is applied to the drain electrode 22. Although the voltage applied to the gate electrode 23 varies depending on the on / off control, its absolute value is at most about 5 V, which is closer to the potential of the source electrode 21 (ground potential) than the drain electrode 22. In addition, an interlayer insulating layer 12 made of SiO 2 or the like is formed so as to cover the surface of the semiconductor layer 11, thereby preventing leakage or short circuit between the electrodes.

ここで、特許文献１に記載されるように、実際には、ソース電極２１、ドレイン電極２２、ゲート電極２３の断面形状は、半導体層１１側において幅が狭く形成され層間絶縁層１２中に埋め込まれた部分（ソース電極基部２１１、ドレイン電極基部２２１、ゲート電極基部２３１）と、これよりも上側の幅広の部分（ソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２）に大別される。半導体層１１との電気的接触や電流の制御に直接寄与するのは、ソース電極基部２１１、ドレイン電極基部２２１、ゲート電極基部２３１である。一方、ソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２は、幅広とされることによって低抵抗となるため、ソース電極基部２１１、ドレイン電極基部２２１、ゲート電極基部２３１に対する配線として機能する。このため、図８においてはある一箇所における断面が示してあるが、ソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２は、実際には半導体層１１上において様々な平面形状で更に広がっている。   Here, as described in Patent Document 1, the cross-sectional shapes of the source electrode 21, the drain electrode 22, and the gate electrode 23 are actually formed narrow on the semiconductor layer 11 side and embedded in the interlayer insulating layer 12. Large portions (source electrode base portion 211, drain electrode base portion 221, gate electrode base portion 231) and wider portions above this (source electrode flange portion 212, drain electrode flange portion 222, gate electrode flange portion 232). Separated. The source electrode base 211, the drain electrode base 221, and the gate electrode base 231 directly contribute to electrical contact with the semiconductor layer 11 and current control. On the other hand, the source electrode flange portion 212, the drain electrode flange portion 222, and the gate electrode flange portion 232 have a low resistance by being widened, and therefore, as wiring to the source electrode base portion 211, the drain electrode base portion 221, and the gate electrode base portion 231. Function. For this reason, in FIG. 8, a cross section at a certain point is shown, but the source electrode flange portion 212, the drain electrode flange portion 222, and the gate electrode flange portion 232 are actually various planar shapes on the semiconductor layer 11. Further spread.

また、半導体層１１中における、ゲート電極２３（ゲート電極基部２３１）とドレイン電極２２の間の部分では、オフ時において局所的に電界強度が高くなる部分が発生し、この部分でオフ時におけるソース電極２１・ドレイン電極２２間の耐圧が制限される場合が多い。こうした電界集中を緩和するために、特許文献１に記載の技術においては、ゲート電極２３とドレイン電極２２の間の領域におけるソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２よりも低い（より半導体層１１に近い）位置に、ソース電極２１と電気的に接続されたフィールドプレート１２４が設けられている。フィールドプレート１２４は電気的にソース電極２１と接続されているため、接地電位となる。フィールドプレート１２４によって形成されたＭＯＳ構造によってこの部分の半導体層１１の表面電位が制御され、上記の電界集中が抑制される効果（フィールドプレート効果）が得られる。   Further, in the portion between the gate electrode 23 (gate electrode base portion 231) and the drain electrode 22 in the semiconductor layer 11, a portion where the electric field strength is locally increased at the off time is generated, and the source at the off time is generated in this portion. In many cases, the withstand voltage between the electrode 21 and the drain electrode 22 is limited. In order to alleviate such electric field concentration, in the technique described in Patent Document 1, the source electrode flange portion 212, the drain electrode flange portion 222, and the gate electrode flange portion 232 in the region between the gate electrode 23 and the drain electrode 22 are used. A field plate 124 electrically connected to the source electrode 21 is provided at a lower position (closer to the semiconductor layer 11). Since the field plate 124 is electrically connected to the source electrode 21, it has a ground potential. The surface potential of the semiconductor layer 11 in this portion is controlled by the MOS structure formed by the field plate 124, and the effect of suppressing the electric field concentration (field plate effect) is obtained.

一方、ソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２も層間絶縁層１２を介して半導体層１１と対向するため、これらによってもＭＯＳ構造が形成され、この部分における半導体層１１の表面電位はソース電極２１、ドレイン電極２２、ゲート電極２３の電位による影響を受ける。ここで、前記の通り、ソース電極２１、ゲート電極２３の電位は接地電位あるいは接地電位に近い電位であるのに対して、ドレイン電極２２の電位は高電位であるため、特にドレイン電極フランジ部２２２は半導体層１１の表面電位に強く影響を及ぼし、フィールドプレート１２４による電界集中の抑制という効果を低減させる。特許文献１に記載の技術においては、ドレイン電極フランジ部２２２の影響を低減するために、ソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２よりも低い（より半導体層１１に近い）位置に、フィールドプレート１２４が設けられている。   On the other hand, the source electrode flange portion 212, the drain electrode flange portion 222, and the gate electrode flange portion 232 are also opposed to the semiconductor layer 11 with the interlayer insulating layer 12 interposed therebetween. Is affected by the potentials of the source electrode 21, the drain electrode 22, and the gate electrode 23. Here, as described above, the potential of the source electrode 21 and the gate electrode 23 is the ground potential or a potential close to the ground potential, whereas the potential of the drain electrode 22 is a high potential. Strongly influences the surface potential of the semiconductor layer 11 and reduces the effect of suppressing electric field concentration by the field plate 124. In the technique described in Patent Document 1, in order to reduce the influence of the drain electrode flange portion 222, it is lower than the source electrode flange portion 212, the drain electrode flange portion 222, and the gate electrode flange portion 232 (closer to the semiconductor layer 11). ) Position is provided with a field plate 124.

特開２０１２−１０９４９２号公報JP 2012-109492 A

特許文献１に記載の技術においては、接地電位とされたフィールドプレート１２４に隣接して、高電位とされたドレイン電極フランジ部２２２が存在する。このため、上記のフィールドプレート効果はフィールドプレート１２４とドレイン電極フランジ部２２２との境界部分で急峻に喪失する。このために、平面視におけるフィールドプレート１２４とドレイン電極フランジ部２２２の境界付近において、半導体層１１の表面電位が急峻に変化する場合があり、このため、この部分で半導体層１１中において電界集中が発生する場合があった。   In the technique described in Patent Document 1, a drain electrode flange portion 222 having a high potential exists adjacent to the field plate 124 having a ground potential. For this reason, the field plate effect is abruptly lost at the boundary portion between the field plate 124 and the drain electrode flange portion 222. For this reason, the surface potential of the semiconductor layer 11 may change steeply in the vicinity of the boundary between the field plate 124 and the drain electrode flange portion 222 in a plan view. It may occur.

すなわち、フィールドプレート構造を用いて電界集中が充分に抑制された半導体装置を得ることは困難であった。   That is, it has been difficult to obtain a semiconductor device in which electric field concentration is sufficiently suppressed using a field plate structure.

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。   The present invention has been made in view of such problems, and an object thereof is to provide an invention that solves the above problems.

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体層の一方の主面となる表面側において設けられた第１主電極と第２主電極との間に流れる電流のオン・オフが、前記第１主電極と前記第２主電極との間に設けられた制御電極に印加された前記第２主電極よりも前記第１主電極に近い電位によって制御され、前記第１主電極と前記第２主電極との間の前記表面上において層間絶縁層を介して前記表面と対向するように設けられた電極であるフィールドプレートを具備する半導体装置であって、前記第１主電極、前記第２主電極、前記制御電極は、それぞれ前記表面から離れた側で前記表面側よりも幅広とされて前記表面と前記層間絶縁層を介して対向する部分である第１主電極フランジ部、第２主電極フランジ部、制御電極フランジ部をそれぞれ具備し、前記第２主電極フランジ部の前記表面からの高さをａ２、前記制御電極フランジ部の前記表面からの高さをｂとして、前記フィールドプレートは、前記第１主電極又は前記制御電極と電気的に接続され、その前記表面からの高さをｃとしてｂ＜ｃ＜ａ２とされ、平面視において前記制御電極と前記第２主電極との間に設けられたことを特徴とする。
本発明の半導体装置は、前記第１主電極フランジ部の前記表面からの高さをａ１として、ｂ＜ａ１＜ａ２とされたことを特徴とする。
本発明の半導体装置は、前記フィールドプレートと前記第１主電極フランジ部とが一体化されたことを特徴とする。
本発明の半導体装置は、前記フィールドプレートと前記制御電極フランジ部とが一体化されたことを特徴とする。
本発明の半導体装置は、前記制御電極から前記第２主電極に向かう方向において、前記制御電極と前記第２主電極との間に複数の前記フィールドプレートを具備することを特徴とする。
本発明の半導体装置において、複数の前記フィールドプレートの各々の前記表面からの高さは、前記第２主電極側に向かって高くなる構成とされたことを特徴とする。
本発明の半導体装置は、前記フィールドプレートの前記表面からの高さが前記第２主電極に向かって高くなるように、前記フィールドプレートが前記表面に対して傾斜して形成されたことを特徴とする。
本発明の半導体装置において、前記半導体層はＩＩＩ族窒化物半導体で構成されたことを特徴とする。
本発明の半導体装置は、前記第１主電極をソース電極、前記第２主電極をドレイン電極、前記制御電極をゲート電極とするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を特徴とする。 In order to solve the above problems, the present invention has the following configurations.
In the semiconductor device of the present invention, on / off of a current flowing between the first main electrode and the second main electrode provided on the surface side which is one main surface of the semiconductor layer is the first main electrode and the first main electrode. Controlled by a potential closer to the first main electrode than the second main electrode applied to a control electrode provided between the second main electrode and between the first main electrode and the second main electrode A semiconductor device comprising a field plate, which is an electrode provided on the surface so as to face the surface with an interlayer insulating layer interposed therebetween, wherein the first main electrode, the second main electrode, and the control electrode Are respectively the first main electrode flange portion, the second main electrode flange portion, and the control electrode that are wider than the surface side on the side away from the surface and are opposed to the surface via the interlayer insulating layer. Each having a flange portion; The field plate is electrically connected to the first main electrode or the control electrode, where a2 is the height from the surface of the main electrode flange portion and b is the height from the surface of the control electrode flange portion. The height from the surface is c, and b <c <a2, and is provided between the control electrode and the second main electrode in plan view.
The semiconductor device of the present invention is characterized in that b <a1 <a2 where a1 is the height from the surface of the first main electrode flange portion.
The semiconductor device of the present invention is characterized in that the field plate and the first main electrode flange portion are integrated.
The semiconductor device of the present invention is characterized in that the field plate and the control electrode flange portion are integrated.
The semiconductor device according to the present invention includes a plurality of the field plates between the control electrode and the second main electrode in a direction from the control electrode toward the second main electrode.
In the semiconductor device of the present invention, the height from the surface of each of the plurality of field plates is configured to increase toward the second main electrode side.
The semiconductor device according to the present invention is characterized in that the field plate is formed to be inclined with respect to the surface so that the height of the field plate from the surface increases toward the second main electrode. To do.
In the semiconductor device of the present invention, the semiconductor layer is made of a group III nitride semiconductor.
The semiconductor device of the present invention is characterized by a HEMT (High Electron Mobility Transistor) in which the first main electrode is a source electrode, the second main electrode is a drain electrode, and the control electrode is a gate electrode.

本発明は以上のように構成されているので、フィールドプレート構造を用いて電界集中が充分に抑制された半導体装置を得ることができる。   Since the present invention is configured as described above, it is possible to obtain a semiconductor device in which electric field concentration is sufficiently suppressed using a field plate structure.

本発明の実施の形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第１の変形例の断面図である。It is sectional drawing of the 1st modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第２の変形例の断面図である。It is sectional drawing of the 2nd modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第３の変形例の断面図である。It is sectional drawing of the 3rd modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第４の変形例の断面図である。It is sectional drawing of the 4th modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第５の変形例の断面図である。It is sectional drawing of the 5th modification of the semiconductor device which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体装置の第６の変形例の断面図である。It is sectional drawing of the 6th modification of the semiconductor device which concerns on embodiment of this invention. 従来の半導体装置の断面図である。It is sectional drawing of the conventional semiconductor device.

以下、本発明の実施の形態となる半導体装置について説明する。図１は、この半導体装置１００の断面図であり、図８に対応する。この半導体装置においても、前記の半導体装置２００と同様の基板１０、半導体層１１（ＧａＮ層（チャネル層）１１Ａ、ＡｌＧａＮ層（バリア層）１１Ｂ）、ソース電極（第１主電極）２１、ドレイン電極（第２主電極）２２、ゲート電極（制御電極）２３、層間絶縁層１２が用いられる。ソース電極２１は、下側において半導体層１１と直接接する幅の狭い部分であるソース電極基部（第１主電極基部）２１１と、その上側に形成された幅の広い部分であるソース電極フランジ部（第１主電極フランジ部）２１２で構成される。同様に、ドレイン電極２２はドレイン電極基部（第２主電極基部）２２１、ドレイン電極フランジ部（第２主電極フランジ部）２２２で、ゲート電極２３はゲート電極基部（制御電極基部）２３１、ゲート電極フランジ部（制御電極フランジ部）２３２で構成される。   Hereinafter, a semiconductor device according to an embodiment of the present invention will be described. FIG. 1 is a cross-sectional view of the semiconductor device 100 and corresponds to FIG. Also in this semiconductor device, the same substrate 10, semiconductor layer 11 (GaN layer (channel layer) 11A, AlGaN layer (barrier layer) 11B), source electrode (first main electrode) 21, drain electrode as in the semiconductor device 200 described above. (Second main electrode) 22, gate electrode (control electrode) 23, and interlayer insulating layer 12 are used. The source electrode 21 includes a source electrode base portion (first main electrode base portion) 211 that is a narrow portion in direct contact with the semiconductor layer 11 on the lower side, and a source electrode flange portion (a wide portion formed on the upper side). (First main electrode flange portion) 212. Similarly, the drain electrode 22 is a drain electrode base (second main electrode base) 221 and a drain electrode flange (second main electrode flange) 222, and the gate electrode 23 is a gate electrode base (control electrode base) 231 and a gate electrode. A flange portion (control electrode flange portion) 232 is formed.

ここで、ソース電極基部２１１、ドレイン電極基部２２１は半導体層１１（ＡｌＧａＮ層１１Ｂ）とオーミック接触する材料（例えばＴｉ合金）で構成され、ゲート電極基部２３１は、ＧａＮ層１１Ａ／ＡｌＧａＮ層１１Ｂ界面のチャネル電位を制御可能な材料（例えばＡｌＧａＮ層１１Ｂとショットキー接触する材料：例えばＮｉ合金）で構成される。一方、ソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２を構成する材料は、それぞれソース電極基部２１１、ドレイン電極基部２２１、ゲート電極基部２３１を構成する材料と同一材料で構成されている必要はない。ソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２は配線としても使用されるため、これらを構成する材料としては、上記のソース電極基部２１１、ドレイン電極基部２２１、ゲート電極基部２３１を構成する材料よりも低抵抗であるアルミニウム（Ａｌ）等を用いることができる。   Here, the source electrode base 211 and the drain electrode base 221 are made of a material (for example, Ti alloy) that is in ohmic contact with the semiconductor layer 11 (AlGaN layer 11B), and the gate electrode base 231 is formed at the interface between the GaN layer 11A / AlGaN layer 11B. It is made of a material capable of controlling the channel potential (for example, a material in Schottky contact with the AlGaN layer 11B: for example, an Ni alloy). On the other hand, the material constituting the source electrode flange portion 212, the drain electrode flange portion 222, and the gate electrode flange portion 232 is made of the same material as that constituting the source electrode base portion 211, the drain electrode base portion 221, and the gate electrode base portion 231, respectively. You don't have to. Since the source electrode flange portion 212, the drain electrode flange portion 222, and the gate electrode flange portion 232 are also used as wirings, the materials constituting them are the source electrode base portion 211, the drain electrode base portion 221, and the gate electrode base portion 231 described above. Aluminum (Al) or the like having a lower resistance than the material constituting the material can be used.

図１において、ソース電極フランジ部２１２の半導体層１１からの高さ（ソース電極フランジ部２１２と半導体層１１間の層間絶縁層１２の厚さ）、ドレイン電極フランジ部２２２の半導体層１１からの高さ（ドレイン電極フランジ部２２２と半導体層１１間の層間絶縁層１２の厚さ）は、共にａとされる。また、同様のゲート電極フランジ部２３２の高さはｂとされ、ａ＞ｂとされる。   In FIG. 1, the height of the source electrode flange portion 212 from the semiconductor layer 11 (the thickness of the interlayer insulating layer 12 between the source electrode flange portion 212 and the semiconductor layer 11), and the height of the drain electrode flange portion 222 from the semiconductor layer 11. The thickness (the thickness of the interlayer insulating layer 12 between the drain electrode flange portion 222 and the semiconductor layer 11) is a. Further, the height of the similar gate electrode flange portion 232 is b, and a> b.

ここで、この半導体装置１００においては、前記の半導体装置２００と同様にソース電極２１と電気的に接続され接地電位とされたフィールドプレートが用いられるが、ここでは、２つのフィールドプレート２４１（ゲート電極２３側）、フィールドプレート２４２（ドレイン電極２２側）が、平面視におけるゲート電極２３とドレイン電極２２の間に設けられている。図１においてフィールドプレート２４１の高さはｃ１、フィールドプレート２４２の高さはｃ２であり、ｂ＜ｃ１＜ｃ２＜ａとなっている。   Here, in this semiconductor device 100, a field plate that is electrically connected to the source electrode 21 and set to the ground potential is used as in the semiconductor device 200, but here, two field plates 241 (gate electrodes) 23) and a field plate 242 (drain electrode 22 side) are provided between the gate electrode 23 and the drain electrode 22 in plan view. In FIG. 1, the height of the field plate 241 is c1, the height of the field plate 242 is c2, and b <c1 <c2 <a.

この構成においては、フィールドプレート２４１、２４２は共に接地電位とされるため、前記の半導体装置２００におけるフィールドプレート１２４と同様に、ゲート電極２３とドレイン電極２２間における半導体層１１中の電界集中を抑制する。ただし、ドレイン電極２２側のフィールドプレート２４２と半導体層１１間の間隔ｃ２はゲート電極２３側のフィールドプレート２４１と半導体層１１間の間隔ｃ１と比べて大きくされたため、フィールドプレート２４２による半導体層１１の表面電位の制御の効果は、フィールドプレート２４１による効果と比べて小さくなる。このため、ゲート電極２３側からドレイン電極２２側にかけてのフィールドプレート効果は徐々に小さくなり、半導体層１１の表面電位の急峻な変化が抑制され、この急峻な変化によって電界集中が発生することも抑制される。   In this configuration, since the field plates 241 and 242 are both set to the ground potential, the electric field concentration in the semiconductor layer 11 between the gate electrode 23 and the drain electrode 22 is suppressed, similarly to the field plate 124 in the semiconductor device 200 described above. To do. However, since the distance c2 between the field plate 242 on the drain electrode 22 side and the semiconductor layer 11 is made larger than the distance c1 between the field plate 241 on the gate electrode 23 side and the semiconductor layer 11, The effect of controlling the surface potential is smaller than the effect of the field plate 241. For this reason, the field plate effect from the gate electrode 23 side to the drain electrode 22 side is gradually reduced, a steep change in the surface potential of the semiconductor layer 11 is suppressed, and the occurrence of electric field concentration due to this steep change is also suppressed. Is done.

図１の半導体装置を製造するに際しては、ある金属層をパターニングしてゲート電極フランジ部２３２を形成した後において、層間絶縁層１２の一部となる絶縁層を薄く形成した後に、他の金属層を形成してこれをパターニングするという工程を繰り返すことによって、フィールドプレート２４１、２４２を順次形成することができる。最後に、ソース電極フランジ部２１２とドレイン電極フランジ部２２２を単一の金属層をパターニングすることによって形成することができる。   When the semiconductor device of FIG. 1 is manufactured, after a certain metal layer is patterned to form the gate electrode flange portion 232, an insulating layer that becomes a part of the interlayer insulating layer 12 is formed thinly, and then another metal layer is formed. The field plates 241 and 242 can be sequentially formed by repeating the process of forming and patterning. Finally, the source electrode flange portion 212 and the drain electrode flange portion 222 can be formed by patterning a single metal layer.

図２は、上記の半導体装置１００の第１の変形例である半導体装置１０１の構造を示す断面図である。ここで、ＧａＮ層１１Ａ以下と層間絶縁層１２の記載は省略されている。この構造においては、前記の半導体装置１００と比べて、フィールドプレート２４３（高さｃ３）が、フィールドプレート２４２とドレイン電極２２との間に更に追加され、ｂ＜ｃ１＜ｃ２＜ｃ３＜ａとされている。この場合には、半導体層１１の表面電位の変化をより緩やかとすることができる。同様に、半導体層１１からの高さがドレイン電極２２側に向かって徐々に高くなるように、更に多くのフィールドプレートを設けてもよい。この場合においても、絶縁層を薄く形成してから金属層を形成してこれをパターニングすることにより、順次各フィールドプレートを形成することができる。   FIG. 2 is a cross-sectional view showing the structure of a semiconductor device 101 which is a first modification of the semiconductor device 100 described above. Here, the description of the GaN layer 11A and below and the interlayer insulating layer 12 are omitted. In this structure, as compared with the semiconductor device 100, a field plate 243 (height c3) is further added between the field plate 242 and the drain electrode 22 so that b <c1 <c2 <c3 <a. ing. In this case, the change in the surface potential of the semiconductor layer 11 can be made more gradual. Similarly, more field plates may be provided so that the height from the semiconductor layer 11 gradually increases toward the drain electrode 22 side. Also in this case, each field plate can be formed in sequence by forming a thin insulating layer and then forming a metal layer and patterning it.

一方、図３に示されるような、第２の変形例となる半導体装置１０２のように、ｃ２＞ｃ３としても、上記の半導体装置１００、１０１と比べてその効果は小さくなるものの、単一のフィールドプレート１２４を用いた前記の半導体装置２００と比べて、半導体層１１の表面電位の変化を緩やかにすることができることは明らかである。図２の半導体装置１０１においては、接地電位とされたフィールドプレート２４３とドレイン電極２２との間の間隔が狭くなるために、これらの間の電界強度が高くなるのに対して、図３の半導体装置１０２においては、フィールドプレート２４３とドレイン電極２２との間の間隔を広くすることができ、この部分での電界強度を低下させることができる。このため、ドレイン電極２２側に設けられたフィールドプレート２４３とドレイン電極２２（ドレイン電極フランジ部２２２）間の耐圧が問題となる場合に、この半導体装置１０２は有効である。   On the other hand, as shown in FIG. 3, even if c2> c3, as in the semiconductor device 102 according to the second modification, the effect is smaller than that of the semiconductor devices 100 and 101 described above. Obviously, the change in the surface potential of the semiconductor layer 11 can be moderated as compared to the semiconductor device 200 using the field plate 124. In the semiconductor device 101 of FIG. 2, since the distance between the field plate 243 set to the ground potential and the drain electrode 22 is narrow, the electric field strength between them is increased, whereas the semiconductor of FIG. In the device 102, the distance between the field plate 243 and the drain electrode 22 can be widened, and the electric field strength in this portion can be reduced. Therefore, the semiconductor device 102 is effective when the withstand voltage between the field plate 243 provided on the drain electrode 22 side and the drain electrode 22 (drain electrode flange portion 222) becomes a problem.

また、図４に示されるような、第３の変形例となる半導体装置１０３のように、半導体層１１との間の間隔がドレイン電極２２側に向かって徐々に大きくなるようなフィールドプレート２４４を用いても、同様の効果を奏することは明らかである。この構造は、図２におけるフィールドプレート２４１〜２４３が同電位（接地電位）であるため、これらを連結させた場合と等価である。前記の半導体装置１０１を製造する際には、各フィールドプレートを異なる金属層から形成することが必要となったのに対し、この半導体装置１０３を製造するに際しては、表面がテーパー加工された絶縁層の表面に形成された単一の金属層をパターニングすることによって、フィールドプレート２４４を形成することもできる。   Further, as in the semiconductor device 103 according to the third modification as shown in FIG. 4, a field plate 244 whose distance from the semiconductor layer 11 gradually increases toward the drain electrode 22 is formed. Even if it is used, it is clear that the same effect can be obtained. This structure is equivalent to the case where the field plates 241 to 243 in FIG. 2 are connected at the same potential (ground potential). When manufacturing the semiconductor device 101, it is necessary to form each field plate from a different metal layer. On the other hand, when manufacturing the semiconductor device 103, an insulating layer whose surface is tapered. The field plate 244 can also be formed by patterning a single metal layer formed on the surface.

また、ソース電極フランジ部２１２とドレイン電極フランジ部２２２の高さが同一である必要はない。この場合、前記の通り、ドレイン電極フランジ部２２２によるフィールドプレート効果を低減させるために、ドレイン電極フランジ部２２２は、ソース電極フランジ部２１２よりも高く形成することが好ましい。図５は、こうした構成を具備する第４の変形例となる半導体装置１０４の構造を示す断面図である。ここでは、ドレイン電極フランジ部２２２の高さａ２とソース電極フランジ部２１２の高さａ１とは異なり，ａ２＞ａ１とされる。この場合においては、フィールドプレート２４１の高さｃ１、フィールドプレート２４２の高さｃ２は、前記のようにドレイン電極フランジ部２２２の高さａ２を基準として、ｂ＜ｃ２＜ｃ２＜ａ２とすることが好ましい。   Further, the source electrode flange portion 212 and the drain electrode flange portion 222 need not have the same height. In this case, as described above, in order to reduce the field plate effect due to the drain electrode flange portion 222, the drain electrode flange portion 222 is preferably formed higher than the source electrode flange portion 212. FIG. 5 is a cross-sectional view showing the structure of a semiconductor device 104 according to a fourth modified example having such a configuration. Here, unlike the height a2 of the drain electrode flange portion 222 and the height a1 of the source electrode flange portion 212, a2> a1. In this case, the height c1 of the field plate 241 and the height c2 of the field plate 242 may be b <c2 <c2 <a2 based on the height a2 of the drain electrode flange 222 as described above. preferable.

更に、この半導体装置１０４においては、ソース電極フランジ部２１２の高さａ１、フィールドプレート２４１の高さｃ１、フィールドプレート２４２の高さｃ２は、全てｂとａ２の間にある。また、ソース電極フランジ部２１２、フィールドプレート２４１は共に接地電位とされる。このため、図６に示されるような第５の変形例となる半導体装置１０５においては、ソース電極フランジ部２１２がゲート電極２３、フィールドプレート２４１を跨いでドレイン電極２２側にまで延伸しており、実質的にフィールドプレート２４２として機能する。この場合においては、ソース電極フランジ部２１２とドレイン電極フランジ部２２２を同一の金属層をパターニングして形成することは困難である一方で、フィールドプレート２４２をソース電極フランジ部２１２と同時に形成することができる。この際、図４の構成と同様に、ソース電極フランジ部２１２と半導体層１１の表面との間の距離がドレイン電極２２側に向かって大きくなるように、ソース電極フランジ部２１２を傾斜させて形成してもよい。   Further, in the semiconductor device 104, the height a1 of the source electrode flange portion 212, the height c1 of the field plate 241 and the height c2 of the field plate 242 are all between b and a2. The source electrode flange portion 212 and the field plate 241 are both at ground potential. For this reason, in the semiconductor device 105 as the fifth modified example as shown in FIG. 6, the source electrode flange portion 212 extends to the drain electrode 22 side across the gate electrode 23 and the field plate 241. It essentially functions as a field plate 242. In this case, it is difficult to form the source electrode flange portion 212 and the drain electrode flange portion 222 by patterning the same metal layer, while the field plate 242 can be formed simultaneously with the source electrode flange portion 212. it can. At this time, similarly to the configuration of FIG. 4, the source electrode flange portion 212 is formed so as to be inclined so that the distance between the source electrode flange portion 212 and the surface of the semiconductor layer 11 increases toward the drain electrode 22 side. May be.

また、図７に示されるような第６の変形例となる半導体装置１０６においては、ソース電極フランジ部２１２がゲート電極２３を跨いでフィールドプレート２４２側にまで延伸しており、実質的にフィールドプレート２４１として機能する。この場合においても、フィールドプレート２４１をドレイン電極フランジ部２１２と同時に形成することができる。また、ソース電極フランジ部２１２と半導体層１１の表面との間の距離がフィールドプレート２４２側に向かってなるように、ソース電極フランジ部２１２を傾斜させて形成してもよい。   In the semiconductor device 106 according to the sixth modification as shown in FIG. 7, the source electrode flange portion 212 extends to the field plate 242 side across the gate electrode 23, so that the field plate substantially It functions as 241. Even in this case, the field plate 241 can be formed simultaneously with the drain electrode flange portion 212. Further, the source electrode flange portion 212 may be formed to be inclined so that the distance between the source electrode flange portion 212 and the surface of the semiconductor layer 11 is directed toward the field plate 242 side.

前記の通り、フィールドプレートの電位を、ゲート電極２３の電位と同一としてもよい。このため、上記の半導体装置１０５、１０６の更なる変形例として、ゲート電極フランジ部２３２を図６、７におけるソース電極フランジ部２１２のようにドレイン電極２２側に延伸させてもよい。この際、ゲート電極フランジ部２３２を傾斜させてもよいことも同様である。   As described above, the potential of the field plate may be the same as the potential of the gate electrode 23. Therefore, as a further modification of the semiconductor devices 105 and 106 described above, the gate electrode flange portion 232 may be extended to the drain electrode 22 side like the source electrode flange portion 212 in FIGS. At this time, the gate electrode flange portion 232 may be inclined.

なお、上記においては、ソース電極２１とドレイン電極２２を含むこれらの間の領域の構造について説明されたが、この領域以外においては、ソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２、各フィールドプレートは、それぞれ配線として使用することができ、かつ、電流が流れない領域においては、これらの電位は、半導体装置の特性に大きな影響を与えない。このため、この領域以外におけるソース電極フランジ部２１２、ドレイン電極フランジ部２２２、ゲート電極フランジ部２３２、各フィールドプレートの平面形状は、配線として機能するように適宜設定される。   In the above description, the structure of the region between the source electrode 21 and the drain electrode 22 including the source electrode 21 and the drain electrode 22 has been described. However, the source electrode flange portion 212, the drain electrode flange portion 222, and the gate electrode flange portion are other than this region. 232, each field plate can be used as a wiring, and in a region where no current flows, these potentials do not greatly affect the characteristics of the semiconductor device. For this reason, the planar shape of the source electrode flange portion 212, the drain electrode flange portion 222, the gate electrode flange portion 232, and each field plate outside this region is appropriately set so as to function as a wiring.

また、上記の半導体装置は、ＧａＮ等（ＩＩＩ族窒化物半導体）が用いられたＨＥＭＴであったが、半導体層の一表面に設けられた第１主電極と第２主電極の間で電流が流される横型の素子であれば、第１主電極と第２主電極の間において上記のようなフィールドプレートを設けることによって耐圧を向上させることができる。   Further, the above semiconductor device is a HEMT using GaN or the like (Group III nitride semiconductor). However, a current is generated between the first main electrode and the second main electrode provided on one surface of the semiconductor layer. In the case of a horizontal element that flows, the breakdown voltage can be improved by providing the field plate as described above between the first main electrode and the second main electrode.

１０ 基板
１１ 半導体層
１１Ａ ＧａＮ層（チャネル層）
１１Ｂ ＡｌＧａＮ層（バリア層）
１２ 層間絶縁層
２１ ソース電極（第１主電極）
２２ ドレイン電極（第２主電極）
２３ ゲート電極（制御電極）
１２４、２４１〜２４４ フィールドプレート
１００〜１０６、２００ 半導体装置（ＨＥＭＴ）
２１１ ソース電極基部（第１主電極基部）
２１２ ソース電極フランジ部（第１主電極フランジ部）
２２１ ドレイン電極基部（第２主電極基部）
２２２ ドレイン電極フランジ部（第２主電極フランジ部）
２３１ ゲート電極基部（制御電極基部）
２３２ ゲート電極フランジ部（制御電極フランジ部） 10 Substrate 11 Semiconductor layer 11A GaN layer (channel layer)
11B AlGaN layer (barrier layer)
12 Interlayer insulating layer 21 Source electrode (first main electrode)
22 Drain electrode (second main electrode)
23 Gate electrode (control electrode)
124, 241 to 244 Field plates 100 to 106, 200 Semiconductor device (HEMT)
211 Source electrode base (first main electrode base)
212 Source electrode flange (first main electrode flange)
221 Drain electrode base (second main electrode base)
222 Drain electrode flange (second main electrode flange)
231 Gate electrode base (control electrode base)
232 Gate electrode flange (control electrode flange)

Claims (9)

半導体層の一方の主面となる表面側において設けられた第１主電極と第２主電極との間に流れる電流のオン・オフが、前記第１主電極と前記第２主電極との間に設けられた制御電極に印加された前記第２主電極よりも前記第１主電極に近い電位によって制御され、前記第１主電極と前記第２主電極との間の前記表面上において層間絶縁層を介して前記表面と対向するように設けられた電極であるフィールドプレートを具備する半導体装置であって、
前記第１主電極、前記第２主電極、前記制御電極は、それぞれ前記表面から離れた側で前記表面側よりも幅広とされて前記表面と前記層間絶縁層を介して対向する部分である第１主電極フランジ部、第２主電極フランジ部、制御電極フランジ部をそれぞれ具備し、
前記第２主電極フランジ部の前記表面からの高さをａ２、前記制御電極フランジ部の前記表面からの高さをｂとして、
前記フィールドプレートは、前記第１主電極又は前記制御電極と電気的に接続され、その前記表面からの高さをｃとしてｂ＜ｃ＜ａ２とされ、平面視において前記制御電極と前記第２主電極との間に設けられたことを特徴とする半導体装置。 On / off of the current flowing between the first main electrode and the second main electrode provided on the surface side which is one main surface of the semiconductor layer is between the first main electrode and the second main electrode. An interlayer insulation on the surface between the first main electrode and the second main electrode, controlled by a potential closer to the first main electrode than the second main electrode applied to the control electrode A semiconductor device comprising a field plate which is an electrode provided to face the surface through a layer,
The first main electrode, the second main electrode, and the control electrode are portions that are wider than the surface side on the side away from the surface and are opposed to the surface through the interlayer insulating layer. 1 main electrode flange portion, second main electrode flange portion, control electrode flange portion, respectively,
The height from the surface of the second main electrode flange portion is a2, the height from the surface of the control electrode flange portion is b,
The field plate is electrically connected to the first main electrode or the control electrode, and b <c <a2 where c is the height from the surface, and the control electrode and the second main electrode in plan view. A semiconductor device characterized by being provided between electrodes. 前記第１主電極フランジ部の前記表面からの高さをａ１として、ｂ＜ａ１＜ａ２とされたことを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the height of the first main electrode flange portion from the surface is a1, and b <a1 <a2. 前記フィールドプレートと前記第１主電極フランジ部とが一体化されたことを特徴とする請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the field plate and the first main electrode flange portion are integrated. 前記フィールドプレートと前記制御電極フランジ部とが一体化されたことを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the field plate and the control electrode flange portion are integrated. 前記制御電極から前記第２主電極に向かう方向において、前記制御電極と前記第２主電極との間に複数の前記フィールドプレートを具備することを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。   5. The device according to claim 1, further comprising a plurality of the field plates between the control electrode and the second main electrode in a direction from the control electrode toward the second main electrode. 2. The semiconductor device according to claim 1. 複数の前記フィールドプレートの各々の前記表面からの高さは、前記第２主電極側に向かって高くなる構成とされたことを特徴とする請求項５に記載の半導体装置。   6. The semiconductor device according to claim 5, wherein a height of each of the plurality of field plates from the surface increases toward the second main electrode. 前記フィールドプレートの前記表面からの高さが前記第２主電極に向かって高くなるように、前記フィールドプレートが前記表面に対して傾斜して形成されたことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。   2. The field plate according to claim 1, wherein the field plate is inclined with respect to the surface such that a height of the field plate from the surface increases toward the second main electrode. 6. The semiconductor device according to any one of up to 5. 前記半導体層はＩＩＩ族窒化物半導体で構成されたことを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor layer is made of a group III nitride semiconductor. 前記第１主電極をソース電極、前記第２主電極をドレイン電極、前記制御電極をゲート電極とするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を特徴とする請求項８に記載の半導体装置。   9. The semiconductor device according to claim 8, wherein the first main electrode is a source electrode, the second main electrode is a drain electrode, and the control electrode is a HEMT (High Electron Mobility Transistor).
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