JP2017216576A

JP2017216576A - 増幅器

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Publication number: JP2017216576A
Application number: JP2016108925A
Authority: JP
Inventors: 喜隆渡辺; Yoshitaka Watanabe; 渡辺　　喜隆
Original assignee: Simplex Quantum Inc
Current assignee: Simplex Quantum Inc
Priority date: 2016-05-31
Filing date: 2016-05-31
Publication date: 2017-12-07

Abstract

【課題】所望の周波数特性を実現しつつ、入力換算雑音を低減できる増幅器を提案する。【解決手段】増幅器１０は、複数の三端子増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎを備える。三端子増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎの入力端子同士、出力端子同士、及び制御端子同士は接続されており、且つ、それぞれの三端子増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎの素子特性は略同一である。複数の三端子増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎの個数は、低域遮断周波数が所定の閾値以上となるように定められている。【選択図】図１

Description

本発明は増幅器に関する。

生体信号（神経電位、筋電位）は、細胞外計測や表面電位計測においては、１ｍＶ未満の微弱な電気信号であるため、このような生体信号を検出するには、ノイズの影響をできるだけ低減して増幅することが要求される。このような用途に用いられるフロントエンド増幅器として、例えば、米国特許４５７８６４７号に記載されているような多段増幅器が知られている。この多段増幅器は、検出信号を差動増幅してノイズを除去する差動増幅器を初段増幅段とするものであり、米国特許４５７８６４７号によれば、差動増幅器の反転入力端子に接続する一つのトランジスタ素子に替えて、並列接続されたＮ個のトランジスタ素子を使用し、更に、差動増幅器の非反転入力端子に接続する一つのトランジスタ素子に替えて、並列接続されたＮ個のトランジスタ素子を使用することにより、入力換算雑音電圧を１／√Ｎに低減できると説明されている。

米国特許４５７８６４７号

しかし、Ｎの値を必要以上に大きくすると、高域遮断周波数の低下に伴い、通過帯域のゲインが低下してしまい、フロントエンド増幅器に要求される所望の周波数特性が得られないことがある。

そこで、本発明は、所望の周波数特性を実現しつつ、入力換算雑音を低減できる増幅器を提案することを課題とする。

上述の課題を解決するため、本発明に係る増幅器は、複数の三端子増幅素子であってそれぞれの入力端子同士、出力端子同士、及び制御端子同士が接続されており、且つそれぞれの三端子増幅素子の素子特性が略同一である、複数の三端子増幅素子を備えており、複数の三端子増幅素子の個数は、高域遮断周波数が所定の閾値以上となるように定められている。

本発明に係る増幅器によれば、所望の周波数特性を実現しつつ、入力換算雑音を低減することができる。

実施形態１に係る増幅器の回路図である。実施形態２に係る増幅器の回路図である。実施形態２に係る増幅器のオープンループゲイン曲線及びその位相曲線のシミュレーション結果を示すグラフである。実施形態２に係る増幅器のクローズドループゲイン曲線及びその位相曲線のシミュレーション結果を示すグラフである。実施形態２に係る増幅素子のベース・エミッタ間の電圧の温度変化のシミュレーション結果を示すグラフである。実施形態２に係る増幅器の出力ノイズスペクトルのシミュレーション結果を示すグラフである。実施形態３に係る増幅器の回路図である。実施形態４に係る増幅器の回路図である。実施形態５に係る増幅器の回路図である。

以下、各図を参照しながら本発明の実施形態について説明する。ここで、同一符号は同一の要素を示すものとし、重複する説明は省略する。
図１は、本発明の実施形態１に係る増幅器１０の回路図を示す。同図に示すように、増幅器１０は、初段増幅段１０１と、後段増幅段１０２と、帰還部１０３とを備える多段増幅器である。初段増幅段１０１は、略同一の素子特性（周波数特性、雑音特性）を有するＮ個の増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎを備えている。ここで、Ｎは２以上の整数とする。それぞれの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎは、入力端子、出力端子、及び制御端子を有する三端子増幅素子であり、制御端子に入力される電流信号又は電圧信号に応答して入力端子と出力端子との間に流れる電流の増幅率を制御する。増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎの入力端子同士、出力端子同士、及び制御端子同士は、相互に接続されており、見かけ上は、単一の増幅素子として機能する。同図に示す例では、増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎとして、ＮＰＮ型のバイポーラトランジスタを例示しているが、ＰＮＰ型のバイポーラトランジスタでもよい。バイポーラトランジスタのベース端子、コレクタ端子、及びエミッタ端子のうちどの端子が、制御端子、入力端子、及び出力端子として機能するかは、接地形式（エミッタ接地、コレクタ接地、ベース接地）によって定まる。初段増幅段１０１の増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎは、エミッタ接地増幅回路を構成しており、そのエミッタ端子は、抵抗Ｒ_E1を介して接地し、そのコレクタ端子は、定電流源ＣＣ１に接続し、そのベース端子は、キャパシタＣ_INを介して入力端子１０４に接続している。抵抗Ｒ_E1の値は、それぞれの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎが最適なバイアスポイントで動作できるように、定電流源ＣＣ１から増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎに供給されるバイアス電流を加味して調整されている。入力端子１０４とグランドとの間には、入力信号のソース抵抗に応じて設定される抵抗Ｒ_INが接続されている。

後段増幅段１０２は、カスケード接続された増幅素子Ｑ２，Ｑ３を備えている。増幅素子Ｑ２，Ｑ３は、入力端子、出力端子、及び制御端子を有する三端子増幅素子であり、同図に示す例では、増幅素子Ｑ２，Ｑ３として、ＮＰＮ型のバイポーラトランジスタを例示しているが、ＰＮＰ型のバイポーラトランジスタでもよい。増幅素子Ｑ２のベース端子は、増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのコレクタ端子に接続し、増幅素子Ｑ３のベース端子は、増幅素子Ｑ２のコレクタ端子に接続し、増幅素子Ｑ２のコレクタ端子は、定電流源ＣＣ２に接続し、増幅素子Ｑ３のコレクタ端子は、電源Ｖｃｃに接続し、増幅素子Ｑ２のエミッタ端子は、抵抗Ｒ_E2を介して接地するとともに、抵抗Ｒ_Bを介して増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのベース端子に接続し、増幅素子Ｑ３のエミッタ端子は、抵抗Ｒ_NFを介して増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのエミッタ端子に接続するとともに、抵抗Ｒ₀及びキャパシタＣ_OUTを介して出力端子１０５に接続している。抵抗Ｒ_E2の値は、増幅素子Ｑ２が最適なバイアスポイントで動作できるように、定電流源ＣＣ２から増幅素子Ｑ２に供給されるバイアス電流を加味して調整されている。帰還部１０３は、増幅素子Ｑ２のエミッタ端子と増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのベース端子との間に接続されている抵抗Ｒ_Bと、増幅素子Ｑ３のエミッタ端子と増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのエミッタ端子との間に接続されている抵抗Ｒ_NFとを備えている。なお、出力端子１０５に接続するＲ_LOADは負荷抵抗であり、キャパシタＣ_OUTとともにハイパスフィルタとして機能する。

入力端子１０４から入力された入力信号の交流成分は、キャパシタＣ_INを通過し、初段増幅段１０１に供給される。初段増幅段１０１の増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのベース端子には、増幅素子Ｑ２のエミッタ端子から抵抗Ｒ_Bを介して電流が帰還することにより、増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのベースバイアス電流が制御される。また、増幅素子Ｑ３のエミッタ端子からの出力電圧が抵抗Ｒ_NFを介して増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのエミッタ端子に帰還することにより、クローズドループゲインが調整される。このように、増幅器１０は、増幅素子Ｑ２と初段増幅段１０１との間でベースバイアス電流を制御するためのループと、増幅素子Ｑ３と初段増幅段１０１との間でクローズドループゲインを調整するためのループとを併有しており、後者のフィードバックゲインが前者のフィードバックゲインより数桁小さくなるように、例えば、抵抗Ｒ_E1の値と抵抗Ｒ_NFの値との比率を１：１０００に設定することにより、増幅器１０の動作を安定させることができる。増幅素子Ｑ３は、エミッタフォロワとして機能し、その出力信号の交流成分は、キャパシタＣ_OUTを通過し、出力端子１０５から出力される。このように、増幅器１０は、単相入力−単相出力のいわゆるシングルエンド増幅器（不平衡増幅器）として機能する。

さて、初段増幅段１０１は、略同一の素子特性を有する、並列接続されたＮ個の増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎから構成されているため、初段増幅段１０１が単一の増幅素子から構成されている場合と比較すると、バイアス条件が一定であるならば、それぞれの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎに流れるベース電流は１／Ｎとなるため、フリッカノイズ（いわゆる１／ｆノイズ）は、１／√Ｎに低減する。更に、初段増幅段１０１を、略同一の素子特性を有する、並列接続されたＮ個の増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎから構成することにより、エミッタ電流が流れる領域の断面積がＮ倍になるため、エミッタ抵抗は１／Ｎに低減する。文献 "Analog Dialogue 42-06 June, 2008 (By Barrie Gilbert) p.3 Noise Figure and Logarithmic Amplifiers" によれば、ショットノイズは、エミッタ等価抵抗の１／２に相当するジョンソンノイズと等価であるため、エミッタ抵抗の低減により、ショットノイズを低減できるという効果が得られる。

一方、増幅器１０を、数μ〜数ｍＶ程度の微小な信号を検出する用途に用いるためには、初段増幅段１０１のゲインは、増幅器１０全体の雑音指数を小さくするために可能な限り大きく設定する必要がある。初段増幅段１０１のゲインは、そのコレクタ電流に比例するため、増幅器１０全体の雑音指数を小さくするためには、コレクタ電流を増やす必要がある。ところが、ベース電流は、コレクタ電流に比例するため、コレクタ電流の増大は、ベース電流の増大をもたらし、上述のフリッカノイズの低減効果を打ち消してしまう。一方で、コレクタ電流を増やすことにより、増幅素子のトランスコンダクタンス（ｇ_m）が増え、そのｇ_mの二乗に反比例してノイズが減少することで、フリッカノイズにおける効果は十分相殺される。また、初段増幅段１０１を、略同一の素子特性を有する、並列接続されたＮ個の増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎから構成することにより、初段増幅段１０１が単一の増幅素子から構成されている場合と比較すると、コレクタ出力実効容量Ｃ_bc及びベース・エミッタ間の実効容量Ｃ'_beが共にＮ倍に増加する。ここで、Ｃ'_beはベース・エミッタ間容量Ｃ_beと、ベース・コレクタ間容量Ｃ_bcの初段増幅段１０１の略ゲイン倍、との合計に等しい容量である。また、コレクタ電流がベース電流のβ（電流増幅率）倍であるため、ベース・エミッタ間等価抵抗r'_e1は、エミッタ抵抗ｒ_eの（１＋β）倍で近似され、ｒ_bをベース抵抗とするとき、増幅器１０の高域遮断周波数は、上述の記号を用いて、１／（２π(r_b||r'_e1）×Ｃ'_be）として表すことができるものと、初段増幅段１０１の出力抵抗R_Lとコレクタ出力実行容量Ｃ_bcとを用いて、１／（２πR_L×Ｃ_bc）として表すことができるものとのうち小さい値の方で決まる（但し、(r_b||r'_e1）＝r_b×r'_e1／（r_b＋r'_e1）と定義する)。このため、増幅素子Ｑ１をＮ個並列化すると、コレクタ出力実行容量Ｃ_bc及びベース・エミッタ間の実効容量Ｃ'_beがＮ倍に増加するために、何れの高域遮断周波数も同様に１／Ｎに低下する。それと同時に、後段増幅段１０２の動作点が変化し、通過帯域のゲインが低下してしまう。これらの変動を抑えることは、コレクタ電流をより大きくすることによりエミッタ抵抗ｒ_eを小さくする方法と、バイアス抵抗の微調整による方法とを組合せることで実現可能であるが、何れも消費電流が過剰となり、ノイズフロアの増大も伴うため、必然的に、最適なＮと消費電流の選択が要求される。

これらの事情に鑑み、Ｎの上限値は、増幅器１０に要求される周波数特性が満たされるように、高域遮断周波数の低下が許容される範囲内で決定するのが望ましい。具体的には、ＳＰＩＣＥ等の回路シミュレータを用いて、或いは、ディスクリート部品の交換を繰り返しながら、増幅器１０に要求される周波数特性を満たす上で高域遮断周波数が必要最低限の閾値を上回るように、Ｎの値を変えながら繰り返し検証するのが望ましい。このようにして求められた最適なＮの下では、初段増幅段１０１のコレクタ・エミッタ間の電圧を小さく抑えることができるため、コレクタ・エミッタ間の電圧とバイアス電流との積である電力の消費も低減され、発熱の低減、ひいては、熱ノイズの低減も達成し得る。

なお、初段増幅段１０１のゲインを大きくすればする程、後段増幅段１０２のノイズの影響が表れ難くなるため、初段増幅段１０１に流れる電流を増やしてゲインを大きくする手法を採用すると、初段増幅段１０１に流れる電流の増大により、発熱に起因するノイズが増大してしまい、逆効果となることがある。従って、初段増幅段１０１のゲインと後段増幅段１０２のゲインとの配分を考慮し、ノイズの影響が小さくなる最適なＮの値を決定してもよい。

例えば、電源電圧Ｖｃｃを７．５Ｖ、キャパシタＣ_INの容量を１０００μＦ、増幅素子Ｑ３から初段増幅段１０１への負帰還のクローズドループゲインを６０ｄＢ、初段増幅段１０１のオープンループゲインを９０ｄＢ、増幅素子Ｑ２のオープンループゲインを４０ｄＢ、増幅素子Ｑ２のβレシオを５００、定電流源ＣＣ１から供給されるバイアス電流を２０ｍＡ、定電流源ＣＣ２から供給されるバイアス電流を１ｍＡとするとき、Ｎの最適値は、例えば、８である。

なお、上述の説明では、初段増幅段１０１を、素子特性が略同一である複数の増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎから構成する例を示したが、増幅素子Ｑ２又はＱ３に替えて、素子特性が略同一である複数の増幅素子を用いてもよい。後述する実施形態２，３についても同様である。

実施形態１によれば、生体信号の検出や量子物理効果を利用したデバイスからの微小信号の検出などの用途において、入力換算ノイズの少ない高品質のフロントエンド増幅器としての増幅器１０を提供することができ、これまでの水準を超える高精度計測技術に貢献するものである。

図２は、本発明の実施形態２に係る増幅器２０の回路図を示す。図１に示す符号と同一の符号は同一の回路素子を示しているため、実施形態１，２の相違点を中心に説明する。定電流源ＣＣ１は、電界効果トランジスタＪ_C1のゲート端子とソース端子とを短絡した回路構成を有しており、そのソース端子には、例えば、バイアス電流が２０ｍＡのときに電流値の温度変動が極小となるように選択された抵抗Ｒ_S1（例えば、５０Ω）が接続されている。同様に、定電流源ＣＣ２は、電界効果トランジスタＪ_C2のゲート端子とソース端子とを短絡した回路構成を有しており、そのソース端子には、例えば、バイアス電流が１ｍＡのときに電流値の温度変動が極小となるように選択された抵抗Ｒ_S2（例えば、１．４５ｋΩ）が接続されている。また、増幅素子Ｑ２のベース・コレクタ間には、キャパシタＣ_S2が接続されている。抵抗Ｒ_S1，Ｒ_S2より、定電流源ＣＣ１，ＣＣ２の出力インピーダンスが大きくなり、電源Ｖｃｃが変動しても、定電流を供給することができる。また、増幅器２０は、後段増幅段１０２を構成する増幅素子Ｑ２，Ｑ３のそれぞれのバイアスポイントの温度ドリフトを抑制するための温度補償回路１０６を備えている。温度補償回路１０６は、ツェナーダイオードＤ１と抵抗Ｒ１とが直列に接続された回路構成を有している。ツェナーダイオードＤ１は、降伏電圧が５Ｖ未満では負の温度係数を有し、降伏電圧が５Ｖ以上では正の温度係数を有しており、降伏電圧が約７Ｖのときの温度係数は、およそ２ｍＶ／℃である。一方、増幅素子Ｑ２のベース・エミッタ間電圧の温度係数は、およそ−２ｍＶ／℃であるため、降伏電圧が約７ＶのツェナーダイオードＤ１を用いることにより、増幅素子Ｑ２，Ｑ３のそれぞれのバイアスポイントの温度ドリフトを実用上問題ない程度に抑制することができる。このように、本実施形態では、定電流源ＣＣ１，ＣＣ２から所望のバイアス電流を供給するときの電流値の温度変動が極小となるように選択された抵抗Ｒ_S1，Ｒ_S2を用いることにより、定電流源ＣＣ１，ＣＣ２の温度補償を実現する一方、単一の温度補償回路１０６により、後段増幅段１０２を構成する増幅素子Ｑ２，Ｑ３のそれぞれのバイアスポイントの温度補償を実現している。

増幅器２０は、増幅素子Ｑ３のエミッタ端子と増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのエミッタ端子との間の帰還経路上で抵抗Ｒ_NFと並列に接続するキャパシタＣ３と、抵抗Ｒ_Bと増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのベース端子との間の帰還経路上に設けられた抵抗Ｒ２と、抵抗Ｒ２と抵抗Ｒ_Bとの間からグランドに接続するキャパシタＣ２とを更に備える。キャパシタＣ２により、リーク電流に伴うゲイン低下を抑制することができる。また、出力端子１０５と抵抗Ｒ₀との間には、キャパシタＣ６及び抵抗Ｒ６から成るハイパスフィルタ１０７が接続されており、出力信号の低周波成分が除去される。また、増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎのエミッタ端子とグランドとの間には、抵抗Ｒ４及びエミッタピーキング用のキャパシタＣ４が接続されている。同様に、増幅素子Ｑ２のエミッタ端子とグランドとの間には、エミッタピーキング用のキャパシタＣ５が接続されている。

図３は実施形態２に係る増幅器２０のオープンループゲイン曲線及びその位相曲線のシミュレーション結果を示すグラフである。同図において、符号３０１は、入力端子１０４に接続する信号源（図示せず）のソース抵抗を１ｍΩとしたときの増幅素子Ｑ３のＤＣ出力のオープンループゲインを示し、符号３０２は、入力端子１０４に接続する信号源のソース抵抗を５０Ωとしたときの増幅素子Ｑ３のＤＣ出力のオープンループゲインを示し、符号３０３は、入力端子１０４に接続する信号源のソース抵抗を１ｍΩとしたときの増幅素子Ｑ３のＤＣ出力の位相を示し、符号３０４は、入力端子１０４に接続する信号源のソース抵抗を５０Ωとしたときの増幅素子Ｑ３のＤＣ出力の位相を示す。同様に、符号３０５は、入力端子１０４に接続する信号源のソース抵抗を１ｍΩとしたときの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−ＮのＤＣ出力のオープンループゲインを示し、符号３０６は、入力端子１０４に接続する信号源のソース抵抗を５０Ωとしたときの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−ＮのＤＣ出力のオープンループゲインを示し、符号３０７は、入力端子１０４に接続する信号源のソース抵抗を１ｍΩとしたときの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−ＮのＤＣ出力の位相を示し、符号３０８は、入力端子１０４に接続する信号源のソース抵抗を５０Ωとしたときの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−ＮのＤＣ出力の位相を示す。シミュレーションでは、増幅器２０全体のフィードバックゲインを１０００倍に設定し、オープンループゲインを９６ｄＢ以上に設定した。また、初段増幅段１０１のゲインを約６０ｄＢに設定し、増幅素子Ｑ２のゲインを約３６ｄＢに設定した。このシミュレーション結果から、オープンループの遮断周波数は約１００ｋＨｚであることがわかる。

図４は実施形態２に係る増幅器２０のクローズドループゲイン曲線及びその位相曲線のシミュレーション結果を示すグラフである。同図において、符号４０１は、入力端子１０４に接続する信号源のソース抵抗を１ｍΩとしたときの増幅素子Ｑ３のＤＣ出力のクローズドループゲインを示し、符号４０２は、入力端子１０４に接続する信号源のソース抵抗を５０Ωとしたときの増幅素子Ｑ３のＤＣ出力のクローズドループゲインを示し、符号４０３は、入力端子１０４に接続する信号源のソース抵抗を１ｍΩとしたときの増幅素子Ｑ３のＤＣ出力の位相を示し、符号４０４は、入力端子１０４に接続する信号源のソース抵抗を５０Ωとしたときの増幅素子Ｑ３のＤＣ出力の位相を示す。同様に、符号４０５は、入力端子１０４に接続する信号源のソース抵抗を１ｍΩとしたときの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−ＮのＤＣ出力のクローズドループゲインを示し、符号４０６は、入力端子１０４に接続する信号源のソース抵抗を５０Ωとしたときの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−ＮのＤＣ出力のクローズドループゲインを示し、符号４０７は、入力端子１０４に接続する信号源のソース抵抗を１ｍΩとしたときの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−ＮのＤＣ出力の位相を示し、符号４０８は、入力端子１０４に接続する信号源のソース抵抗を５０Ωとしたときの増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−ＮのＤＣ出力の位相を示す。このシミュレーション結果から、クローズドループの遮断周波数は、約１０ＭＨｚであることがわかる。

図５は実施形態２に係る増幅素子Ｑ３のエミッタ電圧の温度変化のシミュレーション結果を示すグラフである。符号５０１は、温度補償回路１０６が増幅器２０に設けられていない場合の増幅素子Ｑ３のエミッタ電圧の温度変化を示している。符号５０２は、温度補償回路１０６が増幅器２０に設けられている場合の増幅素子Ｑ３のエミッタ電圧の温度変化を示している。このシミュレーション結果から、温度補償回路１０６により、増幅器２０のバイアスポイントの温度ドリフトを実用上十分な精度で抑制できることがわかる。

図６は実施形態２に係る増幅器２０の出力ノイズスペクトルのシミュレーション結果を示すグラフである。シミュレーションでは、増幅器２０全体のフィードバックゲインを１０００倍に設定し、定電流源ＣＣ１から供給されるバイアス電流を２０ｍＡに設定し、定電流源ＣＣ２から供給されるバイアス電流を１ｍＡに設定し、増幅素子Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎの個数Ｎを８に設定した。このシミュレーション結果から、増幅器２０の入力換算雑音を実用上十分に低減できることがわかる。

図７は、本発明の実施形態３に係る増幅器３０の回路図を示す。図１に示す符号と同一の符号は同一の回路素子を示しているため、実施形態１，３の相違点を中心に説明する。初段増幅段１０１は、略同一の素子特性（周波数特性、雑音特性）を有するＮ個の増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎを備えている。それぞれの増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎは、入力端子、出力端子、及び制御端子を有する三端子増幅素子であり、制御端子に入力される電流信号又は電圧信号に応答して入力端子と出力端子との間に流れる電流の増幅率を制御する。増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎの入力端子同士、出力端子同士、及び制御端子同士は、相互に接続されており、見かけ上は、単一の増幅素子として機能する。同図に示す例では、増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎとして、接合形（ＪＦＥＴ）の電界効果トランジスタを例示しているが、絶縁ゲート形（ＭＯＳＦＥＴ）の電界効果トランジスタでもよい。電界効果トランジスタのゲート端子、ドレイン端子、及びソース端子のうちどの端子が、制御端子、入力端子、及び出力端子として機能するかは、接地形式（ゲート接地、ドレイン接地、ソース接地）によって定まる。また、増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎのゲート端子とグランドとの間には抵抗Ｒ_Gが接続され、増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎのソース端子とグランドとの間には抵抗Ｒ_jS1が接続されており、これらの抵抗Ｒ_G，Ｒ_jS1の値は、増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎが飽和領域における最適なバイアスポイントで動作できるように、定電流源ＣＣ１から増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎに供給されるバイアス電流を加味して調整されている。

初段増幅段１０１と定電流源ＣＣ１との間には、ソース抵抗Ｒ_jS2を有し、ソース端子とゲート端子とが短絡された電界効果トランジスタＪ２が設けられている。電界効果トランジスタＪ２のドレイン電圧は、定電圧源として機能するツェナーダイオードＤ２によりＶｄｄに設定されており、電界効果トランジスタＪ２として、その素子特性（周波数特性、雑音特性）が増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎの素子特性と同様のものを用いることで、増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎのドレイン電圧のバイアスポイントをＶｄｄ／２に調整することができる。増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎのドレイン・ソース間の電圧をできるだけ小さくすることにより、発熱に起因するノイズを低減できるとともに、それぞれの増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎのドレイン電流が小さくなるため、フリッカノイズの低減にも効果がある。なお、定電圧源として、ツェナーダイオードＤ２に替えて、シャントレギュレータを用いてもよい。

図８は、本発明の実施形態４に係る増幅器４０の回路図を示す。図７に示す符号と同一の符号は同一の回路素子を示しているため、実施形態３，４の相違点を中心に説明する。増幅器４０は、増幅器３０の増幅素子Ｑ２，Ｑ３を差動増幅器ＡＭＰ１に置換した構成を備えており、交流結合によりオフセット信号を除去するものである。初段増幅段１０１からの出力信号は、キャパシタＣ７及び抵抗Ｒ７を介して差動演算増幅器ＡＭＰ１の反転入力端子に入力される。差動演算増幅器ＡＭＰ１の反転入力端子と出力端子は、抵抗Ｒ８を介して接続されており、差動演算増幅器ＡＭＰ１の非反転入力端子とグランドとの間には、抵抗Ｒ９が接続されている。また、差動演算増幅器ＡＭＰ１の出力端子は、抵抗Ｒ₀及びキャパシタＣ_OUTを介して出力端子１０５に接続するとともに、抵抗Ｒ_NFを介して増幅素子Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎのソース端子に接続している。差動演算増幅器ＡＭＰ１の反転増幅ゲインは、抵抗Ｒ７，Ｒ８の比（Ｒ７／Ｒ８）によって定まり、ループゲインは、抵抗Ｒ_NF，Ｒ_jS1の比（Ｒ_NF／Ｒ_jS1）によって定まる。

図９は、本発明の実施形態５に係る増幅器５０の回路図を示す。図８に示す符号と同一の符号は同一の回路素子を示しているため、実施形態４，５の相違点を中心に説明する。増幅器５０は、差動演算増幅器ＡＭＰ１の出力信号の直流成分を反転して差動演算増幅器ＡＭＰ１の非反転入力端子に入力する差動演算増幅器ＡＭＰ２を備えている。より詳細には、差動演算増幅器ＡＭＰ１の出力端子は、抵抗Ｒ１０を介して差動演算増幅器ＡＭＰ２の反転入力端子に接続し、差動演算増幅器ＡＭＰ２の非反転入力端子は、抵抗Ｒ１１を介してグランドに接続している。また、差動演算増幅器ＡＭＰ２の非反転入力端子と出力端子との間には、キャパシタＣ８が接続され、差動演算増幅器ＡＭＰ２の出力端子は、抵抗Ｒ１２を介して差動演算増幅器ＡＭＰ１の非反転入力端子に接続している。差動演算増幅器ＡＭＰ２は、いわゆるＤＣサーボ回路として動作するため、初段増幅段１０１の出力が差動演算増幅器ＡＭＰ１にＤＣ結合したとしても、ＤＣドリフトを除去することができる。

なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明はその趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。

１０，２０，３０，４０，５０…増幅器
Ｑ１−１，Ｑ１−２，…，Ｑ１−Ｎ，Ｑ２，Ｑ３…増幅素子
Ｊ１−１，Ｊ１−２，…，Ｊ１−Ｎ…増幅素子
ＣＣ１，ＣＣ２…定電流源
Ｃ_IN，Ｃ_OUT，Ｃ２，Ｃ４，Ｃ５，Ｃ６，Ｃ７…キャパシタ
Ｒ_IN，Ｒ_OUT，Ｒ_LOAD，Ｒ_O，Ｒ_NF，Ｒ_E1，ＲＲ_E2，Ｒ_B，Ｒ１，Ｒ７，Ｒ８，Ｒ９…抵抗
Ｄ１，Ｄ２…ツェナーダイオード
ＡＭＰ１，ＡＭＰ２…差動演算増幅器

Claims

複数の三端子増幅素子であって、それぞれの入力端子同士、出力端子同士、及び制御端子同士が接続されており、且つ、それぞれの三端子増幅素子の素子特性が略同一である、複数の三端子増幅素子を備え、前記複数の三端子増幅素子の個数は、高域遮断周波数が所定の閾値以上となるように定められている、増幅器。
請求項１に記載の増幅器であって、前記複数の三端子増幅素子は、初段増幅段として機能する、増幅器。
請求項２に記載の増幅器であって、複数の三端子増幅子を備える後段増幅段と、前記後段増幅段の複数の三端子増幅素子のそれぞれのバイアスポイントの温度ドリフトを抑制する単一の温度補償回路とを備える、増幅器。