JP2017200726A - 画像処理装置、画像形成装置、及び画像処理方法 - Google Patents

Abstract

【課題】画像処理に使用されない画像処理回路の数を少なくして、ハードウエア資源の有効活用を図る。【解決手段】画像処理装置３１０は、画像データを処理する４つの画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋと、画像処理回路から選択した複数の像処理回路を連動させるバスアービタ３１２と、動作モードに応じて画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋのうち使用すべき画像処理回路を選択し、選択した画像処理回路の動作、連動、及び停止を制御し、選択後の画像処理回路に画像データを少なくとも１ライン単位で並列に画像処理させる制御部３１５と、を備える。【選択図】図２

Description

本発明は、画像処理装置、画像形成装置、及び画像処理方法に関する。

近年、カラー複合装置、大型画像形成装置等の画像形成装置においては、カラー画像形成に際して出力画像の高品質化が要望されている。このため、Ｃ、Ｍ、Ｙ、Ｋの４色や、これに透明、白色等を加えた５色以上で画像形成する。また、モノクロ画像形成装置では、一般的にカラー画像形成装置より高速な処理を求められる。このため、画像処理部のバス幅を広げたり、多くのバッファを設けたりしている。

従来、カラー、モノクロの各動作モードにそれぞれ対応する画像形成装置では最大の色数に応じた画像処理回路を備える。また、開発コストを低減するため、画像形成に求められる最大の速度に応じた画像処理装置を共通して使用することが求められる。

特許文献１には、一部の画像処理回路が動作しない場合でも、他の動作中の画像処理回路が使用できるようにするため、複数の画像処理回路の専用メモリを互いに共用する技術が開示されている。

しかし、従来の画像処理装置は、想定される画像形成装置の最大の色数や、最大の処理速度に対応した画像処理装置を備える必要がある。
しかし、このように構成した画像処理装置を用いてモノクロ画像処理を行うとカラー画像処理を行うための画像処理回路は一時的に停止状態となる。このため、これらの画像処理回路は一時的に使用されずに無駄となってしまい、ハードウエア資源が有効活用されない、即ち画像処理ＬＳＩ（Large Scale Integration）全体の活性率が向上しないという問題がある。
このような問題は、出力画像の高品質化に伴い画像の最大の色数が増えるに従って顕著となる。
具体的には、画像処理回路を４個備える画像処理装置にあっては、モノクロ画像の処理時には、１つだけが作動し、３つが停止状態となる（活性率２５％）。同様に、画像処理回路を５つ備える場合、１つだけが作動し、４つが停止状態となる（活性率２０％）。
また、特許文献１にあっては、出力画像の高品質化に伴い画像の最大の色数が増えるに従って、画像処理ＬＳＩ全体の活性率が低下してしまうという問題は解消できていない。

本発明は、上記に鑑みてなされたもので、その目的としては、画像処理に使用されない画像処理回路の数を少なくして、ハードウエア資源の有効活用を図ることにある。

請求項１記載の発明は、上記課題を解決するため、画像データを処理する複数の画像処理回路と、前記画像処理回路のうち少なくとも２つ以上の画像処理回路を連動させる連動手段と、動作モードに応じて前記画像処理回路のうち使用すべき画像処理回路を選択し、前記選択した画像処理回路の動作、連動、及び停止を制御し、前記選択後の画像処理回路に前記画像データを少なくとも１ライン単位で並列に画像処理させる制御手段と、を備えることを特徴とする。

本発明によれば、画像処理に使用されない画像処理回路の数を少なくして、ハードウエア資源の有効活用を図ることができる。

本発明の第１実施形態に係る画像形成装置の全体構成を示すブロック図である。 本発明の第１実施形態に係る画像処理装置の構成を示すブロック図である。 本発明の第１実施形態に係る画像処理装置における画像処理部の連動制御を示すブロック図である。 本発明の第１実施形態に係る画像処理装置のメインメモリからのデータの取得状態を説明するための図である。 （ａ）〜（ｃ）は、本発明の第２実施形態に係る画像処理装置において出力バッファへのデータの出し入れを説明するための図である。 本発明の第３実施形態に係る画像処理装置の構成を示すブロック図である。

以下、本発明を図面に示した実施の形態により詳細に説明する。本発明は、画像処理される最大の色数が増え、多くの画像処理回路を備える画像処理装置において、実際に使用する色数にかかわらす画像処理回路を多く使用してハードウエア資源の有効活用を図るため、以下の構成を備える。
即ち、本発明の画像処理装置は、画像データを処理する複数の画像処理回路と、前記画像処理回路のうち少なくとも２つ以上の画像処理回路を連動させる連動手段と、動作モードに応じて前記画像処理回路のうち使用すべき画像処理回路を選択し、選択した画像処理回路の動作、連動、及び停止を制御し、選択後の画像処理回路に前記画像データを少なくとも１ライン単位で並列に画像処理させる制御手段と、を備えることを特徴とする。
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。

＜第１実施形態＞
図１は、本発明の第１実施形態に係る画像形成装置の全体構成を示すブロック図である。画像形成装置１００は、記録紙等の記録媒体に画像を印刷する作像手段である画像形成手段２００と、この画像形成手段２００を制御する画像形成制御装置３００とからなる。

画像形成手段２００は、電子写真式プリンタ、インクジェット式プリンタ等で構成される。画像形成手段２００は、画像形成制御装置３００の制御に基づいて記録媒体にカラー画像を形成するモードと、高速でモノクロ画像を形成できるモードとで動作する。画像形成制御装置３００は、画像処理装置３１０と、この画像処理装置３１０を制御する制御装置３２０と、メインメモリ３３０とを備えて構成される。

＜画像処理装置＞
画像処理装置３１０は、印刷すべき画像を処理する。画像処理装置３１０は、本実施例ではＡＳＩＣ（application specific integrated circuit、特定用途向け集積回路）として実装される。制御装置３２０は、ＣＰＵ（Central Processing Unit）を備え、ＣＰＵでメインメモリ３３０に格納された画像処理プログラムを実行することにより、画像処理装置３１０とメインメモリ３３０を制御する。メインメモリ３３０は、画像データ及び処理プログラムを格納する。

画像処理装置３１０は、画像形成装置１００が画像形成可能な色数により構成が異なる。第１実施形態に係る画像形成装置１００は、画像形成手段２００がイエロー（Ｙ）、マゼンタ（Ｍ）、シアン(Ｃ)、ブラック（Ｋ）の４色で画像形成を行うものである。以下、この画像形成装置１００に使用する画像処理装置３１０について説明する。
図２は本発明の第１実施形態に係る画像処理装置の構成を示すブロック図である。本実施形態において、画像処理装置３１０は、入力Ｉ／Ｆ制御部３１１と、バスアービタ３１２と、４つの画像処理回路と、出力Ｉ／Ｆ制御部３１４と、制御部３１５とを備える。
画像処理装置３１０は、４つの画像処理回路として、イエロー（Ｙ）の画像処理回路３１３Ｙ、マゼンタ（Ｍ）の画像処理回路３１３Ｍ、シアン（Ｃ）の画像処理回路３１３Ｃ、ブラック（Ｋ）の画像処理回路３１３Ｋを備える。

入力Ｉ／Ｆ制御部３１１は、制御装置３２０によって入力されたメインメモリ３３０からの画像データを受け入れ、バスアービタ３１２に出力する。
バスアービタ３１２は、受け入れた画像データをバス使用権の調停処理を行うバス調停回路であり、例えばラウンドロビン方式で各画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋに配分する。
各画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋは配分された画像データに所定の処理を施す。
出力Ｉ／Ｆ制御部３１４は、各画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋが処理した後のデータを格納する共有メモリである出力バッファ３１４Ａを備える。
出力Ｉ／Ｆ制御部３１４は、各画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋで処理された画像データを出力バッファ３１４Ａに格納した後、順次画像形成手段２００に出力する。
制御部３１５は、制御装置３２０から受け取った情報に基づいて、各画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋを制御する。

本実施形態では、順次画像形成手段２００は、カラーモード及びモノクロモードの両モードを選択して画像形成する。
このような場合、ブラック（Ｋ）の画像処理回路３１３Ｋは、高速モノクロ画像形成を行うため、高速処理が要求される。よって、画像処理回路３１３Ｋは、イエロー（Ｙ）の画像処理回路３１３Ｙ、マゼンタ（Ｍ）の画像処理回路３１３Ｍ、シアン（Ｃ）の画像処理回路３１３Ｃより、高速処理が要求される。このため、ブラック（Ｋ）用の画像処理回路は、３１３Ｋ、バス幅、バッファメモリ量、リクエストの最大発行数を他の画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙより多くする等の対応を行っているため回路規模が大きい。

しかし、画像処理装置３１０を高速モノクロ画像形成装置に適応した場合や、カラー画像形成装置において高速モノクロモードで画像形成を行う場合は、画像処理装置３１０の画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙは一時的に停止されることになる。このため、画像処理装置３１０全体のハードウエア資源の利用効率は低いものとなる。

本実施形態では、モノクロ画像形成を行うとき画像処理装置３１０の画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋのうち２つ以上の画像処理回路を制御部３１５で制御して連動させる。即ち、高速モノクロモードのときには、画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋから使用すべき画像処理回路を選択する。そして、制御部３１５によって選択した画像処理回路の動作、連動、及び停止を制御して、選択した画像処理回路がメインメモリ３３０に格納されている画像データを少なくとも１ライン単位で並列に画像処理する。

以下、本発明の実施形態に係る画像処理装置３１０において、４つの画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋのうち、選択した２つの画像処理回路を連動して制御する場合について説明する。
この場合、例えば画像処理回路３１３Ｋと画像処理回路３１３Ｃとを使用することができる。また、必要に応じて、画像処理回路３１３Ｋに２以上の画像処理装置を連動させる他、すべての画像処理装置を連動させることができる。
特にスタンプ画像（マル秘、社外秘、コピー禁止等）、地紋画像等、複数の画像データを必要としないモノクロ画像処理が指定された場合、すべての画像処理装置を連動させると高速に画像処理を行うことができる。スタンプ画像には、「マル秘」、「社外秘」、「コピー禁止」等があり、また地紋画像には、例えば日付、部数、シリアル番号、ＩＤ／ユーザ名等があり、これらの文字を隠し文字列として埋め込むことで、出力紙がコピーされたときにこれらの文字列が浮かび上がるが、本発明の特徴とする技術的事項ではないので、その説明を省略する。

図３は本発明の第１実施形態に係る画像処理装置における画像処理部の連動制御を示すブロック図である。
画像処理回路は、入力回路、出力回路と画像処理回路から構成される。以下、４つの画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋから選択した２個の画像処理回路を第１画像処理回路４１３−１、第２画像処理回路３１３−２として説明する。

上述のように画像処理装置３１０にはバスアービタ３１２と出力Ｉ／Ｆ制御部３１４が配置されている。バスアービタ３１２と出力Ｉ／Ｆ制御部３１４の間には、第１画像処理回路３１３−１、第２画像処理回路３１３−２が位置する。第１画像処理回路３１３−１、第２画像処理回路３１３−２は、制御部３１５で動作、連動、及び停止が制御される。

本実施形態では、第１画像処理回路３１３−１は、入力回路部３４１、画像処理部３４２、出力回路部３４３とから構成される。同様に、第２画像処理回路３１３−２は、入力回路部３５１、画像処理部３５２、出力回路部３５３とから構成される。

入力回路部３４１、３５１は、制御部３１５からの信号に基づいて、バスアービタ３１２で使用されている通信プロトコルを画像処理部３４２、３５２内部バスのプロトコルに変換する。画像処理部３４２、３５２は、画像形成手段２００の出力形式や仕様に求められる処理、例えばγ変換等を施した画像データを出力する。出力回路部３４３、３５３は、画像処理部３４２内部バスのプロトコルを出力Ｉ／Ｆ制御部３１４の出力バッファ３１４Ａへ入力するプロトコルへ変換する。

先ず、画像処理装置３１０が画像処理を開始する際、第１画像処理回路３１３−１及び第２画像処理回路３１３−２は、制御部３１５からメインメモリ３３０のスタートアドレス、主走査画像幅、処理対象ライン数、動作対象とした画像処理部の情報設定を受け取る。この場合、動作対象とした画像処理部の情報は、動作対象が第１画像処理回路３１３−１及び第２画像処理回路３１３−２である旨である。

制御部３１５は、制御装置３２０から受け取った情報に基づいて、各画像処理部３４２、３５２へ通知するスタートアドレス、処理開始ライン数、処理完了ライン数、インクリメントライン数を計算し、各入力回路部３４１、３５１に通知する。

＜制御部における計算例＞
以下、制御部３１５における計算例を説明する。
制御装置３２０から受け取った情報を以下のものとする。
・スタートアドレス：０ｘ０００１００００
・主走査画像幅：０ｘ１０００（４０９６Ｂｙｔｅ）
・ライン数：０ｘ１００（２５６ライン）
・動作対象画像処理部：第１画像処理回路３１３−１、第２画像処理回路３１３−２

制御部３１５は、第１画像処理回路３１３−１の入力回路部３４１に以下の情報を通知する。
・スタートアドレス：０ｘ０００１００００
・主走査画像幅：０ｘ１０００（４０９６Ｂｙｔｅ）
・処理開始ライン数：０ｘ０
・処理終了ライン数：０ｘ０ｆｆ（２５５ライン）
・インクリメントライン数：２

制御部３１５は、第２画像処理回路３１３−２の入力回路部３５１に以下の情報を通知する。
・スタートアドレス：０ｘ０００１００００
・主走査画像幅：０ｘ１０００（４０９６Ｂｙｔｅ）
・処理開始ライン数：０ｘ１
・処理終了ライン数：０ｘ０ｆｆ（２５５ライン）
・インクリメントライン数：２

入力回路部３４１、３５１は、制御部３１５から通知された上述した情報から、以下の計算式でアドレスを計算し、メモリリクエストを生成し、バスアービタ３１２へ送信する。計算は次の式に現在ライン数に処理開始ライン数を代入することにより行う。

処理アドレス＝スタートアドレス＋現在ライン数×主走査画像幅＋主走査カウンタ
…（式１）

入力回路部３４１、３５１は、自身のメモリリクエストの転送量に従い、主走査カウンタをインクリメントし、再度アドレスを計算したメモリリクエストをバスアービタ３１２に送信する。順次メモリリクエストを送信していき、主走査カウンタが主走査画像幅を超えた場合は、ライン数Ｎをインクリメントライン数分だけ加算する式１により、アドレスを計算したメモリリクエストをバスアービタに送信する。ここで、本実施形態では、第１画像処理回路３１３−１と、第２画像処理回路３１３−２の２つを連動させるので「Ｎ＝２」であり、３つの画像処理部を連動させる場合は「Ｎ＝３」となる。

＜データの取得状態＞
図４は本発明の第１実施形態に係る画像処理装置のメインメモリからのデータの取得状態を説明するための図である。この図は、上述した第１画像処理回路３１３−１と、第２画像処理回路３１３−２の２つを連動させる「Ｎ＝２」の場合である。

入力回路部３４１、３５１は、バスアービタ３１２から受信したメモリリクエストに従って、画像データを受信し、画像処理部３４２に送出する。図４に示すように、１ライン毎に並列で高速にデータをリードすることができる。

本実施形態では、第１画像処理回路３１３−１及び第２画像処理回路３１３−２は、メインメモリ３３０に格納された画像データを１ラインずつ処理する。このため、図４に示すように、０ラインデータと偶数ラインデータが第１画像処理回路３１３−１で処理され、奇数ラインデータが第２画像処理回路３１３−２で処理される。

なお、各画像処理部で複数ラインデータを一度に処理できる場合には、処理できるライン数毎に本処理を実施する。即ち、例えば８ラインを一度に処理するときは、０〜７ラインデータを第１画像処理回路３１３−１で、８〜１６ラインデータを第２画像処理回路３１３−２で処理する。

受信した画像データは画像処理部３４２、３５２に入力される。
出力回路部３４３、３５３は、画像処理が施された画像データを制御部３１５から通知された出力バッファのスタートアドレス情報をもとに出力Ｉ／Ｆ制御部３１４の出力バッファ３１４Ａに送信する。
出力バッファ３１４Ａのアドレス配置が、メインメモリ３３０と同様に０ラインから順次配置されている場合には、第１画像処理回路３１３−１からのデータと、第２画像処理回路３１３−２からのデータを交互に格納する。即ち、偶数ラインには第１画像処理回路３１３−１で処理されたラインデータを、奇数ラインには第２画像処理回路３１３−２で処理されたラインデータが格納される。
これにより、画像形成手段２００は出力Ｉ／Ｆ制御部３１４の出力バッファのアドレスを順次読み出せばよいので、画像形成手段２００は、画像処理装置３１０がどのような処理をしているかを考慮する必要がない。

なお、上記実施形態では、画像処理回路を２つ並列で使用する場合について説明したが、３つの画像処理装置やすべて（本例では４つ）の画像処理回路を並列で使用することができる。これらの場合には、更にハードウエア資源の利用効率が上がり、画像処理が高速化する。

以上のように本実施形態によれば、高速モノクロ画像形成時に、未使用であったカラー画像処理回路と上記連動処理を行うのでハードウエア資源の利用効率が上がり、画像処理を高速化することができる。

＜第２実施形態＞
次に本発明の第２実施形態に係る画像処理装置について説明する。
第１実施形態では、出力バッファ３１４Ａの０ライン以下のラインに順番に格納した。第２実施形態に係る画像処理装置は、出力バッファ３１４Ａのうちの予め定めた複数のラインを循環するように処理後のデータを格納し、画像形成手段２００がデータを取得する。
以下、出力バッファ３１４Ａの４ラインにデータを格納する場合について説明する。図５は本発明の第２実施形態に係る画像処理装置において出力バッファへのデータの出し入れを説明するための図である。

この例は、出力バッファ３１４Ａの画像データ４ライン分に、第１画像処理回路３１３−１及び第２画像処理回路３１３−２を連動させ使用してモノクロ画像を循環するように格納する。
ここで、各画像処理回路は、出力バッファ３１４Ａの第０ライン（図中符号Ａ：白色）、第１ライン（図中符号Ｂ：灰色）、第２ライン（図中符号Ｃ：白色）、第３ライン（図中符号Ｄ：灰色）にデータを格納していく。
例えば、第１画像処理回路３１３−１が画像データの偶数ラインデータ（０、２、…）データを処理し、第２画像処理回路３１３−２が画像データの奇数ラインデータ（１、３、…）を処理するものとする。
この場合、第１画像処理回路３１３−１は、出力バッファ３１４Ａの偶数ライン（Ａ、Ｃ）に順次格納し、第２画像処理回路３１３−２は、出力バッファ３１４Ａの奇数ライン（Ｂ、Ｄ）に順次格納する。これにより、出力バッファ３１４Ａの第０ライン（Ａ）には処理後の０ラインデータが格納される。また、第１ライン（Ｂ）には処理後の１ラインデータが、第２ライン（Ｃ）には処理後の２ラインデータが、第３ライン（Ｄ）には同データの３ラインデータが格納される（図５（ａ））。

この状態で画像形成手段２００が第０ライン（Ａ）に格納されたデータの０ラインデータを取得すると、第１画像処理回路３１３−１は、第０領域（Ａ）に処理後の４ラインデータを書き込む（図５（ｂ））。
更に、画像形成手段２００が第１領域（Ｂ）に格納された１ラインデータを取得すると、第２画像処理回路３１３−２は、第１ライン（Ｂ）に処理後の５ラインデータを書き込む（図５（ｃ））。以下、同様の処理を順次行う
本実施形態によれば、画像形成手段２００が第０領域、第１領域、第２領域、第３領域の順に循環してデータを取得すれば、出力バッファ３１４Ａに、１つの画像についてのデータがデータをライン順に所得できる。

＜第３実施形態＞
上記例では、４色の現像剤を使用する画像形成装置について説明した。以下、第３実施形態に係る画像処理装置として５色の画像形成装置に使用するものについて説明する。
近年、カラー複合装置、大型画像形成装置等の画像形成装置においては、出力画像の高品質化が要望されている。このため、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の４色の現像剤（トナー）の他に、透明トナーや白色トナー等の特殊な色のトナーを加えて５色以上の現像剤で画像形成することがある。
このように、画像形成装置１００が、クリア（ＣＬ）イエロー（Ｙ）、マゼンタ（Ｍ）、シアン(Ｃ)、ブラック（Ｋ）の５色で画像形成を行う場合においても、４色の場合と同様の制御を行う。制御の手法は第１実施形態に係る画像処理装置３１０と同じである。
以下、５色の画像形成を行う画像処理装置４１０について説明する。図６は本発明の第２実施形態に係る画像処理装置の構成を示すブロック図である。

実施形態において、画像処理装置４１０は、入力側のＩ／Ｆ制御部４１１と、バスアービタ４１２と、５つの画像処理回路と、出力Ｉ／Ｆ制御部４１４と、制御部３１５とを備える。
５つの画像処理回路は、イエロー（Ｙ）の画像処理回路４１３Ｙ、マゼンタ（Ｍ）の画像処理回路４１３Ｍ、シアン（Ｃ）の画像処理回路４１３Ｃ、ブラック（Ｋ）の画像処理回路４１３Ｋ、クリア（ＣＬ）の画像処理回路４１３ＣＬである。

本実施形態では、第１実施形態と同様に画像処理装置４１０を高速モノクロ画像形成装置や、カラーモード及びモノクロモードの両モードを実行できるカラー画像形成装置に適用する。
そして、画像処理装置４１０が高速モノクロモードで画像形成を行う場合、画像処理装置４１０の画像処理回路４１３Ｙ、４１３Ｍ、４１３Ｙ、４１３Ｋ、４１３ＣＬのうち２つ以上の画像処理回路を制御部４１５で制御して連動させる。
これにより、高速モノクロモードのときには、画像処理回路４１３Ｙ、４１３Ｍ、４１３Ｙ、４１３Ｋ、４２３ＣＬから使用すべき画像処理回路を選択する。そして、制御部４１５によって選択した画像処理回路の動作、連動、及び停止を制御して、選択した画像処理回路がメインメモリ４３０に格納されている画像データを少なくとも１ライン単位で並列に画像処理させ、出力Ｉ／Ｆ制御部４１４を介して出力する。

本実施形態に係る画像処理装置４１０によっても、高速モノクロ画像形成時に、未使用であったカラー画像処理回路と上記連動処理を行うのでハードウエア資源の利用効率が上がり、画像処理を高速化することができる。

＜本発明の実施態様例の構成、作用、効果＞
＜第１態様＞
本態様の画像処理装置３１０は、画像データを処理する４つの画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋと、画像処理回路から選択した複数の像処理回路を連動させるバスアービタ３１２と、動作モードに応じて画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋのうち使用すべき画像処理回路を選択し、選択した画像処理回路の動作、連動、及び停止を制御し、選択後の画像処理回路に画像データを少なくとも１ライン単位で並列に画像処理させる制御部３１５と、を備えたことを特徴とする。
本態様によれば、必要により複数の画像処理回路により画像データを１ライン単位で並列して画像処理させることができる。これにより、画像処理に使用されない画像処理回路の数を少なくして、ハードウエア資源の有効活用と画像処理の高速化を実現できる。

＜第２態様＞
本態様の画像処理装置３１０は、画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋがアクセス可能な出力バッファ３１４Ａを備え、各画像処理回路は、制御部３１５から通知されたメモリアドレスに従って出力バッファ３１４Ａへ処理後のデータを出力することを特徴とする。
本態様によれば、各画像処理回路は処理後のデータを出力バッファ３１４Ａの指定されたメモリアドレスに出力する。これにより、出力バッファ３１４Ａには、複数の画像処理回路で並列して処理されたデータが格納される実現できる。

＜第３態様＞
本態様の画像処理装置３１０において、制御部３１５は、動作モードに従って設定されたスタートアドレス、主走査画像幅、処理対象ライン数、動作対象とする画像処理部、及び連動情報に基づいて、前記各画像処理部についての、スタートアドレス、主走査画像幅、処理開始ライン数、処理終了ライン数、及びインクリメントライン数を算出し、算出したスタートアドレス、主走査画像幅、処理開始ライン数、処理終了ライン数、及びインクリメントライン数を第１画像処理回路３１３−１、第２画像処理回路３１３−２に出力することを特徴とする。
本態様によれば、制御部３１５は動作モードに従って各画像処理回路に画像データを並列に処理するために必要な情報を出力する。これにより、各画像処理装置は画像データを連携して並列に処理することができ、ハードウエア資源の有効活用と画像処理の高速化を実現できる。

＜第４態様＞
本態様の画像処理装置３１０は、制御部３１５は、複数の画像データを必要としないモノクロ画像処理が指定された場合に、すべての画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋを連動させ動作させることを特徴とする。
本態様によれば、モノクロ画像処理に際しては、すべての画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋによって画像データを並列して処理する。これにより、ハードウエア資源の有効活用と画像処理の高速化を実現できる。

＜第５態様＞
本態様は、上記画像処理装置３１０と、画像処理装置からの信号に基づいて記録媒体に画像を形成する画像形成手段２００と、を備える画像形成装置において、画像形成手段２００は、画像処理装置３１０の出力バッファ３１４Ａ上の1ライン目から順次画像データを読み出すことを特徴とする。
本態様によれば、画像形成手段２００は、画像処理装置３１０の出力バッファ３１４Ａ上の1ライン目から順次画像データを読み出す。これにより、画像形成手段２００は、画像処理装置の処理がどのように行われているかを意識することなく画像データを取得できる。

＜第６態様＞
本態様の画像処理方法は、複数の画像処理回路３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋのうち少なくとも２つ以上の画像処理回路を連動させ、動作モードに応じて前記画像処理回路のうち使用すべきる画像処理回路を選択し、選択後の画像処理回路の動作、連動、及び停止を制御し、選択後の画像処理回路に画像データを少なくとも1ライン単位で並列的に画像処理させることを特徴とする。
本態様によれば、必要により複数の画像処理回路により画像データを１ライン単位で並列して画像処理させることができる。これにより、画像処理に使用されない画像処理回路の数を少なくして、ハードウエア資源の有効活用と画像処理の高速化を実現できる。

１００…画像形成装置、２００…画像形成手段、３００…画像形成制御装置、３１０…画像処理装置、３２０…制御装置（連動手段）、３３０…メインメモリ、３１１…入力Ｉ／Ｆ制御部、３１２…バスアービタ、３１３Ｙ、３１３Ｍ、３１３Ｙ、３１３Ｋ…画像処理回路、３１４…出力Ｉ／Ｆ制御部、３１４Ａ…出力バッファ（共有メモリ）、３１５…制御部（制御手段）、３４１、３５１…入力回路部、３４２、３５２…画像処理部、３４３、３５３…出力回路部

特許第５５６７７９０号公報

Claims (6)

1. 画像データを処理する複数の画像処理回路と、
   前記画像処理回路のうち少なくとも２つ以上の画像処理回路を連動させる連動手段と、
   動作モードに応じて前記画像処理回路のうち使用すべき画像処理回路を選択し、前記選択した画像処理回路の動作、連動、及び停止を制御し、前記選択後の画像処理回路に前記画像データを少なくとも１ライン単位で並列に画像処理させる制御手段と、
   を備えることを特徴とする画像処理装置。
2. 前記画像処理回路がアクセス可能な共有メモリを備え、
   前記各画像処理回路は、前記制御手段から通知されたメモリアドレスに従って前記共有メモリへ処理後のデータを出力することを特徴とする請求項１に記載の画像処理装置。
3. 前記制御手段は、前記動作モードに従って設定されたスタートアドレス、主走査画像幅、処理対象ライン数、動作対象とする画像処理部、及び連動情報に基づいて、前記各画像処理部についての、スタートアドレス、主走査画像幅、処理開始ライン数、処理終了ライン数、及びインクリメントライン数を算出し、前記算出したスタートアドレス、主走査画像幅、処理開始ライン数、処理終了ライン数、及びインクリメントライン数を前記各画像処理部に出力することを特徴とする請求項１又は２に記載の画像処理装置。
4. 前記制御手段は、複数の画像データを必要としないモノクロ画像処理が指定された場合に、すべての前記画像処理回路を連動させ動作させることを特徴とする請求項１乃至３の何れか一項に記載の画像処理装置。
5. 請求項１乃至４の何れか一項に記載の画像処理装置と、
   前記画像処理装置からの信号に基づいて記録媒体に画像を形成する作像手段と、を備える画像形成装置において、
   前記作像手段は、前記画像処理装置の出力バッファ上の1ライン目から順次画像データを読み出すことを特徴とする画像形成装置。
6. 複数の画像処理回路のうち少なくとも２つ以上の画像処理回路を連動させ、
   動作モードに応じて前記画像処理回路のうち使用すべき画像処理回路を選択し、
   前記選択後の画像処理回路の動作、連動、及び停止を制御し、前記選択後の画像処理回路に画像データを少なくとも1ライン単位で並列に画像処理させることを特徴とする画像処理方法。

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