JP2017184431A - 回路装置、スイッチングレギュレーター、及び、電子機器 - Google Patents

Abstract

【課題】出力ノードと低電位側の電源ノードとの間に接続されるショットキーバリアダイオードの接続不良を所望の判定レベルで検出して、ショットキーバリアダイオードが接続不良になった場合にスイッチング動作を停止できる回路装置を提供する。【解決手段】この回路装置は、入力端子の電位が判定レベルよりも低いときに活性化される出力信号を出力するコンパレーターと、駆動信号に従って導通状態又は非導通状態となるスイッチング素子に接続された出力ノードとコンパレーターの入力端子との間に電気的に接続され、スイッチング素子が導通状態であるときに非導通状態となるスイッチ回路と、スイッチング素子が導通状態から非導通状態に遷移した後にコンパレーターの出力信号が活性化された期間又は回数に基づいて、スイッチング素子が再び導通状態とならないように駆動信号のレベルを制御する制御回路とを備える。【選択図】図１

Description

本発明は、直流電圧を異なる値の直流電圧に変換するスイッチングレギュレーター、及び、スイッチングレギュレーターの少なくとも一部を構成する回路装置に関する。さらに、本発明は、そのようなスイッチングレギュレーターを用いた電子機器等に関する。

直流電圧を降圧するスイッチングレギュレーターにおいて、出力回路のスイッチング素子をオン・オフ制御してインダクターに駆動電流を供給することが行われている。出力回路のスイッチング素子が半導体集積回路装置（ＩＣ）に内蔵される場合に、外付け部品として、ＩＣの出力端子にインダクターの一端が接続され、インダクターの他端と低電位側の電源端子との間にキャパシターが接続される。

また、ＩＣの出力端子及び低電位側の電源端子に、例えば、外付け部品のショットキーバリアダイオード（ＳＢＤ）のカソード及びアノードがそれぞれ接続される。さらに、スイッチングレギュレーターから電源供給を受ける負荷回路として、例えば、ＳＯＣ（System on Chip）等のＩＣが、インダクターを介してＩＣの出力端子に接続される。

そのようなスイッチングレギュレーターにおいては、出力回路のスイッチング素子がオン状態のときに流れる電流によって、インダクターに磁気エネルギーが蓄積される。出力回路のスイッチング素子がオフ状態になると、インダクターに蓄積された磁気エネルギーによって、ＳＢＤからインダクターを介して負荷回路に電流が流れる。

しかしながら、ＳＢＤを配線基板等に実装する工程等においてＳＢＤが接続不良（オープン状態又は不完全接続）になった場合には、同じ出力端子に直列に接続されているインダクター及び負荷回路に流れる電流によって出力端子に大きな負の電圧が印加される。その結果、出力回路のスイッチング素子が破壊されることがある。

スイッチングレギュレーターを含む製品を製造する場合に、ＳＢＤの接続不良によってＩＣが破壊されることは大きな問題となる。接続不良が発生した場合には製品が出荷されないように、実装後の検査を実施するにしても、検査においてＩＣが破壊されてしまうと、ＳＢＤの実装をやり直すだけでは故障を修復できず、ＩＣの交換が必要になってコストアップの要因となる。また、製品が出荷検査を通過して市場に出荷された後に接続不良が顕在化した場合には、修理への対応に、さらに多くの工数やコストが必要となる。

従来は、これを回避するために、ＩＣ内において出力端子と低電位側の電源端子との間に保護回路としてダイオード等を接続することにより、過電流を吸収して出力回路のスイッチング素子の破壊を防止するようにしていた。しかしながら、出力回路のスイッチング素子がオフ状態である期間における出力端子の電圧降下は、ＳＢＤに電流が流れる場合よりも保護回路に電流が流れる場合の方が大きいので、この状態が長く続くと、出力回路のスイッチング素子又は保護回路のダイオード等が破壊又は劣化するおそれがある。

関連する技術として、特許文献１には、フライホイールダイオードとしてのショットキーバリアダイオードが何らかの原因でオープン状態に陥ったときにスイッチングレギュレーターが劣化又は破壊されないように破壊防止機能を備えたスイッチングレギュレーターが開示されている。

特許文献１の図１Ａ及び図１Ｂにおいて、集積回路部１００ａの出力端子１２０に接続されたフライホイールダイオードＤｓがオープン状態になると、検知トランジスターＴｃがオンしてノイズマスク回路１５０を作動させる。ノイズマスク回路１５０が作動すると、ＰＷＭ回路１６０からロジック回路１７０及びレベルシフト回路１８０を介してスイッチングトランジスターＴｓｗにＰＷＭ駆動信号Ｓ１が供給されるのを停止する。

特開２０１１−８３１０４号公報（要約書、図１Ａ、図１Ｂ）

特許文献１によれば、出力端子１２０の電位が接地電位よりも閾値電圧以上低下したときに、検知トランジスターＴｃに電流が流れて、フライホイールダイオードＤｓのオープン状態が検出される。ただし、検知トランジスターＴｃの閾値電圧は、フライホイールダイオードＤｓの順方向電圧０．２Ｖ〜０．３Ｖよりも大きい０．７Ｖ程度であり、出力端子１２０の電位が接地電位よりも０．７Ｖ未満の範囲内で低下しているときには、フライホイールダイオードＤｓの接続不良を検出することができない。

そこで、上記の点に鑑み、本発明の第１の目的は、出力ノードと低電位側の電源ノードとの間に接続されるショットキーバリアダイオードの接続不良を所望の判定レベルで検出して、ショットキーバリアダイオードが接続不良になった場合にスイッチング動作を停止できる回路装置を提供することである。また、本発明の第２の目的は、そのような回路装置を用いたスイッチングレギュレーターを提供することである。さらに、本発明の第３の目的は、そのようなスイッチングレギュレーターを用いた電子機器等を提供することである。

以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る回路装置は、入力端子と出力端子とを有し、入力端子の電位が判定レベルよりも低いときに活性化される出力信号を出力端子から出力するコンパレーターと、駆動信号に従って導通状態又は非導通状態となるスイッチング素子に接続された出力ノードとコンパレーターの入力端子との間に電気的に接続され、スイッチング素子が導通状態であるときに非導通状態となるスイッチ回路と、スイッチング素子が導通状態から非導通状態に遷移した後にコンパレーターの出力信号が活性化された期間又は回数に基づいて、スイッチング素子が再び導通状態とならないように駆動信号のレベルを制御する制御回路とを備える。

本発明の第１の観点によれば、出力ノードの電位が判定レベルよりも低いときに出力信号を活性化するコンパレーターと、コンパレーターの出力信号に基づいてスイッチング素子が再び導通状態とならないように制御する制御回路とを設けたので、出力ノードと低電位側の電源ノードとの間に接続されるショットキーバリアダイオードの接続不良を所望の判定レベルで検出して、ショットキーバリアダイオードが接続不良になった場合にスイッチング動作を停止することができる。その結果、出力回路のスイッチング素子又は保護回路の回路素子の破壊又は劣化を防止することができる。また、スイッチ回路によって、スイッチング素子が出力ノードに高電位側の電源電位を供給している間に出力ノードの電位がコンパレーターの入力端子に印加されないようにして、コンパレーターの破壊を防止することができる。

ここで、スイッチ回路が、高耐圧トランジスターを含むことが望ましい。スイッチング素子が導通状態のときにスイッチ回路には高電位側の電源電位が印加されるので、高耐圧トランジスターを用いることにより、スイッチ回路が破壊され難くなる。

また、回路装置が、コンパレーターの入力端子に一端が接続されると共に低電位側の電源ノードに他端が接続されて、コンパレーターの入力端子の電位が低電位側の電源電位よりも所定の値以上高くなったときにコンパレーターの入力端子の電位をクランプするクランプ回路をさらに備えるようにしても良い。

それにより、スイッチ回路の寄生容量成分の影響や、あるいは、スイッチング素子が導通状態又は非導通状態に移行するタイミングに対してスイッチ回路が非導通状態又は導通状態に移行するタイミングがずれる影響によってコンパレーターに過電圧が印加されないようにして、コンパレーターの破壊を防止することができる。

また、回路装置が、出力ノードに一端が接続されると共に低電位側の電源ノードに他端が接続された保護回路であって、トランジスターを含み、出力ノードの電位が低電位側の電源電位よりもトランジスターの寄生ダイオードの順方向電圧以上低くなったときに導通状態となる保護回路をさらに備えるようにしても良い。それにより、ショットキーバリアダイオードが接続不良になった場合においても、出力ノードの電位が一定の値よりも低下しないようにして、スイッチング素子の破壊を防止することができる。

その場合に、保護回路のトランジスターが、高耐圧トランジスターを含むことが望ましい。スイッチング素子が導通状態のときに保護回路には高電位側の電源電位が印加されるので、高耐圧トランジスターを用いることにより、保護回路が破壊され難くなる。

保護回路を設ける場合に、コンパレーターが、低電位側の電源電位が印加される第２の入力端子をさらに有し、入力端子と第２の入力端子との間に保護回路のトランジスターの寄生ダイオードの順方向電圧よりも小さいオフセット電圧が設定されており、出力ノードの電位を低電位側の電源電位よりもオフセット電圧だけ低い判定レベルと比較するようにしても良い。それにより、コンパレーターのオフセット電圧によって所望の判定レベルを設定することができる。

以上において、制御回路が、スイッチング素子が導通状態から非導通状態に遷移してから第１の期間が経過した後の第２の期間以上に亘ってコンパレーターの出力信号が連続的に活性化された回数が２回以上の所定の回数に達した場合に、スイッチング素子が再び導通状態とならないように駆動信号のレベルを制御するようにしても良い。それにより、ノイズ等の影響を排除して、ショットキーバリアダイオードが接続不良であるか否かを適切に判定することができる。

また、回路装置が、高電位側の電源ノードと出力ノードとの間に接続されて、駆動信号に従って導通状態となったときに出力ノードに高電位側の電源電位を供給するスイッチング素子をさらに含むようにしても良い。スイッチング素子がＩＣ等の回路装置に内蔵される場合には、スイッチングレギュレーターを小型化することができる。

本発明の第２の観点に係るスイッチングレギュレーターは、上記いずれかの回路装置と、出力ノードにカソードが接続され、低電位側の電源ノードにアノードが接続されたショットキーバリアダイオードと、出力ノードに一端が接続されて、スイッチング素子から駆動電流が供給されるインダクターと、インダクターの他端と低電位側の電源ノードとの間に接続されて、インダクターから供給される電荷を蓄積するキャパシターとを備える。本発明の第２の観点によれば、ショットキーバリアダイオードが接続不良になった場合にスイッチング動作を停止する回路装置を用いて、ショットキーバリアダイオードの実装不良が発生しても破壊又は劣化し難いスイッチングレギュレーターを提供することができる。

本発明の第３の観点に係る電子機器は、本発明の第２の観点に係るスイッチングレギュレーターを備える。本発明の第３の観点によれば、ショットキーバリアダイオードの実装不良が発生しても破壊又は劣化し難いスイッチングレギュレーターを用いて、信頼性の高い電子機器を提供することができる。

本発明の一実施形態に係るスイッチングレギュレーターを示す回路図。 図１に示すコンパレーターの構成例を示す回路図。 図１に示すスイッチング制御回路の一部の構成例を示すブロック図。 図１に示すスイッチングレギュレーターにおける各部の波形を示す波形図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜スイッチングレギュレーターの構成＞
図１は、本発明の一実施形態に係るスイッチングレギュレーターの構成例を示す回路図である。このスイッチングレギュレーターは、本発明の一実施形態に係る回路装置１００を含んでいる。図１に示すように、回路装置１００は、基準電圧生成回路１０と、スイッチング制御回路２０と、プリドライバー３０と、出力回路４０と、保護回路５０と、電位判定回路６０とを含んでも良い。

図１に示されている構成要素の内の少なくとも一部は、半導体集積回路装置（ＩＣ）に内蔵されても良い。ＩＣは、例えば、シリコン基板に回路が形成されたＩＣチップで構成され、又は、ＩＣチップをパッケージに収納することによって構成される。その場合に、回路装置１００のノードＮ１〜Ｎ５は、ＩＣチップのパッド（端子）、又は、パッケージに設けられたピン（端子）に対応する。

また、スイッチングレギュレーターは、ショットキーバリアダイオードＤ１と、インダクターＬ１と、キャパシターＣ１と、分圧回路１１０とをさらに含んでも良い。それらの構成要素の内の少なくとも一部は、ＩＣに内蔵せずに外付け部品としても良い。さらに、スイッチングレギュレーターから電源供給を受ける負荷回路１２０として、例えば、ＳＯＣ（System on Chip）等のＩＣが、インダクターＬ１を介して回路装置１００に接続される。

回路装置１００において、第１の電源電位（高電位側の電源電位）ＶＤＤが電源ノードＮ１に供給され、第１の電源電位ＶＤＤよりも低電位の第２の電源電位（低電位側の電源電位）ＶＳＳが電源ノードＮ２に供給され、第１の電源電位ＶＤＤよりも低電位で第２の電源電位ＶＳＳよりも高電位の内部回路電源電位ＶＤＡが電源ノードＮ３に供給される。以下においては、一例として、高電位側の電源電位ＶＤＤが４２Ｖであり、低電位側の電源電位ＶＳＳが０Ｖ（基準電位）であり、内部回路電源電位ＶＤＡが５Ｖである場合について説明する。

回路装置１００は、スイッチング動作を行うことによって出力信号ＳＷを生成し、出力ノードＮ４に接続されたインダクターＬ１に駆動電流を供給する。それにより、高電位側の電源電位ＶＤＤが降圧されて、接続ノードＮ６において出力電源電位ＶＯＵＴが生成される。出力電源電位ＶＯＵＴは、接続ノードＮ６と電源ノードＮ２との間に接続された負荷回路１２０に供給される。

分圧回路１１０は、接続ノードＮ６と電源ノードＮ２との間に直列に接続された抵抗素子Ｒ１及びＲ２を含み、接続ノードＮ６と電源ノードＮ２との間の出力電圧（ＶＯＵＴ−ＶＳＳ）を分圧して、フィードバック電圧ＶＦＢを生成する。フィードバック電圧ＶＦＢは、帰還ノードＮ５を介して回路装置１００に供給される。

基準電圧生成回路１０は、例えば、バンドギャップリファレンス回路等を含み、基準電圧ＶＲＦを生成する。スイッチング制御回路２０は、基準電圧ＶＲＦとフィードバック電圧ＶＦＢとの差に基づいてＰＷＭ（Pulse Width Modulation：パルス幅変調）を行うことにより、パルス幅が変調された制御信号ＳＣＴを生成する。制御信号ＳＣＴは、プリドライバー３０に供給される。

プリドライバー３０は、例えば、インバーター及びレベルシフター等を含み、制御信号ＳＣＴを反転してレベルシフトすることによって駆動信号ＳＨを生成する。それにより、制御信号ＳＣＴのハイレベルが内部回路電源電位ＶＤＡ（５Ｖ）である場合に、制御信号ＳＣＴを反転及びレベルシフトして生成される駆動信号ＳＨのハイレベルは、高電位側の電源電位ＶＤＤ（４２Ｖ）となる。

出力回路４０は、スイッチング素子としてＰチャネルＭＯＳトランジスターＱＰ１を含んでいる。トランジスターＱＰ１がＩＣ等の回路装置１００に内蔵される場合には、スイッチングレギュレーターを小型化することができ、部品点数を削減できるため電子機器の製造コストを削減することができる。トランジスターＱＰ１は、電源ノードＮ１と出力ノードＮ４との間に接続されて、駆動信号ＳＨに従って導通状態（オン状態）となったときに、出力ノードＮ４の電位を電源ノードＮ１の電位に近付ける。

トランジスターＱＰ１は、駆動信号ＳＨが印加されるゲートと、電源ノードＮ１に接続されたソースと、出力ノードＮ４に接続されたドレインとを有している。トランジスターＱＰ１は、駆動信号ＳＨの電位が電源電位ＶＤＤよりもトランジスターＱＰ１の閾値電圧以上低くなったときにオン状態となって、出力ノードＮ４を介してインダクターＬ１に駆動電流を供給する。

出力ノードＮ４には、ショットキーバリアダイオードＤ１及びインダクターＬ１が接続されている。ショットキーバリアダイオードは、通常のＰＮ接合ダイオードに比べて順方向電圧が低くてスイッチング速度が速いという特徴を有している。ショットキーバリアダイオードＤ１は、出力ノードＮ４に接続されたカソードと、電源ノードＮ２に接続されたアノードとを有している。

インダクターＬ１は、出力ノードＮ４に接続された一端と、接続ノードＮ６に接続された他端とを有し、出力回路４０のトランジスターＱＰ１から駆動電流が供給される。キャパシターＣ１は、インダクターＬ１の他端（接続ノードＮ６）と電源ノードＮ２との間に接続されて、インダクターＬ１から供給される電荷を蓄積することにより、平滑された出力電圧（ＶＯＵＴ−ＶＳＳ）を生成する。

このように、出力回路４０のトランジスターＱＰ１がスイッチング動作を行うことによって回路装置１００が出力信号ＳＷを生成し、出力ノードＮ４に接続されたインダクターＬ１に駆動電流を供給する。それにより、インダクターＬ１とキャパシターＣ１との接続点である接続ノードＮ６において、電源電位ＶＤＤを降圧して得られる出力電源電位ＶＯＵＴが生成される。スイッチング制御回路２０は、制御信号ＳＣＴを生成することにより、出力回路４０のトランジスターＱＰ１のスイッチング動作を制御する。出力電源電位ＶＯＵＴは、制御信号ＳＣＴのデューティーによって制御される。

例えば、制御信号ＳＣＴがハイレベルのときに、駆動信号ＳＨがローレベルとなって、トランジスターＱＰ１がオン状態になる。トランジスターＱＰ１がオン状態である期間においては、出力ノードＮ４の電位が電源電位ＶＤＤに近付き、トランジスターＱＰ１からインダクターＬ１に駆動電流が流れて、インダクターＬ１において電気エネルギーが磁気エネルギーに変換されて蓄積される。

一方、制御信号ＳＣＴがローレベルのときには、駆動信号ＳＨがハイレベルとなって、トランジスターＱＰ１が非導通状態（オフ状態）になる。トランジスターＱＰ１がオフ状態である期間においては、インダクターＬ１に蓄積された磁気エネルギーが電気エネルギーとしてショットキーバリアダイオードＤ１及び負荷回路１２０等を介して放電される。それにより、出力ノードＮ４の電位は、基準電位ＶＳＳ（０Ｖ）からショットキーバリアダイオードＤ１の順方向電圧（例えば、０．２Ｖ〜０．４Ｖ）だけ下がった電位となる。

しかしながら、ショットキーバリアダイオードＤ１を配線基板等に実装する工程等においてショットキーバリアダイオードＤ１が接続不良（オープン状態又は不完全接続）になった場合には、出力ノードＮ４に直列に接続されているインダクターＬ１に蓄積された電流を負荷回路１２０に流す電流経路がなくなるので、インダクターＬ１に発生する逆起電力の影響で出力ノードＮ４に大きな負の電圧が印加される。その結果、出力回路４０のトランジスターＱＰ１が破壊されることがある。

これを回避するために、保護回路５０が設けられていることが望ましい。なお、保護回路５０は、ＩＣのＥＳＤ（静電気放電）保護回路と兼用することもできる。保護回路５０は、例えば、出力ノードＮ４に接続されたドレイン（又はソース）と、電源ノードＮ２に接続されたソース（又はドレイン）及びゲートとを有するＮチャネルＬＤ（Lateral Double-diffused）ＭＯＳトランジスターＱＮ１を含んでいる。

トランジスターＱＮ１は、出力ノードＮ４の電位が基準電位ＶＳＳよりもトランジスターＱＮ１の寄生ダイオード（ドレイン端子がカソード、ソース端子がアノード）の順方向電圧以上低くなったときにオン状態となる。それにより、ショットキーバリアダイオードＤ１が接続不良になった場合においても、出力ノードＮ４の電位が一定の値（例えば、−０．７Ｖ）よりも低下しないようにして、出力回路４０のトランジスターＱＰ１の破壊を防止することができる。

ＬＤＭＯＳトランジスターは、通常のＭＯＳトランジスターに比べて、耐圧が高くてオン抵抗が低いという特徴を有する。出力回路４０のトランジスターＱＰ１がオン状態のときに保護回路５０には電源電位ＶＤＤが印加されるので、保護回路５０の回路素子としてそのような高耐圧トランジスターを用いることにより、保護回路５０が破壊され難くなる。あるいは、保護回路５０の回路素子として、トランジスターＱＮ１の替りに、出力ノードＮ４に接続されたカソードと、電源ノードＮ２に接続されたアノードとを有するダイオードを用いても良い。

しかしながら、出力回路４０のトランジスターＱＰ１がオフ状態である期間における出力ノードＮ４の電圧降下については、ショットキーバリアダイオードＤ１が正常に接続されてショットキーバリアダイオードＤ１に電流が流れる場合の電圧降下よりも、ショットキーバリアダイオードＤ１が接続不良の状態で保護回路５０の寄生ダイオードに電流が流れる場合の電圧降下の方が大きいので、ショットキーバリアダイオードＤ１が接続不良の状態が長く続くと、出力回路４０のトランジスターＱＰ１又は保護回路５０のトランジスター又はダイオード等が破壊又は劣化するおそれがある。そこで、本実施形態においては、出力ノードＮ４の電位を判定する電位判定回路６０が設けられており、スイッチング制御回路２０が、電位判定回路６０の判定結果に基づいて、出力回路４０のトランジスターＱＰ１のスイッチング動作を制御する。

＜電位判定回路＞
図１に示すように、電位判定回路６０は、コンパレーター６１と、スイッチ回路６２と、クランプ回路６３と、インバーターＩＮＶ１とを含んでも良い。コンパレーター６１は、スイッチ回路６２を介して出力ノードＮ４の電位が印加される入力端子Ｔ１を有し、出力ノードＮ４の電位が判定レベルよりも低いときに出力信号ＶＤＬをハイレベルに活性化する。一方、コンパレーター６１は、出力ノードＮ４の電位が判定レベルよりも高いときに出力信号ＶＤＬをローレベルに非活性化する。

図２は、図１に示すコンパレーターの構成例を示す回路図である。図２に示すように、コンパレーター６１は、ＰチャネルＭＯＳトランジスターＱＰ６０〜ＱＰ６３と、ＮチャネルＭＯＳトランジスターＱＮ６１〜ＱＮ６３と、インバーターＩＮＶ２とを含み、出力ノードＮ４の電位が印加される入力端子Ｔ１と、基準電位ＶＳＳが印加される入力端子Ｔ２と、出力信号ＶＤＬを出力するための出力端子Ｔ３とを有している。

トランジスターＱＰ６０は、内部回路電源電位ＶＤＡの配線に接続されたソースと、バイアス電位ＶＢＩが印加されるゲートとを有している。トランジスターＱＰ６１は、トランジスターＱＰ６０のドレインに接続されたソースと、コンパレーター６１の入力端子Ｔ１に接続されたゲートとを有している。トランジスターＱＰ６２は、トランジスターＱＰ６０のドレインに接続されたソースと、コンパレーター６１の入力端子Ｔ２に接続されたゲートとを有している。

トランジスターＱＮ６１は、トランジスターＱＰ６１のドレインに接続されたドレインと、トランジスターＱＰ６２のドレインに接続されたゲートと、電源電位ＶＳＳの配線に接続されたソースとを有している。トランジスターＱＮ６２は、トランジスターＱＰ６２のドレインに接続されたドレイン及びゲートと、電源電位ＶＳＳの配線に接続されたソースとを有している。

トランジスターＱＰ６３は、内部回路電源電位ＶＤＡの配線に接続されたソースと、バイアス電位ＶＢＩが印加されるゲートとを有している。トランジスターＱＮ６３は、トランジスターＱＰ６３のドレインに接続されたドレインと、トランジスターＱＰ６１のドレイン及びトランジスターＱＮ６１のドレインに接続されたゲートと、電源電位ＶＳＳの配線に接続されたソースとを有している。

インバーターＩＮＶ２は、トランジスターＱＰ６３のドレイン及びトランジスターＱＮ６３のドレインに接続された入力端子と、コンパレーター６１の出力端子Ｔ３に接続された出力端子とを有している。インバーターＩＮＶ２は、入力端子に印加される信号のレベルを反転して、反転された信号を出力信号ＶＤＬとして出力端子から出力する。

コンパレーター６１においては、差動対を構成するトランジスターＱＰ６１とトランジスターＱＰ６２との間で、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを変えることにより、入力端子Ｔ１と入力端子Ｔ２との間に、例えば、保護回路５０のトランジスターＱＮ１の寄生ダイオード（ドレイン端子がカソード、ソース端子がアノード）の順方向電圧よりも小さいオフセット電圧が設定されている。それにより、コンパレーター６１のオフセット電圧によって所望の判定レベルを設定することができる。

例えば、トランジスターＱＰ６２のチャネル幅ＷをトランジスターＱＰ６１のチャネル幅Ｗよりも大きくすることにより、コンパレーター６１は、出力ノードＮ４の電位を基準電位ＶＳＳよりもオフセット電圧だけ低い判定レベルと比較する。図１に示すショットキーバリアダイオードＤ１の順方向電圧が０．３Ｖで、保護回路５０のトランジスターＱＮ１の寄生ダイオード（ドレイン端子がカソード、ソース端子がアノード）の順方向電圧が０．７Ｖである場合に、判定レベルは、−０．３Ｖよりも低く、かつ、−０．７Ｖよりも高く設定される。

この判定レベルは、ＩＣのプロセスばらつき等に対して合わせこむ必要がある。なお、コンパレーター６１のオフセット電圧を、トランジスターＱＰ６１の閾値電圧とトランジスターＱＰ６２の閾値電圧とを変えることによって設定しても良いが、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを変えることによって設定する方が、プロセスばらつきの影響が小さい。

再び図１を参照すると、電位判定回路６０において、スイッチ回路６２は、出力ノードＮ４とコンパレーター６１の入力端子Ｔ１との間に接続されて、出力回路４０のトランジスターＱＰ１がオン状態であるときにオフ状態となり、出力回路４０のトランジスターＱＰ１がオフ状態であるときにオン状態となる。それにより、出力回路４０のトランジスターＱＰ１が出力ノードＮ４に電源電位ＶＤＤを供給している間に電源電位ＶＤＤがコンパレーター６１の入力端子Ｔ１に印加されないようにして、コンパレーター６１の破壊を防止することができる。

スイッチ回路６２は、例えば、出力ノードＮ４に接続された一端（ドレイン）と、コンパレーター６１の入力端子Ｔ１に接続された他端（ソース）と、インバーターＩＮＶ１の出力端子に接続されたゲートとを有するＮチャネルＭＯＳトランジスターＱＮ２を含んでいる。インバーターＩＮＶ１は、入力端子に印加される制御信号ＳＣＴを反転して、反転された制御信号ＳＣＴを出力端子から出力する。トランジスターＱＮ２は、制御信号ＳＣＴがハイレベルであるときにオフ状態となり、制御信号ＳＣＴがローレベルであるときにオン状態となる。

トランジスターＱＮ２は、ＬＤＭＯＳトランジスター等の高耐圧トランジスターであることが望ましい。具体的には、トランジスターＱＮ２は、コンパレーター６１を構成するトランジスターよりも耐圧が高く、トランジスターＱＮ２、トランジスターＱＰ１、及び、トランジスターＱＮ１は、同程度の耐圧のトランジスターである。出力回路４０のトランジスターＱＰ１がオン状態のときにスイッチ回路６２には電源電位ＶＤＤが印加されるので、そのような高耐圧トランジスターを用いることにより、スイッチ回路６２が破壊され難くなる。

また、クランプ回路６３は、コンパレーター６１の入力端子Ｔ１に一端が接続されると共に電源ノードＮ２に他端が接続されて、コンパレーター６１の入力端子Ｔ１の電位が基準電位ＶＳＳよりも所定の値以上高くなったときに、コンパレーター６１の入力端子Ｔ１の電位をクランプする。

それにより、スイッチ回路６２の寄生容量成分の影響や、あるいは、出力回路４０のトランジスターＱＰ１がオン状態又はオフ状態に移行するタイミングに対してスイッチ回路６２がオフ状態又はオン状態に移行するタイミングがずれる影響によってコンパレーター６１に過電圧が印加されないようにして、コンパレーター６１の破壊を防止することができる。

クランプ回路６３は、例えば、コンパレーター６１の入力端子Ｔ１に接続されたカソードと、電源ノードＮ２に接続されたアノードとを有するツェナーダイオードＤ２を含んでいる。ツェナーダイオードＤ２は、コンパレーター６１の入力端子Ｔ１の電位が基準電位ＶＳＳよりも降伏電圧以上高くなったときに降伏することにより、コンパレーター６１の入力端子Ｔ１の電位をクランプする。ツェナーダイオードＤ２の降伏電圧は、コンパレーター６１の入力端子Ｔ１に印加可能な定格電圧以下の電圧（例えば、３Ｖ〜５Ｖ程度）に設定される。

＜スイッチング制御回路＞
スイッチング制御回路２０は、出力回路４０のトランジスターＱＰ１がオン状態からオフ状態に遷移した後にコンパレーター６１の出力信号ＶＤＬが活性化された期間又は回数に基づいて、トランジスターＱＰ１が再びオン状態とならないように駆動信号ＳＨのレベルを制御する。

例えば、スイッチング制御回路２０は、トランジスターＱＰ１がオン状態からオフ状態に遷移してから第１の期間が経過した後の第２の期間以上に亘ってコンパレーター６１の出力信号ＶＤＬが連続的に活性化された回数が所定の回数に達した場合に、トランジスターＱＰ１が再びオン状態とならないように駆動信号ＳＨのレベルを制御する。

その際に、スイッチング制御回路２０は、制御信号ＳＣＴをローレベルに維持する。それにより、プリドライバー３０が駆動信号ＳＨをハイレベルに維持するので、トランジスターＱＰ１は、オフ状態のままに保たれる。ここで、所定の回数は、２回以上であることが望ましい。それにより、ノイズ等の影響を排除して、ショットキーバリアダイオードＤ１が接続不良であるか否かを適切に判定することができる。

図３は、図１に示すスイッチング制御回路の一部の構成例を示すブロック図である。図３に示すように、スイッチング制御回路２０は、カウンター２１〜２３と、ＮＡＮＤ回路２４と、Ｄ型フリップフロップ２５と、ＡＮＤ回路２６と、パラメーター設定レジスター２７とを含んでいる。

カウンター２１のリセット端子Ｒには制御信号ＳＣＴが供給されており、カウンター２１は、制御信号ＳＣＴによってリセットされる。制御信号ＳＣＴがハイレベルである期間においては、出力回路４０のトランジスターＱＰ１がオン状態になると共に、カウンター２１がリセットされている。制御信号ＳＣＴがローレベルになると、出力回路４０のトランジスターＱＰ１がオン状態からオフ状態に遷移し、カウンター２１のリセットが解除される。

カウンター２１は、制御信号ＳＣＴの周波数よりも高い所定の周波数を有するクロック信号ＣＫに同期してカウント動作を行うことにより、第１のカウント値をインクリメントする。クロック信号ＣＫは、回路装置１００において生成されても良いし、外部の回路から供給されても良い。第１のカウント値が、第１の期間を規定する第１の値に達すると、カウンター２１は、出力信号ＳＣ１をハイレベルに活性化する。

ＮＡＮＤ回路２４は、カウンター２１の出力信号ＳＣ１とコンパレーター６１の出力信号ＶＤＬとの論理積を求め、論理積を表す信号を反転して出力する。カウンター２１の出力信号ＳＣ１がローレベルであるか、又は、コンパレーター６１の出力信号ＶＤＬがローレベルであるときには、ＮＡＮＤ回路２４の出力信号がハイレベルとなるので、カウンター２２がリセットされている。

カウンター２１の出力信号ＳＣ１がハイレベルに活性化されると共に、コンパレーター６１の出力信号ＶＤＬがハイレベルに活性化されると、カウンター２２は、クロック信号ＣＫに同期してカウント動作を行うことにより、第２のカウント値をインクリメントする。第２のカウント値が、第２の期間を規定する第２の値に達すると、カウンター２２は、出力信号ＳＣ２をハイレベルに活性化する。

ここで、第２のカウント値が第２の値に達する前に制御信号ＳＣＴがハイレベルになるか又はコンパレーター６１の出力信号ＶＤＬがローレベルになると、カウンター２２はリセットされる。従って、第１の期間と第２の期間との和が、制御信号ＳＣＴがローレベルになっている期間を超えないように設定する必要がある。

Ｄ型フリップフロップ２５は、クロック信号ＣＫに同期して、カウンター２２の出力信号ＳＣ２をラッチする。ＡＮＤ回路２６は、カウンター２２の出力信号ＳＣ２とＤ型フリップフロップ２５の反転出力信号Ｑバーとの論理積を求めることにより、カウンター２２の出力信号ＳＣ２がハイレベルに活性化されると、クロック信号ＣＫの１周期の期間においてハイレベルとなる検出パルスＤＥＴＰＬＳを出力する。

カウンター２３は、ＡＮＤ回路２６から検出パルスＤＥＴＰＬＳが出力される回数をカウントし、カウントされた回数が所定の回数に達すると、検出信号ＤＥＴＯＵＴをハイレベルに活性化する。ただし、制御信号ＳＣＴがローレベルに遷移してからハイレベルに遷移するまでの期間にカウントされた回数が所定の回数に達しなかった場合には、カウンター２３がリセットされる。

それにより、出力回路４０のトランジスターＱＰ１がオン状態からオフ状態に遷移してから第１の期間が経過した後の第２の期間以上に亘ってコンパレーター６１の出力信号ＶＤＬが連続的に活性化された回数が所定の回数に達した場合に、検出信号ＤＥＴＯＵＴが活性化される。なお、カウンター２３は、電源投入時において又は強制リセット操作によって、リセット信号ＲＳＴに従ってリセットされる。

パラメーター設定レジスター２７は、カウンター２１〜２３において用いられる第１の期間を規定する第１の値、第２の期間を規定する第２の値、及び、所定の回数を表すデータを格納している。パラメーター設定レジスター２７に格納されるデータを変更することにより、電位判定回路６０の判定結果を取り込むタイミングや期間等を調整することができる。

＜動作例＞
次に、図１に示すスイッチングレギュレーターの動作例について、図１及び図４を参照しながら詳しく説明する。図４は、図１に示すスイッチングレギュレーターにおける各部の波形を示す波形図である。

制御信号ＳＣＴがハイレベルである期間において、駆動信号ＳＨがローレベルになって、出力回路４０のトランジスターＱＰ１がオン状態になる。それにより、出力信号ＳＷの電位が電源電位ＶＤＤ付近まで上昇する。制御信号ＳＣＴがローレベルになると、駆動信号ＳＨがハイレベルになって、トランジスターＱＰ１がオフする。

正常状態においては、ショットキーバリアダイオードＤ１、インダクターＬ１、及び、負荷回路１２０に電流が流れることにより、破線で示すように、出力信号ＳＷの電位が、例えば、−０．３Ｖ程度に低下する。その後、時間の経過に伴ってショットキーバリアダイオードＤ１に流れる電流が徐々に減少すると、出力信号ＳＷの電位は、基準電位ＶＳＳに向けて徐々に上昇する。

一方、ショットキーバリアダイオードＤ１が接続不良（オープン状態又は不完全接続）になった場合には、保護回路５０が設けられていなければ、出力ノードＮ４に直列に接続されているインダクターＬ１に蓄積された電流を負荷回路１２０に流す電流経路がなくなるので、インダクターＬ１に発生する逆起電力の影響で出力ノードＮ４に大きな負の電圧が印加されて、出力回路４０のトランジスターＱＰ１が破壊されることがある。

保護回路５０が設けられていれば、保護回路５０のトランジスターＱＮ１、インダクターＬ１、及び、負荷回路１２０に電流が流れることにより、実線で示すように、出力信号ＳＷの電位が、例えば、−０．７Ｖ程度に低下する。その後、時間の経過に伴ってトランジスターＱＮ１に流れる電流が徐々に減少すると、出力信号ＳＷの電位は、基準電位ＶＳＳに向けて徐々に上昇する。

その際に、トランジスターＱＮ１の寄生ダイオード（ドレイン端子がカソード、ソース端子がアノード）の順方向電圧はショットキーバリアダイオードＤ１の順方向電圧よりも大きいので、出力信号ＳＷの電位は、正常状態におけるよりも低下する。そのような状態が長く続くと、出力回路４０のトランジスターＱＰ１又は保護回路５０のトランジスターＱＮ１が経時劣化によって破壊又は劣化するおそれがある。

そこで、コンパレーター６１が、出力信号ＳＷの電位と判定レベル（例えば、−０．４Ｖ程度）とを比較することにより、出力信号ＳＷの電位が判定レベルよりも低いときに出力信号ＶＤＬを活性化する。スイッチングノイズ等のノイズの影響を避けるために、スイッチング制御回路２０は、トランジスターＱＰ１がオン状態からオフ状態に遷移してから第１の期間Ｔ１が経過した後の第２の期間Ｔ２以上に亘ってコンパレーター６１の出力信号が連続的に活性化されたときに、検出パルスＤＥＴＰＬＳを生成する。

また、スイッチング制御回路２０は、検出パルスＤＥＴＰＬＳが生成された回数が所定の回数（図４に示す例においては２回）に達した場合に、検出信号ＤＥＴＯＵＴをハイレベルに活性化する。所定の回数を複数回とする場合に、スイッチング制御回路２０は、ノイズ等の影響によって１回の誤判定が生じても、複数回の判定において判定結果が同一であった場合に正しい判定と認識して、スイッチング動作を停止させる動作停止モードに入る。従って、１回の誤判定によってスイッチング動作を停止させるおそれがなくなる。

スイッチング制御回路２０は、検出信号ＤＥＴＯＵＴがハイレベルに活性化されると、制御信号ＳＣＴをローレベルに維持する。それにより、プリドライバー３０が、駆動信号ＳＨをハイレベルに維持するので、トランジスターＱＰ１は、オフ状態を維持して、再びオン状態とはならない。

本実施形態によれば、出力ノードＮ４の電位が判定レベルよりも低いときに出力信号ＶＤＬを活性化するコンパレーター６１と、コンパレーター６１の出力信号ＶＤＬに基づいて出力回路４０のトランジスターＱＰ１が再びオン状態とならないように制御するスイッチング制御回路２０とを設けたので、出力ノードＮ４と電源ノードＮ２との間に接続されるショットキーバリアダイオードＤ１の接続不良を所望の判定レベルで検出して、ショットキーバリアダイオードＤ１が接続不良になった場合にスイッチング動作を停止することができる。その結果、出力回路４０のトランジスターＱＰ１又は保護回路５０のトランジスターＱＮ１の破壊又は劣化を防止することができる。

さらに、本実施形態によれば、ショットキーバリアダイオードＤ１が接続不良になった場合にスイッチング動作を停止する回路装置１００を用いて、ショットキーバリアダイオードＤ１の実装不良が発生しても破壊又は劣化し難いスイッチングレギュレーターを提供することができる。

＜電子機器＞
次に、本発明の一実施形態に係るスイッチングレギュレーターを用いた電子機器について説明する。以下においては、一例として、電子機器がプリンターである場合について説明する。

図５は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図５に示すように、この電子機器は、本発明の一実施形態に係るスイッチングレギュレーター２００と、印字媒体搬送部２１１と、ヘッド駆動回路２１２と、プリントヘッド２１３と、制御部２２０と、操作部２３０と、ＲＯＭ（リードオンリー・メモリー）２４０と、ＲＡＭ（ランダムアクセス・メモリー）２５０と、通信部２６０と、表示部２７０とを含んでいる。なお、図５に示す構成要素の一部を省略又は変更しても良いし、あるいは、図５に示す構成要素に他の構成要素を付加しても良い。

印字媒体搬送部２１１において、例えば、ステッピングモーターがベルトを介してプラテンローラーを駆動することにより、印字媒体である用紙が搬送される。ヘッド駆動回路２１２がプリントヘッド２１３を駆動することにより、プリントヘッド２１３が、印字媒体搬送部２１１によって搬送された用紙に印字を行う。

制御部２２０は、例えば、ＣＰＵ（中央演算装置）等を含み、ＲＯＭ２４０等に記憶されているプログラムに従って各種の制御処理を行う。例えば、制御部２２０は、操作部２３０から供給される操作信号に応じて印字媒体搬送部２１１及びヘッド駆動回路２１２を制御したり、外部との間でデータ通信を行うために通信部２６０を制御したり、表示部２７０に各種の情報を表示させるための表示信号を生成したりする。

操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号を制御部２２０に出力する。ＲＯＭ２４０は、制御部２２０が各種の制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ２５０は、制御部２２０の作業領域として用いられ、ＲＯＭ２４０から読み出されたプログラムやデータ、又は、操作部２３０を用いて入力されたデータ等を一時的に記憶する。

通信部２６０は、例えば、アナログ回路及びデジタル回路で構成され、制御部２２０と外部装置との間のデータ通信を行う。従って、図５に示すプリンターは、外部のホストコンピューター等から供給される印字データに基づいて印字動作を行うことができる。表示部２７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、制御部２２０から供給される表示信号に基づいて各種の情報を表示する。

スイッチングレギュレーター２００は、スイッチング動作を行うことにより、電源回路等から供給される電源電位ＶＤＤ（４２Ｖ）を降圧して、出力電源電位ＶＯＵＴを生成する。制御部２２０等は、スイッチングレギュレーター２００から出力電源電位ＶＯＵＴが供給されて動作する。

電子機器としては、プリンター以外にも、例えば、携帯電話機等の移動端末、スマートカード、電卓、電子辞書、電子ゲーム機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、ネットワーク機器、カーナビゲーション装置、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。

本実施形態によれば、ショットキーバリアダイオードの実装不良が発生しても破壊又は劣化し難いスイッチングレギュレーター２００を用いて、信頼性の高い電子機器を提供することができる。なお、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…基準電圧生成回路、２０…スイッチング制御回路、２１〜２３…カウンター、２４…ＮＡＮＤ回路、２５…Ｄ型フリップフロップ、２６…ＡＮＤ回路、２７…パラメーター設定レジスター、３０…プリドライバー、４０…出力回路、５０…保護回路、６０…電位判定回路、６１…コンパレーター、６２…スイッチ回路、６３…クランプ回路、１００…回路装置、１１０…分圧回路、１２０…負荷回路、２００…スイッチングレギュレーター、２１１…印字媒体搬送部、２１２…ヘッド駆動回路、２１３…プリントヘッド、２２０…制御部、２３０…操作部、２４０…ＲＯＭ、２５０…ＲＡＭ、２６０…通信部、２７０…表示部、Ｎ１〜Ｎ３…電源ノード、Ｎ４…出力ノード、Ｎ５…帰還ノード、Ｎ６…接続ノード、Ｔ１、Ｔ２…入力端子、Ｔ３…出力端子、ＱＰ１、ＱＰ６０〜ＱＰ６３…ＰチャネルＭＯＳトランジスター、ＱＮ１…ＮチャネルＬＤＭＯＳトランジスター、ＱＮ２、ＱＮ６１〜ＱＮ６３…ＮチャネルＭＯＳトランジスター、ＩＮＶ１、ＩＮＶ２…インバーター、Ｄ１…ショットキーバリアダイオード、Ｄ２…ツェナーダイオード、Ｌ１…インダクター、Ｃ１…キャパシター、Ｒ１、Ｒ２…抵抗素子

Claims (10)

1. 入力端子と出力端子とを有し、前記入力端子の電位が判定レベルよりも低いときに活性化される出力信号を前記出力端子から出力するコンパレーターと、
   駆動信号に従って導通状態又は非導通状態となるスイッチング素子に接続された出力ノードと前記コンパレーターの前記入力端子との間に電気的に接続され、前記スイッチング素子が導通状態であるときに非導通状態となるスイッチ回路と、
   前記スイッチング素子が導通状態から非導通状態に遷移した後に前記コンパレーターの出力信号が活性化された期間又は回数に基づいて、前記スイッチング素子が再び導通状態とならないように前記駆動信号のレベルを制御する制御回路と、
   を備える回路装置。
2. 前記スイッチ回路が、高耐圧トランジスターを含む、請求項１記載の回路装置。
3. 前記コンパレーターの前記入力端子に一端が接続されると共に低電位側の電源ノードに他端が接続されて、前記コンパレーターの前記入力端子の電位が低電位側の電源電位よりも所定の値以上高くなったときに前記コンパレーターの前記入力端子の電位をクランプするクランプ回路をさらに備える、請求項１又は２記載の回路装置。
4. 前記出力ノードに一端が接続されると共に低電位側の電源ノードに他端が接続された保護回路であって、トランジスターを含み、前記出力ノードの電位が低電位側の電源電位よりも前記トランジスターの寄生ダイオードの順方向電圧以上低くなったときに導通状態となる保護回路をさらに備える、請求項１〜３のいずれか１項記載の回路装置。
5. 前記保護回路の前記トランジスターが、高耐圧トランジスターを含む、請求項４記載の回路装置。
6. 前記コンパレーターが、低電位側の電源電位が印加される第２の入力端子をさらに有し、前記入力端子と前記第２の入力端子との間に前記保護回路の前記トランジスターの寄生ダイオードの順方向電圧よりも小さいオフセット電圧が設定されており、前記出力ノードの電位を前記低電位側の電源電位よりも前記オフセット電圧だけ低い判定レベルと比較する、請求項４又は５記載の回路装置。
7. 前記制御回路が、前記スイッチング素子が導通状態から非導通状態に遷移してから第１の期間が経過した後の第２の期間以上に亘って前記コンパレーターの出力信号が連続的に活性化された回数が２回以上の所定の回数に達した場合に、前記スイッチング素子が再び導通状態とならないように前記駆動信号のレベルを制御する、請求項１〜６のいずれか１項記載の回路装置。
8. 高電位側の電源ノードと前記出力ノードとの間に接続されて、前記駆動信号に従って導通状態となったときに前記出力ノードに高電位側の電源電位を供給する前記スイッチング素子をさらに含む、請求項１〜７のいずれか１項記載の回路装置。
9. 請求項１〜８のいずれか１項記載の回路装置と、
   前記出力ノードにカソードが接続され、低電位側の電源ノードにアノードが接続されたショットキーバリアダイオードと、
   前記出力ノードに一端が接続されて、前記スイッチング素子から駆動電流が供給されるインダクターと、
   前記インダクターの他端と前記低電位側の電源ノードとの間に接続されて、前記インダクターから供給される電荷を蓄積するキャパシターと、
   を備えるスイッチングレギュレーター。
10. 請求項９記載のスイッチングレギュレーターを備える電子機器。

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