JP2017175116A - 基板処理の方法 - Google Patents

基板処理の方法 Download PDF

Info

Publication number
JP2017175116A
JP2017175116A JP2017015672A JP2017015672A JP2017175116A JP 2017175116 A JP2017175116 A JP 2017175116A JP 2017015672 A JP2017015672 A JP 2017015672A JP 2017015672 A JP2017015672 A JP 2017015672A JP 2017175116 A JP2017175116 A JP 2017175116A
Authority
JP
Japan
Prior art keywords
substrate
region
hole
laser beam
polishing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017015672A
Other languages
English (en)
Other versions
JP6501273B2 (ja
Inventor
数 洋 司 森
Yoji Morikazu
数 洋 司 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Abrasive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Abrasive Systems Ltd filed Critical Disco Abrasive Systems Ltd
Publication of JP2017175116A publication Critical patent/JP2017175116A/ja
Application granted granted Critical
Publication of JP6501273B2 publication Critical patent/JP6501273B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02013Grinding, lapping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/0203Making porous regions on the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/268Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • H01L2924/1461MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Laser Beam Processing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Arc Welding In General (AREA)
  • Dicing (AREA)

Abstract

【課題】複数のデバイスが内部に形成されたデバイス領域有する第1表面と、この第1表面に対向する第2表面と、を有する基板の処理の方法を提供する。
【解決手段】本方法は、基板内に複数の穴領域23を形成するために、第2表面に沿った複数の位置において、第2表面の側から、基板に対してパルス状のレーザービームを適用する工程を備えている。各穴領域は、第2表面から第1表面に向かって延びている。各穴領域は、改変領域と改変領域内にて第2表面に開放した間隙を有している。本方法は、基板の厚みを調整するために、複数の穴領域が形成された基板の第2表面を研磨する工程を、更に備えている。
【選択図】図4

Description

本本発明は、基板処理の方法に関する。基板は、デバイス領域を有する第1表面とこの第1表面に対向する第2表面と、を有する。デバイス領域は、その内部に形成された複数のデバイスを有する。
光学デバイスの製作過程において、光学デバイスの層、例えばn型窒化物半導体層とp型窒化物半導体層とから構成される層が、サファイア基板、シリコンカーバイド(SiC)基板または窒化ガリウム(GaN)基板などの単結晶基板の前面上に、または、ガラス基板の前面上に、形成される。光学デバイスの層は、単結晶基板またはガラス基板の前面上のデバイス領域内に形成される。
光学デバイスの層は、発光ダイオード(LEDs)やレーザーダイオードなどの光学デバイスがそれぞれ形成される独立した領域を規定するように、交差する分割線(「ストリート」とも呼ばれる)によって区画される。単結晶基板またはガラス基板の前面上に光学デバイスの層を提供することによって、光学デバイスウェハが形成される。この光学デバイスウェハは、光学デバイスが形成された独立した領域を分割するために、分割線に沿って分離、例えば切断、されることにより、チップやダイのような個別の光学デバイスが得られる。
前述したアプローチと実質的に同じアプローチが、デバイスが形成されたデバイス領域を有する、単結晶基板、ガラス基板、化合物基板または多結晶基板などの基板から、例えば個々の半導体デバイス、電力デバイス、医療デバイス、電気部品またはMEMSデバイスを得るために、採用され得る。
前述した製造工程は、一般に、基板の厚さを調節するための研磨工程を有している。研磨工程は、デバイス領域が形成されている基板の前側とは反対側の、基板の後側から、行われる。
とりわけ、電子設備の小型化を達成するために、光学デバイス、半導体デバイス、電力デバイスまたはMEMSデバイスなどのデバイスの寸法が減少されなければならない。それゆえ、デバイスが形成された基板は、例えば30から200μmなど、厚さをμmの範囲にするために前述した研磨工程において、研磨される。
しかしながら、既知のデバイス製造工程では、とりわけ研磨が困難な材料、特には、基板が、例えばガラス、シリコン(Si)、ガリウムヒ素(GaAs)、窒化ガリウム(GaN)、リン化ガリウム(GaP)、インジウムヒ素(InAs)、リン化インジウム(InP)、シリコンカーバイド(SiC)、窒化シリコン(SiN)、タンタル酸リチウム(LT)、ニオブ酸リチウム(LN)、サファイア(Al)、窒化アルミニウム(AlN)、酸化シリコン(SiO)、から作られている場合、研磨工程において、例えば基板表面の焼けによる基板の損傷、または不安定で緩慢な研磨、という問題が生じ得る。
更に、そのような処理が難しい材料で作られた基板が研磨されるとき、使用される研磨手段、特にはそれに含まれる研磨ホイール、の顕著な摩耗が生じ、研磨設備の稼動寿命が短くなってしまうという結果が生じる。この結果、処理コストが増大してしまう。
このため、効率的で信頼性がありコスト効率良く基板を処理することを許容する基板処理の方法の必要性が、依然としてある。
したがって、効率的で信頼性がありコスト効率良く基板を処理することを許容する基板処理の方法を提供することが、本発明の目的である。この目的は、請求項1に記載の技術的特徴を有する基板処理の方法によって達成される。本発明の好ましい実施の形態が、従属請求項に続いている。
本発明は、複数のデバイスが内部に形成されたデバイス領域を有する第1表面と、この第1表面に対向する第2表面と、を有する基板の処理の方法を提供するものであって、前記基板内に複数の穴領域を形成するために、前記第2表面に沿った複数の位置において、当該第2表面の側から、前記基板に対してパルス状のレーザービームを適用する工程を備えている。各穴領域は、前記第2表面から前記第1表面に向かって延びている。また、各穴領域は、改変領域と、当該改変領域内にて前記第2表面に開放した空間と、を有している。本方法は、基板の厚みを調節するために、前記複数の穴領域が形成された前記基板の前記第2表面を研磨する工程を、更に備えている。
パルス状のレーザービームは、第2表面に沿った複数の位置において、すなわち第2表面上の複数の位置において、基板に適用される。
本発明において、パルス状のレーザービームは、第2表面に沿った複数の位置において、基板に適用される。このため、穴領域が第2表面に沿って複数の位置に形成される。
本発明の処理方法によれば、パルス状のレーザービームは、基板内に複数の穴領域を形成するために、第2表面に沿った複数の位置において、当該第2表面の側から、基板に適用される。穴領域を形成することによって、当該穴領域が形成された領域における基板の強度が低減される。
それゆえ、複数の穴領域が形成された領域では、基板の第2表面を研磨する工程が極めて容易になる。穴領域を形成することによって基板の強度が低減されることにより、研磨工程の安定性及び信頼性が顕著に向上され、基板の厚さが正確に制御されるという結果を許容する。更に、研磨工程がより効率的で、とりわけより高い研磨速度で、実行され得る。
穴領域の形成によって基板の強度が低減されるため、上述したような処理の困難な材料から作られている基板が研磨される場合でさえ、当該基板を研磨するために使用される研磨手段の摩耗が非常に低減され得る。したがって、研磨設備、とりわけそれに含まれる研磨ホイール、の稼動寿命が顕著に延び、この結果、処理コストが減少する。
更には、第2表面に沿った複数の穴領域の形成は、研磨手段、例えば研磨ホイールの、いわゆるセルフシャープニング(自生)を達成することに貢献し得る。このため、基板の第2表面を研磨する工程を実行する間に、研磨手段のコンディション調整が同時に行われる。このようにして、研磨手段の切り屑の詰まりが信頼性をもって回避され得る。これゆえ、研磨がより高い処理荷重の下で、処理速度を更に高めて、実行され得る。
更には、穴領域の形成は、第2表面を粗くする。この表面粗さの増大によって、第2表面を研磨するために使用される研磨ホイールなどの研磨手段が、研磨工程の間に手入れされ得る。このようにして、研磨荷重が減少され、基板表面が焼けから信頼性をもって回避される。
したがって、本発明による処理方法は、基板が効率的で信頼性をもってコスト効率が良い、という態様で処理されることを許容する。
パルス状のレーザービームは、当該レーザービームの基板の透過を許容する波長を有していて良い。
パルス状のレーザービームは、第2表面に沿った複数の位置において、隣接する当該位置が互いに重ならないような態様で、基板に適用されて良い。
パルス状のレーザービームは、第2表面に沿った複数の位置において、隣接する当該位置の間の距離、つまり隣接する位置の中心間の距離が、3μmから50μmの範囲内、好ましくは5μmから40μmの範囲内、さらに好ましくは8μmから30μmの範囲内であるような態様で、基板に適用されて良い。複数の穴領域は、隣接する穴領域の間の距離が3μmから50μmの範囲内、好ましくは5μmから40μmの範囲内、さらに好ましくは8μmから30μmの範囲内であるように、基板内に形成されて良い。特に好ましくは、隣接する穴領域の中心間の距離は、8μmから10μmの範囲内である。
穴領域は、互いに等距離で間隔が空けられていて良い。あるいは、隣接または近接する穴領域のいくつかまたはすべてが、互いに異なる距離を有していて良い。
穴領域は、第2表面上に、1mmあたり400から100000個の範囲内、好ましくは1mmあたり600から50000個の範囲内、さらに好ましくは1mmあたり1000から20000個の範囲内、の面密度で形成されていて良い。
穴領域の直径は、基板の第2表面から第1表面に向かう方向に沿って実質的に一定であって良い。
穴領域は、1μmから30μmの範囲内、好ましくは2μmから20μm、さらに好ましくは3μmから10μmの範囲内、の直径を有していて良い。
特に好ましくは、穴領域は、2μmから3μmの範囲内の直径を有していて良い。
複数の穴領域は、好ましくは、隣接または近接する穴領域の改変領域が互いに重なり合わないように、形成されている。このようにして、とりわけ基板の第2表面を研磨する工程において、更なる取り扱い及び/または処理を効率的に行うことを許容しつつ、基板が十分な強度または耐久性を維持する、ということが、信頼性をもって保証され得る。
好ましくは、隣接または近接する穴領域の外縁部間の距離は、少なくとも1μmである。
複数の穴領域は、隣接または近接する穴領域の改変領域が少なくとも部分的に互いに重なり合うように、基板内に形成されて良い。いくつかの実施の形態では、隣接または近接する穴領域の改変領域は、基板の厚みに沿った穴領域の延びの一部に沿ってのみ、互いに重なり合っている。例えば、隣接または近接する穴領域の改変領域は、基板の第2表面の近位にて、基板の厚みに沿った穴領域の延びの一部に沿ってのみ、重なり合っていて良い。隣接または近接する穴領域の改変領域は、基板の第1表面の近位にて、基板の厚みに沿った穴領域の延びの一部に沿って、互いに重なり合わないように構成されていても良い。
複数の穴領域は、隣接または近接する穴領域の間隔が互いに少なくとも部分的に重なり合うように、基板内に形成されていて良い。幾つかの実施の形態では、隣接または近接する穴領域の間隔は、基板の厚みに沿った穴領域の延びの一部に沿ってのみ、互いに重なり合っている。例えば、隣接または近接する穴領域の間隔は、基板の第2表面の近位にて、基板の厚みに沿った穴領域の延びの一部に沿ってのみ、互いに重なり合っていて良い。隣接または近接する穴領域の間隔は、基板の第1表面の近位にて、基板の厚みに沿った穴領域の延びの一部に沿って互いに重なり合わないように構成されていても良い。
穴領域のいくつかまたは全ては、円筒形状または先細りの形状を有していて良い。
穴領域のいくつかまたは全ては、基板の第2表面から第1表面に向かう方向に沿って配置された長手円筒軸を有する円筒の形状を、実質的に有していて良い。この場合、穴領域の直径は、基板の第2表面から第1表面に向かう方向に沿って、実質的に一定である。
穴領域のいくつかまたは全ては、基板の厚みに沿ったそれらの延びに沿って先細りとなる、先細りの形状を有していて良い。穴領域は、基板の第2表面から第1表面に向かう方向に沿って、先細りとなっていて良い。この場合、穴領域の直径は、基板の第2表面から第1表面に向かう方向において、減少する。
パルス状のレーザービームは、当該パルス状のレーザービームの焦点が第2表面上に位置する条件で、または、当該焦点が第2表面から第1表面に向かう方向において第2表面からある距離に位置する条件で、基板に適用されて良い。
基板は、パルス状のレーザービームを透過させる材料で作られていて良い。この場合、当該レーザービームが基板を通過することを許容する波長を有するパルス状のレーザービームを適用することによって、複数の穴領域が基板内に形成される。
パルス状のレーザービームは、当該パルス状のレーザービームの焦点が第2表面上に位置する条件で、または、当該焦点が第2表面から第1表面に向かう方向とは反対の方向において第2表面からある距離に位置する条件で、基板に適用されて良い。この場合、パルス状のレーザービームは、当該パルス状のレーザービームの焦点が第2表面上に位置する条件で、または、当該焦点が第2表面から第1表面とは離れる方向において第2表面からある距離に位置する条件で、基板に適用される。
複数の穴領域は、基板材料によって吸収されるような波長を有するパルス状のレーザービームを適用することによって、基板内に形成されて良い。この場合、穴領域は、レーザーアブレーションによって形成される。このアプローチは、SiCウェハなどのシリコンカーバイド(SiC)基板を処理するために特に効果的である。
穴領域のアスペクト比は、穴領域の直径を、基板の厚さに沿った穴領域の延び、すなわち基板の厚さ方向において延びる穴領域に沿った長さ、によって割ったものとして、規定される。穴領域は、1:5以下、好ましくは1::10以下、より好ましくは1:20以下、のアスペクト比を有していて良い。約1:5のアスペクト比は、使用される処理の特に簡易なセットアップを許容する。約1:20以下のアスペクト比については、穴領域が特に効果的な態様で形成され得る。
穴領域は17.5μm以上、好ましくは35μm以上、より好ましくは70μm以上、の直径を有していて良い。この場合、基板の厚さに沿った穴領域の延びが350μm以上であれば効率的にかつ信頼性をもって、以上に特定された穴領域のアスペクト比が達成され得る。
基板は、単結晶基板、ガラス基板、化合物半導体基板(例えばGaAs基板)などの化合物基板、または、セラミック基板などの多結晶基板、であって良い。特に好ましい実施の形態では、基板は、単結晶基板またはガラス基板である。
改変領域は、パルス状のレーザービームの適用によって改変された基板の領域である。例えば、改変領域は、基板材料の構造がパルス状のレーザービームの適用によって改変された基板の領域であって良い。
改変領域は、アモルファス領域であるか、クラックが形成された領域であって良い。特に好ましい実施の形態では、改変領域は、アモルファス領域である。
改変領域が、クラックが形成された領域であれば、すなわちクラックが形成されていれば、当該クラックは、微細なクラック(マイクロクラック)であって良い。このクラックは、μmの範囲の寸法、例えば長さ及び/または幅、を有する。例えば、クラックは、5μmから100μmの範囲の幅、及び/または、100μmから1000μmの範囲の長さ、を有していて良い。
本発明による方法の幾つかの実施の形態では、基板は単結晶基板であり、当該単結晶基板内に複数の穴領域を形成するために、第2表面に沿った複数の位置において当該第2表面の側から当該単結晶基板にパルス状のレーザービームを適用する工程を有している。各穴領域は、第2表面から第1表面に向かって延びている。各穴領域は、アモルファス領域と当該アモルファス領域内にて第2表面に開放した空間と、から構成されている。本方法は、基板の厚みを調節するために、複数の穴領域が形成された単結晶基板の第2表面を研磨する工程を備えている。アモルファス領域は、複数の穴領域が形成された領域において基板をより脆くさせ、これにより研磨工程が更に容易にされる。パルス状のレーザービームは、その焦点が第2表面上に位置付けられる条件で、または第2表面から第1表面に向かう方向において当該第2表面からある距離に位置付けられる条件で、単結晶基板に適用されて良い。
本発明による方法の幾つかの実施の形態では、基板は化合物基板または多結晶基板であり、当該基板内に複数の穴領域を形成するために、第2表面に沿った複数の位置に当該第2表面の側から当該基板にパルス状のレーザービームを適用する工程を有している。各穴領域は、第2表面から第1表面に向かって延びている。各穴領域は、アモルファス領域と当該アモルファス領域内にて第2表面に開放した空間と、から構成されている。本方法は、基板の厚みを調節するために、複数の穴領域が形成された基板の第2表面を研磨する工程を備えている。アモルファス領域は、複数の穴領域が形成された領域において基板をより脆くさせ、これにより研磨工程が更に容易にされる。
本発明による方法の幾つかの実施の形態では、基板はガラス基板であり、当該ガラス基板内に複数の穴領域を形成するために、第2表面に沿った複数の位置に当該第2表面の側から当該ガラス基板にパルス状のレーザービームを適用する工程を有している。各穴領域は、第2表面から第1表面に向かって延びている。各穴領域は、クラックが形成された領域と当該領域内にて第2表面に開放した空間と、から構成されている。本方法は、基板の厚みを調節するために、複数の穴領域が形成されたガラス基板の第2表面を研磨する工程を、有している。クラックは、複数の穴領域が形成された領域において基板をより脆くさせ、これにより研磨工程が更に容易にされる。クラックは、マイクロクラックであって良い。
穴領域のいくつかまたは全ては、基板の、第2表面から第1表面に向かう方向において、厚さの一部のみに沿って延在するように形成されていても良い。この場合、穴領域の改変領域内の空間は、基板の第2表面に開いているが、第1表面には開いていない。穴領域のいくつかまたは全ては、基板の厚さの30%以上、好ましくは40%以上、より好ましくは50%以上、一層好ましくは60%以上、さらに一層好ましくは70%以上、に沿って延在していて良い。
特に好ましくは、基板の厚みに沿った穴領域の延びは、研磨工程において、または、研磨及び/またはエッチング工程などの、研磨工程と後続する応力除去工程とにおいて、基板材料が除去される深さと同じ深さであるように、選択される。
このようにして穴領域の延びが選択されることによって、研磨工程において研磨される基板部分の全体、または、研磨工程と後続する応力除去工程とにおいて除去される基板部分全体が、穴領域の形成によって強度が低減される、ということが保証され得る。したがって、研磨工程、または、研磨工程と後続する応力除去工程とが、とりわけ高い効率及び信頼性で、実行され得る。
更に、穴領域が形成された基板の部分は、研磨工程、または、研磨工程と後続する応力除去工程と、の後で穴領域が基板内に残らないように、当該研磨工程、または、研磨工程と後続する応力除去工程と、において完全に除去される。
基板の厚みの一部のみに沿って延在するように穴領域を形成することによって、パルス状のレーザービームによって、デバイス領域内に形成されたデバイスに対して生じるあらゆる損傷が、信頼性をもって回避される。
基板の厚みに沿った穴領域の延在量は、例えば、第2表面から第1表面に向かう方向において第2表面から適切な距離に、または、第2表面から第1表面に向かう方向とは反対の方向において第2表面から適切な距離に、パルス状のレーザービームの焦点を位置付けることによって、正確に制御され得る。
第2表面は、第2表面から第1表面に向かう方向において、穴領域の延び全体に沿って研磨されて良い。この場合、研磨工程において研磨される基板の部分全体が、穴領域の形成によって強度が低下されている。それゆえ、研磨工程は、特に高い効率で信頼性をもって、実行され得る。
更に、穴領域が形成された基板の部分は、研磨後に基板内に穴領域が残らないように、研磨工程において完全に除去される。
穴領域は、第2表面の全体に亘って形成されて良い。この場合、基板の強度が、とりわけ信頼性をもって効率的に低減され得て、これによって研磨工程が更に容易になる。
あるいは、穴領域は、第2表面の一部のみに形成されても良い。
とりわけ、第1表面上に複数の分割線が存在して良い。分割線は、複数のデバイスを区画している。そして、穴領域は、分割線の実質的に反対側に位置する、第2表面の領域内にのみ、形成されていて良い。ここで、「実質的に」とは、分割線の反対側の、穴領域が形成された第2表面の領域が、分割線と同じ幅か、または分割線から±100μmまで外れた幅を有して良い、ということを規定している。
基板の第1表面上に形成された分割線は、その延在方向と実質的に直交する方向において、30μmから200μmの範囲、好ましくは30μmから150μmの範囲、更に好ましくは30μmから100μmの範囲、の幅を有していて良い。
分割線と実質的に反対側に位置する第2表面の領域のみに穴領域を形成することによって、デバイスが基板に適用されるパルス状のレーザービームによって損傷されずにデバイス領域内に形成される、ということが信頼性をもって保証され得る。
とりわけ、穴領域のいくつかまたは全ては、パルス状のレーザービームによるデバイスに対する損傷のリスクなしで基板の厚みの全体に沿って延在するように、形成されて良い。この場合、それぞれの穴領域の改変領域内の空間は、基板の第2表面及び第1表面に開放する。
穴領域を基板の厚みの全体に沿って延在するように形成することによって、分割線に沿って基板を切断する工程が、容易になる。具体的には、基板が効率的で信頼性のある態様で切断され得るように、分割線における穴領域の存在が、切断される基板部分において、当該基板の強度を低下させる。
基板は、例えば、ブレードないし鋸のような機械的な切断手段を用いることによって、レーザー切断によって、プラズマ源を使用するようなプラズマ切断によって、切断されて良い。更には、これらのアプローチを組み合わせて使用されても良い。
穴領域が基板の厚み全体に沿って延在するように形成される場合、例えば、分割線に沿った基板の機械的な切断がより効率的に、とりわけ高い処理速度で、実行され得る。例えば、ブレードないし鋸によるダイシングプロセスの場合においては、ブレードないし鋸のダイシング速度が極めて向上され得る。
切断工程の後で、穴領域が基板の分割された部分に残っている場合、それらは、例えば結果物の基板部分、例えばチップまたはダイ、の外面または側面を研磨またはエッチングすることによって、続いて除去されて良い。
基板の第2表面の研磨工程は、分割線に沿って基板を切断する前に実行されて良い。
基板の第2表面の研磨工程は、分割線に沿って基板を切断した後で実行されても良い。とりわけ、基板は、分割線に沿って、穴領域を形成した後であって研磨工程の前に、または、穴領域を形成する工程及び研磨工程の前に、切断されて良い。この場合、好ましくは、切断工程は、穴領域を形成する工程の後であって研磨工程の前に、行われる。
特には、分割線に沿って基板を切断する工程において、基板は、その厚みの一部に沿ってのみ切断されて良い。続いて、基板の第2表面を研磨する工程が、切断工程の前に行われる。
研磨は、基板の厚みを、分割線に沿って基板が切断される深さに対応する厚みまで減少させるように、つまり切断工程において切断される深さまで減少させるように、行われて良い。この場合、分割線に沿った切断工程によって到達されなかった基板材料は、研磨工程において基板が分割線に沿って分割されるように、研磨工程において除去される。
基板の第2表面の研磨は、このようにして、基板が研磨工程によって分割線に沿って分割されるように、切断工程において基板材料が除去されなかった基板の厚みの残りの部分に沿って実行されて良い。
上述したようにして研磨工程において基板を分割することによって、基板は、とりわけ信頼性をもって正確で効率的に処理され得る。具体的には、分割線に沿って基板を切断する工程は、研磨前に、つまり基板の厚みが減少する前に、基板に対して実行される。それ故、少なくとも1本の分割線に沿った材料除去の間、例えば切断の間、例えば反りなどの基板のあらゆる変形が、信頼性をもって回避され得る。更に、少なくとも1本の分割線に沿った基板材料の除去の間に当該基板に作用する応力が顕著に減少され、チップまたはダイの、得られる強度の向上を許容する。できあがるチップまたはダイのあらゆる損傷、例えばクラックや裏面のチッピングが、防止され得る。
更に、基板は、基板の厚さの一部のみに沿った少なくとも1本の分割線に沿って除去されるため、基板材料の除去工程の効率、とりわけ処理速度が、向上される。更に、基板材料の除去工程に使用される手段、例えば切断手段、の稼動寿命が、延長される。
パルス状のレーザービームは、分割線とは実質的に反対側の第2表面の領域における複数の位置にて、隣接する当該位置の間の距離、つまり隣接する位置の中心間の距離が、3μmから50μmの範囲、好ましくは5μmから40μmの範囲、より好ましくは8μmから30μmの範囲、であるように、基板に適用されて良い。複数の穴領域は、分割線の実質的に反対側の第2表面の領域において、隣接する穴領域の中心間の距離が、3μmから50μmの範囲、好ましくは5μmから40μmの範囲、より好ましくは8μmから30μmの範囲、であるように、形成されて良い。特に好ましくは、隣接する穴領域の中心間の距離は、8μmから10μmの範囲内である。
穴領域は、互いに等距離で間隔を空けられていて良い。あるいは、隣接または近接する穴領域のいくつかまたは全ては、互いに異なる距離を有していて良い。穴領域は、分割線とは実質的に反対側の第2表面の領域において、1mmあたり400から100000個の範囲内、好ましくは1mmあたり600から50000個、さらに好ましくは1mmあたり1000から20000個の範囲内、の面密度で形成されていて良い。
少なくとも1層のビームブロック層が第1表面上に存在していて良く、この少なくとも1層のビームブロック層は、第1表面から第2表面に向かう方向においてデバイスの下方に配置される。少なくとも1層のビームブロック層は、パルス状のレーザービームを透過しない。
第1表面上にそのようなビームブロック層を設けることによって、パルス状のレーザービームによってデバイス領域内に形成されたデバイスに対するあらゆる損傷が信頼性をもって回避される、ということが信頼性をもって保証され得る。
少なくとも1層のビームブロック層は、例えばパルス状のレーザービームを吸収または反射することによって、パルス状のレーザービームをブロックするように構成されている。
少なくとも1層のビームブロック層は、例えば、金属層または金属高反射コーティングまたは誘電多層高反射コーティングなどの高反射コーティングであって良い。
少なくとも1層のビームブロック層は、少なくともデバイス領域の全体に亘って延在していて良い。この場合、パルス状のレーザービームによる、デバイス領域内に形成されたデバイスに対するあらゆる損傷が、とりわけ単純で信頼性のある態様で回避され得る。
複数の個別のビームブロック層が第1表面に存在していても良い。各ビームブロック層は、第1表面から第2方面に向かう方向において、それぞれのデバイスの下方に配置されている。この場合、ビームブロック層を形成するために必要とされる材料の量が著しく減少され得る。
本発明による方法は、第2表面を研磨した後で第2表面を磨き上げる工程を更に備えていて良い。研磨工程の後で第2表面を磨き上げることによって、研磨時に基板内に生じたあらゆる応力が解放され得る。磨き上げる工程は、例えば、ドライ研磨工程、ウェット研磨工程、化学的機械的研磨(CMP)工程またはラッピング工程、であって良い。
本発明による方法は、第2表面の研磨後に、第2表面をエッチングする工程を更に備えていて良い。研磨工程の後で第2表面をエッチングすることによって、研磨時に基板内に生じたあらゆる応力が解放され得る。エッチング工程は、プラズマエッチング工程などのドライエッチング工程、または、ウェットエッチング工程であって良い。
更には、磨き上げる工程とエッチング工程との組み合わせが、研磨工程の後で基板の第2表面に適用されて良い。
基板は、パルス状のレーザービームを透過する材料で作られていて良い。この場合、レーザービームが基板を透過することを許容する波長を有する、当該パルス状のレーザービームの適用によって、基板内に複数の穴領域が形成される。
あるいは、複数の穴領域は、基板材料に吸収されるような波長を有するパルス状のレーザービームを適用することによって、基板内に形成されても良い。この場合、穴領域は、レーザーアブレーションによって形成される。
例えば、基板がシリコン(Si)基板である場合、パルス状のレーザービームは、1.5μm以上の波長を有していて良い。
パルス状のレーザービームは、例えば、0.5psから20psの範囲内のパルス幅を有していて良い。
基板は、例えば、半導体基板、サファイア(Al)基板、アルミナセラミック基板のようなセラミック基板、水晶基板、ジルコニア基板、PZT(チタン酸ジルコン酸鉛)基板、ポリカーボネート基板、光学結晶材料基板等であって良い。基板は、ここで挙げられた材料の1以上によって作られていても良い。
とりわけ、基板は、例えば、シリコン(Si)基板、ガリウム砒素(GaAs)基板、窒化ガリウム(GaN)基板、リン化ガリウム(GaP)基板、ヒ化インジウム(InAs)基板、リン化インジウム(InP)基板、炭化シリコン(SiC)基板、窒化ケイ素(SiN)基板、タンタル酸リチウム(LT)基板、ニオブ酸リチウム(LN)基板、サファイア(Al)基板、窒化アルミニウム(AlN)基板、酸化ケイ素(SiO)基板等であって良い。基板は、ここで挙げられた材料の1以上によって作られていても良い。
基板は、例えばガラスウェハのようなガラス基板であっても良い。
基板は、単一の材料で作られていても良く、または、異なる材料、例えば2以上の上述された材料、の組み合わせで作られていても良い。
本発明による方法を用いて処理され得る基板の形状及び寸法については、何の制限もない。
例えば、基板は、その上方から見て、円形または環状、楕円、矩形、正方形、半円または四分円のような円の一部、の形状を有していて良い。
円形または環状の基板の場合には、基板は、例えば、約5.1cmから約30.5cm(2インチから12インチ)の範囲の直径を有していてい良い。正方形の基板の場合には、基板は、例えば、50×50mmから300×300mmの範囲の寸法を有していてい良い。
研磨前の基板の厚みは、例えば、200μmから1500μmの範囲、好ましくは700μmから1000μmの範囲、であって良い。研磨後の基板の厚みは、例えば、30μmから200μmの範囲であってよい。
基板の第1表面上のデバイス領域内に形成されるデバイスは、例えば、光学デバイス、半導体デバイス、電力デバイス、医療デバイス、電子部品、MEMSデバイスまたはこれらの組み合わせ、であって良い。
パルス状のレーザービームは、フォーカシングレンズを用いて合焦させられ得る。フォーカシングレンズの開口数(NA)は、基板の屈折率(n)でフォーカシングレンズの開口数を割ることによって得られる値が0.05から0.2の範囲内であるように、設定され得る。これにより、穴領域がとりわけ信頼性をもって且つ効率的な態様で、形成され得る。
これより、本発明の非限定的な例が図面を参照して説明される。
本発明の方法によって処理される基板としての光学デバイスウェハを示す斜視図である。 図2(a)乃至図2(e)は、本発明の方法の一実施の形態によって図1の光学デバイスウェハ内に複数の穴領域を形成する工程を説明するための図である。 フォーカシングレンズの開口数(NA)と、光学デバイスウェハの屈折率(n)と屈折率で開口数を除して得られる値(S=NA/n)と、の間の関係を示す図である。 図2に示す本発明の一実施の形態による光学デバイスウェハを処理する方法を示す更なる図である。図4(a)は、その内部に形成された穴領域を有するウェハを示す斜視図であり、図4(b)は、その内部に形成された穴領域を有するウェハを示す横断面図であり、図4(c)は、研磨工程の後のウェハを示す横断面図である。 本発明の2つの実施の形態による光学デバイスウェハを処理する方法を示している。図5(a)は、第1の更なる実施の形態においてその内部に形成された穴領域を有するウェハを示す横断面図であり、図5(b)は、他の更なる実施の形態においてその内部に形成された穴領域を有するウェハを示す横断面図である。 本発明の更に他の実施の形態による光学デバイスウェハを処理する方法を示している。図6(a)は、その内部に形成された穴領域を有するウェハを示す斜視図であり、図6(b)は、その内部に形成された穴領域を有するウェハを示す横断面図であり、図6(c)は、研磨工程の後のウェハを示す横断面図である。 本発明の更に他の実施の形態による光学デバイスウェハを処理する方法を示している。図7(a)は、その内部に形成された穴領域を有するウェハを示す横断面図であり、図7(b)は、研磨工程の後のウェハを示す横断面図である。 本発明の処理方法の一実施の形態による研磨工程を実行するための研磨装置を示す斜視図である。
図面を参照して、以下、本発明の好ましい実施の形態が説明される。好ましい実施の形態は、基板としての光学デバイスウェハを処理する方法に関する。
光学デバイスウェハは、研磨前にμmの範囲、好ましくは200μmから1500μmの範囲、より好ましくは、700μmから1000μmの範囲、の厚みを有している。
図1は、本発明の処理方法によって処理される基板としての光学デバイスウェハ2の斜視図である。光学デバイスウェハ2は、単結晶基板である。
他の実施の形態においては、本発明による処理方法によって処理される基板は、化合物半導体基板、例えばGaAs基板などのガラス基板または化合物基板、または、セラミック基板等の多結晶基板、であっても良い。
図1に示す光学デバイスウェハ2は、例えば400μmの厚みを有するサファイア基板から実質的に構成されている。複数の光学デバイス21、例えば発光ダイオード(LEDs)及びレーザーダイオードが、サファイア基板の前面2a上、すなわち第1表面上に形成されている。光学デバイス21は、サファイア基板の前面2a上に格子状またはマトリックス状の配置で設けられている。光学デバイス21は、サファイア基板の前面2a上に、すなわち光学デバイスウェハ2の前面2a上に形成された複数の横断する分割線22によって、分割されている。
更に、光学デバイスウェハ2は、背面2b、つまり前面2aとは反対側の第2表面、を有している。
以下に、図2乃至図4を参照して、基板としての光学デバイスウェハ2を処理するための本発明の方法の一実施の形態について、説明する。
まず、ウェハを支持する工程が次のようにして行われる。すなわち、光学デバイスウェハ2が、環状のフレーム(不図示)によって支持され得る接着テープに取り付けられる。具体的には、図2(a)に示すように、光学デバイスウェハ2の前面2aが接着テープ30に取り付けられる。したがって、図2(a)に示すように、接着テープ30に取り付けられた光学デバイスウェハ2の背面2b、つまり第2表面が、上方に向けられる。
図2(a)は、上述したウェハ支持工程を実行した後で、光学デバイスウェハ2の背面2bに沿ってレーザー処理を実行するための処理装置の一部を、更に示している。レーザー処理装置は、ワーク片、特には光学デバイスウェハ2、を保持するためのチャックテーブル41と、チャックテーブル41上に保持されたワーク片に対してレーザービームを適用するためのレーザービーム適用手段(不図示)と、チャックテーブル41上に保持されたワーク片の画像化するための画像化手段(不図示)と、を含んでいる。チャックテーブル41は、吸引部の下に、ワーク片を保持するための保持面としての上面を有している。チャックテーブル41は、図2(a)において矢印X1により示されている送り方向において、送り手段(不図示)によって移動可能である。更に、チャックテーブル41は、送り方向X1と直交するインデキシング方向において、インデキシング手段(不図示)によって移動可能である。
レーザービーム適用手段は、実質的に水平方向に延在する円筒状のケース(不図示)を含んでいる。このケースは、パルス状レーザーの発振器と繰り返し周波数の設定手段とを含む、パルス状のレーザービームの発振手段(不図示)を収容している。更に、レーザービーム適用手段は、ケースの前端に搭載された、フォーカシング手段422(図2(a)参照)を有している。フォーカシング手段422は、パルス状のレーザービームの発振手段によって発信されたパルス状のレーザービームを焦点合わせするためのフォーカシングレンズ422aを有している。
フォーカシング手段422のフォーカシングレンズ422aの開口数(NA)は、フォーカシングレンズ422aの開口数を基板、つまり光学デバイスウェハ2、の屈折率(n)で割って得られる値が0.05から0.2の範囲内であるように、設定されている。
レーザービーム適用手段は、フォーカシング手段422のフォーカシングレンズ422aによって焦点合わせされるパルス状のレーザービームの焦点位置を調節するための、焦点位置調節手段(不図示)を、更に含んでいる。
画像化手段は、レーザービーム適用手段のケース421の前端部上に搭載されている。画像化手段は、可視光を用いることによってワーク片を画像化するための、CCD等の通常の画像化手段(不図示)と、ワーク片に対して赤外光を適用するための赤外光適用手段(不図示)と、赤外光適用手段によってワーク片に対して適用された赤外光を捕えるための光学システム(不図示)と、光学システムによって捕えられた赤外光に対応する電気信号を出力するための、赤外線CCD等の赤外線画像化装置(不図示)と、を含んでいる。画像化手段から出力される画像信号は、制御手段(不図示)に伝送される。
レーザー処理装置を用いることによって光学デバイスウェハ2の背面2bに沿ったレーザー処理が行われる時、位置決め工程が以下のように実行される。すなわち、フォーカシング手段422のフォーカシングレンズ422a、及び、基板、つまり光学デバイスウェハ2が、パルス状のレーザービームの焦点が光学デバイスウェハ2の厚みに沿った方向において所望の位置に位置付けられるように、つまり、背面2bすなわち第2表面から前面2aすなわち第1表面に向かう方向において、背面2bから所望の距離に位置付けられるように、フォーカシングレンズ422aの光軸に沿った方向において互いに対して位置付けられるような態様で、行われる。
他の実施の形態では、パルス状のレーザービームの焦点が背面2bに、または、背面2bから前面2aに向かう方向とは反対の方向において、背面2bから所望の距離に、位置付けられて良い。
本発明による本実施の形態の処理方法を実行する時、接着テープ30に取り付けられた光学デバイスウェハ2は、初めに、図3に示すレーザー処理装置4のチャックテーブル41上に、接着テープ30が当該チャックテーブル41の上面に接触するという状況で、位置付けられる(図2(b)参照)。そして、吸引手段(不図示)が、吸引下でチャックテーブル41上に接着テープ30を介して光学デバイスウェハ2を保持するように、操作される(ウェハ保持工程)。これにより、チャックテーブル41上に保持された光学デバイスウェハ2の背面2bが上方に向けられる。接着テープ30を支持する環状フレーム3が図2(b)には示されていないが、当該環状フレームは存在しており、チャックテーブル41上に設けられたクランプなどのフレーム保持手段によって保持されている。そして、吸引下で光学デバイスウェハ2を保持しているチャックテーブル41が、送り及びインデキシング手段を操作することによって、画像化手段のすぐ下の位置に移動される。
チャックテーブル41が画像化手段のすぐ下に位置付けられた状態で、光学デバイスウェハ2のレーザー処理される対象領域を検知するために、画像化手段及び制御手段によってアライメント操作が実行される。詳細には、画像化手段及び制御手段が、パターンマッチングなどの画像処理を行う。このようにして、レーザービームを適用する位置のアライメントが行われる(アライメント工程)。
前述したアライメント工程が実行された後で、図2(a)に示すように、チャックテーブル41は、レーザービーム適用手段のフォーカシング手段422が位置するレーザービーム適用領域まで、移動される。背面2bの一端(図2(a)における左端)がフォーカシング手段422のすぐ下に位置付けられる。更に、フォーカシングレンズ422aによって合焦されるパルス状のレーザービームLBの焦点Pが、背面2bから前面2aに向かう方向において、つまり光学デバイスウェハ2の厚さ方向において、光学デバイスウェハ2の背面2bから所望の距離に位置付けられるように、フォーカシングレンズ422aの光軸に沿ってフォーカシング手段422を移動させるために、焦点位置調節手段(不図示)が操作される(位置決め工程)。
上述されたアライメント工程が、図6及び7において図示される実施の形態による処理方法において必要とされるにもかかわらず、図4及び図5に示す実施の形態では、アライメントの必要がない。これらの後者の場合、吸引下で光学デバイスウェハを保持しているチャックテーブル41は、アライメント操作を実行することなく、レーザービーム適用領域に直接移動されて良い。
本実施の形態では、パルス状のレーザービームLBの焦点Pは、パルス状のレーザービームLBが適用される光学デバイスウェハ2の背面2b、つまり上面、の近傍の位置で、当該光学デバイスウェハ2の内部に位置付けられる。例えば、焦点Pは、背面2bから5μm乃至10μmの範囲の距離で位置付けられて良い。
上述した位置決め工程が行われた後、レーザービーム適用手段がフォーカシング手段422から光学デバイスウェハ2にパルス状のレーザービームLBを適用するように操作され、これによって、パルス状のレーザービームLBの焦点Pが位置付けられる部位の近傍において、光学デバイスウェハ2の背面2bから、当該ウェハ2の前面2aへと延在する穴領域を形成する、というように、穴領域形成工程が行われる。穴領域は、改変領域、つまりアモルファス領域と、光学デバイスウェハ2の背面2bには開いているが前面2aには開いていない穴領域内の空間と、により構成されている(図4(b)参照)。とりわけ、図2(c)に示されているように、穴領域は、光学デバイスウェハ2の背面2bから前面2aに向かう方向において、厚みの一部のみに沿って延在するように、つまり、この例示的な実施の形態では、光学デバイスウェハ2の300μm以内の距離に沿って延在するように、形成される。
光学デバイスウェハ2の厚みに沿った、穴領域の延在量は、背面2bから前面2aに向かう方向において、パルス状のレーザービームLBの焦点Pを背面2bから適切な距離に位置付けることによって、制御される。
パルス状のレーザービームLBは、当該パルス状のレーザービームLBが光学デバイスウェハ2を構築しているサファイア基板を貫通して透過することを許容する波長を有しており、フォーカシング手段422によって、光学デバイスウェハに適用される。チャックテーブル41は、図2(a)に示す送り方向X1に所定の送り速さで移動される(穴領域形成工程)。図2(b)に示すように、背面2bの他端(図2(b)における右端)がフォーカシング手段222のすぐ下に到達したとき、パルス状のレーザービームLBの適用が停止され、チャックテーブル41の移動も停止される。
背面2bに沿って上述した穴領域形成工程が行われることによって、複数の穴領域23が背面2bの第1延在方向に沿って、光学デバイスウェハ2内に形成される。図4(b)に示すように、各穴領域23は、改変領域、つまりアモルファス領域232と、当該アモルファス領域232内において、光学デバイスウェハ2の背面2bには開放しているが前面2aには開放していない空間231と、によって構成されている。図2(c)に示すように、穴領域23は、背面2bに沿って、所定の等しい間隔で、形成されて良い。例えば、背面2bの第1延在方向において隣接する穴領域23の間の距離は、8μmから30μmの範囲内、例えば約16μm(=(ワーク送り速度:800mm/秒)/(繰り返し周波数:50kHz))であって良い。
図2(d)及び図2(e)に示すように、各穴領域23は、約1μmの直径を有する空間231と、当該空間231の周囲に形成され、約16μmの外径を有する、アモルファス領域232と、から構成されている。本実施の形態では、隣接する穴領域23のアモルファス領域232は、図示されていないが、互いに重なり合わないように形成されている。詳細には、隣接する穴領域23の間の距離は、アモルファス領域232の外径よりもわずかに大きいように選択されている。隣接または近接する穴領域23のアモルファス領域は、このようにして互いに接続されていない。
他の実施の形態では、基板は、例えばガラス基板であって良く、改変領域は、当該ガラス基板内にクラックが形成された領域であって良い。ガラス基板内に形成されたクラックは、マイクロクラックであって良い。
前述した穴領域形成工程において形成される各穴領域23は、光学デバイスウェハ2の背面2bからその前面2aへと延在している。従って、光学デバイスウェハ2の厚みが大きい場合でさえ、生産性が大きく増大され得るために、各穴領域23の形成のためにパルス状のレーザービームLBを一度適用すれば、十分である。更に、穴領域形成工程において破片がまき散らされないので、結果物のデバイスの品質の劣化が、信頼性をもって回避され得る。
背面2bの第1延在方向とは直交する、背面2bの第2延在方向に沿った複数の位置に、パルス状のレーザービームLBを適用するために、送り方向X1と直交するインデキシング方向に、光学デバイスウェハをレーザービーム適用手段に対してシフトしているときに、前述した穴領域形成工程が、背面2bの第1延在方向に沿って複数回実行される。具体的には、穴領域23は、図4(a)に示すように、背面2bの全体にわたって、形成される。穴領域23は、背面2bの第1延在方向及び/または第2延在方向に、隣接する穴領域23の間の距離が個別に、または異なって、配置されて良い。
例えば、穴領域形成工程が背面2bの第1延在方向に沿って行われるとき、パルス状のレーザービームは、送り方向X1と直交するインデキシング方向に沿ってスプリットまたは走査されて良い。このようにして、パルス状のレーザービームLBの一度の通過において、背面2bの広範な領域がカバーされ、つまり穴領域23が形成される。このようにして、背面2b全体にわたって穴領域23を形成するために、より少ないインデキシング工程、つまりインデキシング方向に、レーザービーム適用手段に対して光学デバイスウェハ2をシフトさせる工程、が必要とされる。これにより、処理効率が一層向上される。
以下に、フォーカシングレンズ422aの開口数(NA)と、光学デバイスウェハ2の屈折率(n)と、開口数を屈折率により割って得られる値(S=NA/n)と、の間の関係が、図3を参照して論じられる。図3に示すように、フォーカシングレンズ422aに入射したパルス状のレーザービームLBは、当該フォーカシングレンズ422aの光軸OAに対して角度αで焦点合わせされる。フォーカシングレンズ422aの開口数は、sinα(つまり、NA=sinα)で表される。フォーカシングレンズ422aによって焦点合わせされたパルス状のレーザービームLBが基板としての光学デバイスウェハ2に適用される時、光学デバイスウェハ2の密度が空気の密度よりも大きいため、パルス状のレーザービームLBは、光軸OAに対して角度βで屈折される。この光軸OAに対する角度βは、光学デバイスウェハ2の屈折率により、角度αとは異なる。屈折率はN=sinα/sinβとして表されるため、開口数を光学デバイスウェハ2の屈折率によって割った値(S=NA/n)は、sinβによって与えられる。sinβを0.05から0.2の範囲内に設定することで、穴領域23がとりわけ効率的で信頼性をもって形成されることを許容する、ということが分かる。
穴領域形成工程は、300nmから3000nmの範囲の波長で、0.5psから20psのパルス幅で、0.2Wから10.0Wの平均出力で、10kHzから80kHzの繰り返し周波数、のパルス状のレーザービームを用いて、実行され得る。穴領域形成工程において光学デバイスウェハ2がレーザービーム適用手段に対して移動されるワーク送り速さは、500mm/秒から1000mm/秒の範囲内であって良い。
本発明による方法によって処理される基板として、半導体基板、例えば単結晶基板、が用いられる場合、パルス状のレーザービームLBの波長が当該半導体基板のバンドギャップに対応する波長(換算された波長)の2倍以上の値に設定されていれば、穴領域23がとりわけ効率的で信頼性がある態様で形成され得る。
上述されたようにして穴領域形成工程が行われた後で、光学デバイスウェハ2の背面を研磨する工程が実行される。図4(c)にその結果が示されている。詳細には、背面2bから前面2aに向かう方向において、穴領域23の全体の延びに沿って、背面2bが研磨される。このため、図4(c)に示すように、光学デバイスウェハ2のうち穴領域23が形成された部分が、研磨工程において完全に除去される。
光学デバイスウェハ2の背面2bを研磨する工程は、図8を参照して後に詳細に説明されるが、研磨装置を用いて実行されて良い。
図4(c)に示す光学デバイスウェハ2は、ウェハ2から得られるチップまたはダイの所望の厚みに、研磨される。研磨工程の後、これらのチップまたはダイは、例えば分割線22に沿って光学デバイスウェハ2が切断されることによって、互いに分離される。
特には、光学デバイスウェハ2は、例えばブレードや鋸などの機械的な切断手段を用いることによって、レーザー切断によって、例えばプラズマ源を用いたプラズマ切断などによって、切断されて良い。更に、これらのアプローチが組み合わされて用いられても良い。
次に、図5を参照して、本発明の2つの更なる実施の形態が説明される。
図5に示す実施の形態は、少なくとも1つのビームブロック層が光学デバイスウェハ2の前面2a上に存在しているという点で、図2乃至図4を参照して詳述した前記実施の形態とは実質的に異なっている。
特には、図5(a)に示す実施の形態では、前面2a上に複数の個別のビームブロック層24が存在している。各ビームブロック層24は、前面2aから背面2bに向かう方向において、各デバイス21の下方に配置されている。ビームブロック層24は、パルス状のレーザービーム(LB)を透過させない。
図5(b)に示す実施の形態は、光学デバイスウェハ2の前面2a上に単一のビームブロック層24が存在している点で、図5(a)に示す実施の形態とは実質的に異なっている。この単一のビームブロック層24は、前面2aから背面2bに向かう方向において、デバイス21の下方に配置されており、デバイス領域20全体に亘って延在している(図1参照)。
光学デバイスウェハ2の前面2a上に、このような1または複数のビームブロック層24を提供することによって、背面から適用されるパルス状のレーザービームLBによってデバイス領域20内に形成されるデバイス21に対するあらゆる損傷が信頼性を持って回避される、ということが保証され得る。
図5(a)及び図5(b)に示すビームブロック層24は、例えばパルス状のレーザービームLBを吸収または反射することによって、当該パルス状のレーザービームLBをブロックするようになっている。
例えば、図5(a)及び図5(b)に示すビームブロック層24は、金属層、または、例えば金属高反射コーティングまたは誘電多層高反射コーティングなどの高反射コーティング、であって良い。
次に、図6を参照して、本発明の他の実施の形態が説明される。
図6に示す実施の形態は、図6(b)に示すように、穴領域23が分割線22とは反対側の、背面2bの領域内にのみ形成されているという点で、図2乃至図4を参照して説明された前記実施の形態とは異なっている。
図6に示す実施の形態によれば、穴領域23は、次のようにして形成され得る。
アライメント工程において、チャックテーブルが画像化手段のすぐ下に位置付けられている、という条件で、画像化手段及び制御手段によってレーザー処理される光学デバイスウェハ2の対象領域、つまり第1分割線22とは反対側の背面2bの領域、を検出するために、アライメント操作が行われる。特には、このアライメント操作は、画像化手段の赤外光適用手段、光学システム及び赤外線CCDなどの赤外線画像化装置、を用いて、実行されて良い。
次に、パルス状のレーザービームLBを分割線22の幅方向に沿って配置された、背面2bの複数の領域にも適用するために、前述した穴領域形成工程が、送り方向X1(図2(a)参照)と直交するインデキシング方向において光学デバイスウェハをレーザービーム適用手段に対してわずかにシフトさせながら、第1分割線22の反対側の背面2bの領域に沿って、複数回にわたって実行される。このようにして、複数の穴領域23が第1分割線22とは反対側の背面2bの領域に、分割線22の延在方向及び幅方向に沿って、形成される(図6(a)及び図6(b)参照)。穴領域23は、分割線22の延在方向及び/または幅方向において、隣接する穴領域23の離間距離が同一または異なって配置されて良い。
上述したように、第1分割線22とは反対側の背面2bの領域に沿って、複数回の穴領域形成工程が行われた後で、チャックテーブル41がインデキシング方向に、光学デバイスウェハ2の第1方向に延在する分割線22のピッチだけ、移動される(インデキシング工程)。次に、第1方向に延在する次の分割線22に沿って、上述したのと同じようにして複数回の穴領域形成工程が行われる。このようにして、穴領域形成工程が、次の分割線22に沿って、つまり第1分割線2の延在法方向に沿って、複数回行われる。このようにして、穴領域形成工程は、第1方向に延在する分割線22とは反対側の背面2bの領域すべてに沿って、行われる。その後、第1方向に対して直交する第2方向に延在する他の分割線22とは反対側の背面2bの領域の全てに沿って、上述したのと同じようにして複数回の穴領域形成工程を行うために、チャックテーブル41が、90°回転される。
分割線22とは反対側の背面2bの領域内のみに穴領域を形成することによって、デバイス領域内に形成されるデバイス21が光学デバイスウェハ2の背面から当該光学デバイスウェハ2に適用されるパルス状のレーザービームLBによって損傷されない、ということが信頼性をもって保証され得る。
上述したようにして穴領域形成工程を行った後で、図2乃至図4に示す例において、上述したのと同様にして、光学デバイスウェハ2の背面2bを研磨する工程が実行される。この研磨工程の結果が、図6(c)に示されている。
具体的には、背面2bは、背面2bから前面2aに向かう方向において、穴領域23の延び全体に沿って、研磨される。このため、図6(c)に示すように、穴領域が形成された光学デバイスウェハ2の部分は、研磨工程において完全に除去される。
光学デバイスウェハ2の背面2bを研磨する工程は、図8を参照して以下にさらに詳細に説明されるように、研磨装置を用いて実行され得る。
図6(c)に示す光学デバイスウェハ2は、ウェハ2から得られるチップまたはダイの所望の厚さに研磨される。研磨の後、これらのチップまたはダイは、例えば、図2乃至図4に示す例について説明されたのと同様にして、分割線22に沿って光学デバイスウェハ2を切断することによって、互いに分離される。
次に、図7を参照して、本発明の他の実施の形態について説明する。
図7に示す実施の形態は、図7(a)に示すように、穴領域23が光学デバイスウェハ2の厚み全体に沿って延びるように形成されている点で、図6を参照して説明した実施の形態とは、実質的に異なっている。
光学デバイスウェハ2の背面2bを研磨する工程において、背面2bは、背面2bから前面2aに向かう方向において、穴領域23の延びの一部のみに沿って、研磨される。このため、穴領域23が形成された光学デバイスウェハ2の領域の部分は、図7(b)に示すように、研磨工程の後で、分割線の位置に残ったままとなる。
光学デバイスウェハ2の背面2bを研磨する工程は、図8を参照して後に詳述される研磨装置を用いて実行されて良い。
穴領域が形成された光学デバイスウェハ2の領域の部分が研磨工程の後で分割線の位置に残ったままであるため、例えば、分割線22に沿ったウェハ2の切断工程がより効率的な態様で、とりわけ、向上された処理速度で、実行され得る。例えば、ブレードまたは鋸によるダイシングプロセスの場合ブレードまたは鋸によるダイシング速度が顕著に増大される。
切断工程の後で、穴領域が光学デバイスウェハ2の分割部分に残ったままである場合には、それらは、例えば、結果物の基板部分、例えばチップまたはダイ、の外面または側面を磨き上げることにより、またはエッチングすることにより、続いて除去される。
図8は、本発明の処理方法の一実施の形態による研磨工程を行うための研磨装置8を示す斜視図である。特には、研磨装置8は、図2乃至図7に示す例における研磨工程を行うために使用され得る。
図8に示すように、研磨装置8は、ワークを保持するためのチャックテーブル81と、チャックテーブル81上に保持されたワークを研磨するための研磨手段と、を含んでいる。チャックテーブル81は、吸引下でワークを保持するための保持表面としての上面811を有している。研磨手段82は、スピンドルハウジング(不図示)と、このスピンドルハウジングに回転可能に支持され、駆動機構(不図示)によって回転されるようになっている、回転スピンドル821と、回転スピンドル821の下端に固定されたマウンタ822と、マウンタ822の下面上に装着された研磨ホイール823と、を含んでいる。研磨ホイール823は、円形の基部824と、円形の基部824の下面上に装着された切除要素825と、を含んでいる。
光学デバイスウェハ2の背面2bを研磨する工程は、ウェハ2の前面2aがチャックテーブル81の上面811に接触状態であるように、研磨装置8のチャックテーブル81上にウェハ2を保持することにより、行われる。これにより、図8に示すように、ウェハ2の背面2bが上方に向けられる。次に、上面に光学デバイスウェハ2が保持されたチャックテーブルは、光学デバイスウェハの平面に直交する軸線周りに、つまり図8において矢印Aによって示されている回転方向に、回転される。そして、研磨ホイール823が円形の基部824の平面に直交する軸線回りに、つまり図8において矢印Bによって示されている回転方向に、回転される。
チャックテーブル81及び研磨ホイール823がこのような態様で回転されている間、研磨ホイール823の切除要素825は、ウェハ2の背面2bに接触するようにされ、このようにして背面2bを研磨する。以上に説明した本発明による実施の形態による各方法は、研磨後に、光学デバイスウェハ2の背面2bを磨きあげる工程及び/またはエッチングする工程、を更に含んでいて良い。この場合、研磨中に光学デバイスウェハ2内に生じたあらゆる応力が解放される。例えば、ドライ研磨工程、ウェット研磨工程が、研磨工程の後に実行され得る。
一方、上述した好ましい実施の形態において、単結晶基板、つまり光学デバイスウェハ2、を処理する方法が例として与えられたが、本発明による処理方法は、ガラス基板、化合物基板または多結晶基板などの他のタイプの基板に、同様に適用しても良い。

Claims (14)

  1. 複数のデバイス(21)が内部に形成されたデバイス領域(20)を有する第1表面(2a)と、この第1表面(2a)に対向する第2表面(2b)と、を有する基板の処理の方法であって、
    前記基板(2)内に複数の穴領域(23)を形成するために、前記第2表面(2b)に沿った複数の位置において、当該第2表面(2b)の側から、前記基板(2)に対してパルス状のレーザービーム(LB)を適用する工程と、
    前記基板の厚みを調節するために、前記複数の穴領域(23)が形成された前記基板(2)の前記第2表面(2b)を研磨する工程と、
    を備え、
    各穴領域(23)は、前記第2表面(2b)から前記第1表面(2a)に向かって延びており、
    各穴領域(23)は、改変領域(232)と、当該改変領域(232)内にて前記第2表面(2b)に開放した空間(231)と、を有している
    ことを特徴とする方法。
  2. 前記パルス状のレーザービーム(LB)は、当該パルス状のレーザービーム(LB)の焦点(P)が前記第2表面(2b)上に位置付けられる、という条件で、または、前記第2表面(2b)から前記第1表面(2a)に向かう方向において当該第2表面(2b)からある距離に位置付けられる、という条件で、前記基板(2)に適用される
    ことを特徴とする請求項1に記載の方法。
  3. 前記パルス状のレーザービーム(LB)は、当該パルス状のレーザービーム(LB)の焦点(P)が前記第2表面(2b)上に位置付けられる、という条件で、または、前記第2表面(2b)から前記第1表面(2a)に向かう方向とは逆方向において当該第2表面(2b)からある距離に位置付けられる、という条件で、前記基板(2)に適用される
    ことを特徴とする請求項1に記載の方法。
  4. 前記基板(2)は、単結晶基板、ガラス基板、化合物基板または多結晶基板である
    ことを特徴とする請求項1乃至3のいずれか一項に記載の方法。
  5. 前記改変領域(232)は、アモルファス領域またはクラックが形成された領域である
    ことを特徴とする請求項1乃至4のいずれか一項に記載の方法。
  6. 前記穴領域(23)は、前記第2表面(2b)から前記第1表面(2a)に向かう方向に、前記基板(2)の厚みの一部のみに沿って延在するように、形成されている
    ことを特徴とする請求項1乃至5のいずれか一項に記載の方法。
  7. 前記第2表面(2b)は、当該第2表面(2b)から前記第1表面(2a)に向かう方向に、前記穴領域(23)の延び全体に沿って、研磨される
    ことを特徴とする請求項1乃至6のいずれか一項に記載の方法。
  8. 前記穴領域(23)は、前記第2表面(2b)の全体にわたって形成されている
    ことを特徴とする請求項1乃至7のいずれか一項に記載の方法。
  9. 前記第1表面(2a)上には複数の分割線(22)が存在しており、当該分割線(22)は、前記複数のデバイス(21)を区画しており、
    前記穴領域(23)は、前記分割線(22)と実質的に対向する前記第2表面(2b)の領域内のみに、形成されている
    ことを特徴とする請求項1乃至7のいずれか一項に記載の方法。
  10. 前記第1表面(2a)上には少なくとも1つのビームブロック層(24)が存在しており、
    前記少なくとも1つのビームブロック層(24)は、前記第1表面(2a)から前記第2表面(2b)に向かう方向において、前記デバイス(21)の下方に配置されており、
    前記少なくとも1つのビームブロック層(24)は、前記パルス状のレーザービーム(LB)を透過しない
    ことを特徴とする請求項1乃至9のいずれか一項に記載の方法。
  11. 前記少なくとも1つのビームブロック層(24)は、少なくとも前記デバイス領域(20)の全体にわたって、延在している
    ことを特徴とする請求項10に記載の方法。
  12. 前記第1表面(2a)上に複数の個別のビームブロック層(24)が存在しており、
    各ビームブロック層(24)は、前記第1表面(2a)から前記第2表面(2b)に向かう方向において、それぞれのデバイス(21)の下方に配置されている
    ことを特徴とする請求項10に記載の方法。
  13. 前記第2表面の研磨工程の後で、当該第2表面(2b)を磨き上げる工程、及び/または、エッチングする工程、を更に備えた
    ことを特徴とする請求項1乃至12のいずれか一項に記載の方法。
  14. 前記基板(2)は、前記パルス状のレーザービーム(LB)に対して透過性を有する材料から作られている
    ことを特徴とする請求項1乃至13のいずれか一項に記載の方法。
JP2017015672A 2016-02-01 2017-01-31 基板処理の方法 Active JP6501273B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016201461.7 2016-02-01
DE102016201461 2016-02-01

Publications (2)

Publication Number Publication Date
JP2017175116A true JP2017175116A (ja) 2017-09-28
JP6501273B2 JP6501273B2 (ja) 2019-04-17

Family

ID=59327882

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017015672A Active JP6501273B2 (ja) 2016-02-01 2017-01-31 基板処理の方法

Country Status (6)

Country Link
US (1) US9941166B2 (ja)
JP (1) JP6501273B2 (ja)
KR (1) KR101979074B1 (ja)
CN (1) CN107026073B (ja)
DE (1) DE102017201151B4 (ja)
TW (1) TWI699827B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170287768A1 (en) * 2016-03-29 2017-10-05 Veeco Precision Surface Processing Llc Apparatus and Method to Improve Plasma Dicing and Backmetal Cleaving Process
DE102016224978B4 (de) 2016-12-14 2022-12-29 Disco Corporation Substratbearbeitungsverfahren
DE102017200631B4 (de) * 2017-01-17 2022-12-29 Disco Corporation Verfahren zum Bearbeiten eines Substrats
JP6985060B2 (ja) * 2017-08-17 2021-12-22 株式会社ディスコ ウエーハの加工方法
CN109712926B (zh) * 2017-10-25 2021-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
KR102498148B1 (ko) * 2018-09-20 2023-02-08 삼성전자주식회사 반도체 장치의 제조 방법
CN112689886B (zh) * 2020-06-16 2022-11-18 福建晶安光电有限公司 一种衬底加工方法及半导体器件制造方法
WO2021253542A1 (zh) * 2020-06-16 2021-12-23 福建晶安光电有限公司 一种衬底加工方法及半导体器件制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252126A (ja) * 2004-03-08 2005-09-15 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2014225562A (ja) * 2013-05-16 2014-12-04 株式会社ディスコ 光デバイスウエーハの加工方法
JP2015207664A (ja) * 2014-04-21 2015-11-19 株式会社ディスコ 単結晶基板の加工方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8048774B2 (en) 2001-10-01 2011-11-01 Electro Scientific Industries, Inc. Methods and systems for laser machining a substrate
US7772115B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US7772116B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
JP2012238746A (ja) * 2011-05-12 2012-12-06 Disco Abrasive Syst Ltd 光デバイスウエーハの分割方法
JP5930645B2 (ja) * 2011-09-30 2016-06-08 株式会社ディスコ ウエーハの加工方法
KR20130083721A (ko) 2012-01-13 2013-07-23 삼성전자주식회사 레이저 어블레이션을 이용한 관통 실리콘 비아 형성방법
JP6223801B2 (ja) 2013-12-05 2017-11-01 株式会社ディスコ 光デバイスウェーハの加工方法
DE102016215473B4 (de) * 2015-09-10 2023-10-26 Disco Corporation Verfahren zum Bearbeiten eines Substrats

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252126A (ja) * 2004-03-08 2005-09-15 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2014225562A (ja) * 2013-05-16 2014-12-04 株式会社ディスコ 光デバイスウエーハの加工方法
JP2015207664A (ja) * 2014-04-21 2015-11-19 株式会社ディスコ 単結晶基板の加工方法

Also Published As

Publication number Publication date
JP6501273B2 (ja) 2019-04-17
CN107026073B (zh) 2020-09-08
TWI699827B (zh) 2020-07-21
CN107026073A (zh) 2017-08-08
DE102017201151B4 (de) 2024-05-08
US20170221763A1 (en) 2017-08-03
KR101979074B1 (ko) 2019-05-15
US9941166B2 (en) 2018-04-10
TW201737333A (zh) 2017-10-16
DE102017201151A1 (de) 2017-08-03
KR20170091533A (ko) 2017-08-09

Similar Documents

Publication Publication Date Title
JP6501273B2 (ja) 基板処理の方法
TWI689365B (zh) 基板處理方法
JP6345742B2 (ja) 基板処理方法
KR102282858B1 (ko) 기판을 프로세싱하는 방법
KR101771420B1 (ko) 분할 방법
US10727127B2 (en) Method of processing a substrate
KR20160088808A (ko) 웨이퍼의 가공 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180309

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180807

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20181009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190313

R150 Certificate of patent or registration of utility model

Ref document number: 6501273

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250