JP2017158085A

JP2017158085A - 受信装置

Info

Publication number: JP2017158085A
Application number: JP2016040978A
Authority: JP
Inventors: 貴博嘉藤; Takahiro Kato
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2016-03-03
Filing date: 2016-03-03
Publication date: 2017-09-07

Abstract

【課題】オフセットをキャンセルする時間を短縮できると共に、回路素子のレイアウト面積が増大することを抑制できる受信装置を提供する。【解決手段】デジタルオフセット調整部３３は、プリアンプ２３の出力信号をＡ／Ｄ変換するＡ／Ｄコンバータ１２より入力されるデータ値に応じて、プリアンプ２３のオフセット調整をデジタルで行う。また、アナログオフセット調整部３２は、プリアンプ２３の出力信号に応じて、当該アンプ８のオフセット調整をアナログで行う。制御ロジック２８は、デジタルオフセット調整部３３及びアナログオフセット調整部３２による調整動作を制御する。【選択図】図１

Description

本発明は、増幅器のオフセット調整機能を有する受信装置に関する。

無線信号を受信する装置では、受信信号を増幅器によって増幅するが、一般に増幅器の出力信号にはオフセット成分が含まれているため、そのオフセットをキャンセルするように調整する必要がある。このオフセット調整は、例えば特許文献１のようにアナログ回路を用いて行ったり、特許文献２のようにデジタル回路を用いて行われる。

特開２０１２−１６５１４８号公報特許第４５６６２２８号公報

しかしながら、特許文献１のようにアナログ回路を用いると時定数が大きくなり、オフセットをキャンセルするのに時間を要すると共に、回路素子のレイアウト面積が大きくなるという問題がある。また、特許文献２のようにデジタル回路を用いると、オフセットのキャンセル精度を高めるにはビット数を増やして分解能を向上させる必要があり、やはりレイアウト面積が大きくなるという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、オフセットをキャンセルする時間を短縮できると共に、回路素子のレイアウト面積が増大することを抑制できる受信装置を提供することにある。

請求項１記載の受信装置によれば、デジタルオフセット調整部は、増幅器の出力信号をＡ／Ｄ変換するＡ／Ｄ変換器より入力されるデータ値に応じて、前記増幅器のオフセット調整をデジタルで行う。また、アナログオフセット調整部は、前記増幅器の出力信号に応じて、当該増幅器のオフセット調整をアナログで行う。そして、制御部は、デジタルオフセット調整部及びアナログオフセット調整部による調整動作を制御する。このように構成すれば、デジタル方式による迅速な調整と、アナログ方式による精密な調整とを併用できる。そしてこれらの組み合わせにより、回路規模の増大を抑制しつつ迅速且つ精密な調整を行うことが可能になる。

請求項２記載の受信装置によれば、制御部は、起動時にアナログオフセット調整部を停止させて、デジタルオフセット調整部によりオフセット調整を行う。したがって、最初はデジタル方式により、設定されている分解能の範囲内で調整が迅速に行われる。

請求項３記載の受信装置によれば、制御部は、デジタルオフセット調整部によるオフセット調整を終了するとその調整値を固定し、以降はアナログオフセット調整部を動作させてオフセット調整を行う。したがって、前記分解能以下の微小な調整を、小さな回路規模のアナログオフセット調整部で迅速に実行できる。

第１実施形態であり、受信装置の構成を概略的に示す図一般的なレーダセンサの構成を示す図プリアンプの内部構成を示す回路図フィルタの特性を説明する図制御ロジックによる制御内容を中心に示すフローチャート図５に対応する動作タイミングチャートデジタル方式によるオフセット調整処理を示すフローチャート図７に対応する調整状態を示すタイミングチャートオフセット調整を全てデジタル方式で行う場合の動作説明図本実施形態のオフセット調整に対応する動作説明図第２実施形態であり、プリアンプの内部構成を示す回路図可変抵抗部を示す回路図

（第１実施形態）
以下、本発明を速度検出などに使用されるレーダセンサに適用した第１実施形態について説明する。図２に示す一般的なレーダセンサ１は、送信部２と受信部３とを備えている。送信部２は、ＰＬＬ（Phase Locked Loop）回路４，パワーアンプ５及び送信アンテナ６を有している。ＰＬＬ回路４は、入力される基準クロック信号ＲＥＦ−ＣＬＫを逓倍して例えば周波数８０ＧＨｚ程度の信号を生成し、パワーアンプ５に出力する。パワーアンプ５は入力された信号を増幅し、送信アンテナ６を介し電波信号として送信する。

一方、受信部３は、受信アンテナ７，低雑音アンプ８，ミキサ９，中間周波数フィルタ１０，利得調整アンプ１１及びＡ／Ｄコンバータ１２等を有している。受信アンテナ７は、送信部２より送信された電波信号が対象物で反射した反射波を受信し、低雑音アンプ８に出力する。低雑音アンプ８は、受信信号を増幅してミキサ９に出力する。ミキサ９には、ＰＬＬ回路４が生成した信号ＬＯ−ＣＬＫが入力されており、２つの入力信号を乗算することで受信信号の周波数を中間周波数に変換する。但し、本実施形態では、中間周波数を０Ｈｚとして、ミキサ９が直流成分のみを出力するダイレクトコンバージョン方式を採用する。

ミキサ９より出力された信号は、中間周波数フィルタ１０によりフィルタリングされて利得調整アンプ１１に入力される。中間周波数フィルタ１０は、例えばバンドパスフィルタとして構成されている。利得調整アンプ１１に入力された信号は増幅されてＡ／Ｄコンバータ１２に入力され、受信データに変換される。尚、レーダセンサ１で取り扱われる信号は、差動信号である。

本実施形態のレーダセンサ２１は、図１に受信部２２のみを示しており、受信アンテナ７，低雑音アンプ８及びミキサ９は図示を省略している。そして受信部２２について、図２に示す受信部３の構成と異なる部分のみ説明する。プリアンプ２３は、後述するように内部にデジタルオフセット調整部及びアナログオフセット調整部を備えている。プリアンプ２３の出力信号は、ローパスフィルタ２４及びハイパスフィルタ２５に入力されている。ローパスフィルタ２４は、アンプ２６と、アンプ２６の非反転入力端子及び同出力端子間を接続する抵抗Ｒ２，コンデンサＣ２の並列回路と、反転入力端子及び同出力端子間を接続する抵抗Ｒ３，コンデンサＣ３の並列回路とで構成されている。

ハイパスフィルタ２５は、回路構成はローパスフィルタ２と同様に、アンプ２７と、ア抵抗Ｒ０及びコンデンサＣ０の並列回路と、抵抗Ｒ１及びコンデンサＣ１の並列回路とで構成されている。但し、ハイパスフィルタ２５の出力信号は、プリアンプ２３のアナログオフセット調整に使用するため帰還アンプ２７によりフィードバックされており、実質的な特性はハイパスフィルタとなっている。

ここで、抵抗Ｒ０，Ｒ１をＭＯＳ抵抗で構成することで、小面積で数１０ＭΩの抵抗値を付与できる。また、帰還アンプ２７のゲインを例えば４０ｄＢ以上に確保することで、コンデンサＣ０，Ｃ１のサイズを低減し、カットオフ周波数が１ｋＨｚ程度となるハイパスフィルタ２５を構成できる。そして、本実施形態の構成では、プリアンプ２３，ローパスフィルタ２４及びハイパスフィルタ２５の組み合わせが図２に示す中間周波数フィルタ１０に相当しており、図４に示すように、これらの組み合わせによる特性はバンドパスフィルタとなっている。

Ａ／Ｄコンバータ１２により変換されたデータの下位側４ビットは、制御ロジック部２８にも入力されている。制御ロジック部２８は、プリアンプ２３のデジタル及びアナログオフセット調整を制御するハードロジック回路であり、帰還アンプ２７の動作も制御する。制御ロジック部２８は制御部に相当する。

図３に示すように、プリアンプ２３の内部は、アンプ部３１，アナログオフセット調整部３２及びデジタルオフセット調整部３３を備えている。アンプ部３１は、電源とグランド側に接続されている電流源３４との間に、抵抗３５（＋，−）及びＮチャネルＭＯＳＦＥＴ３６（＋，−）の直列回路が接続されて構成されている。ＦＥＴ３６（＋，−）のゲートがプリアンプ２３の差動入力端子ｉｎ（＋，−）となっており、ＦＥＴ３６（＋，−）のドレインがプリアンプ２３の出力端子ｏｕｔ（＋，−）となっている。

アナログオフセット調整部３２は、ドレインがそれぞれ差動出力端子ｏｕｔ（＋，−）に接続され、ソースが電流源３７を介してグランドに接続されるＮチャネルＭＯＳＦＥＴ３８（＋，−）を備えている。ＦＥＴ３８（＋，−）のゲートは、それぞれハイパスフィルタ２５を構成するアンプ２７の差動出力端子に接続されている。尚、ハイパスフィルタ２５もアナログオフセット調整部を構成している。

デジタルオフセット調整部３３は、アナログオフセット調整部３２と同様に、ドレインがそれぞれ差動出力端子ｏｕｔ（＋，−）に接続され、ソースが電流源３９〜４２を介してグランドに接続されるＮチャネルＭＯＳＦＥＴ４３〜４６（＋，−）を備えている。この場合、デジタルオフセット調整部３３は４ビットのＤ／Ａコンバータを構成している。

ＦＥＴ４３（＋）〜４６（＋）のゲートには、それぞれ制御ロジック部２８が出力する各ビットデータがそのまま与えられる。一方、ＦＥＴ４３（−）〜４６（−）のゲートには、それぞれ上記各ビットデータがＮＯＴゲート４７〜５０により反転されて与えられる。電流源３９〜４１の電流比は、電流源４２を「１」とした場合、それぞれ「８」，「４」，「２」に設定されている。デジタルオフセット調整部３３では、ＦＥＴ４３（＋，−）〜４６（＋，−）のゲートに与える信号レベルに応じて（＋）側，（−）側の何れか一方の電流を引くことでオフセット調整を行う。

次に、本実施形態の作用について説明する。初期状態では、アナログオフセット調整部３２及びデジタルオフセット調整部３３は何れもＯＦＦである。尚、デジタルオフセット調整部３３の動作をＯＦＦさせるには、制御ロジック部２８が、例えば電流源３９〜４１の動作を停止させるように制御すれば良い。

図５及び図６に示すように、レーダによるセンシングがＯＮになると（Ｓ１）送信部２のパワーアンプ５がＯＮになり、レーダ波の送信が開始される（Ｓ２）。すると、車両のバンパーやレーダセンサ２１が備えているレドーム等によりレーダ波が反射して、オフセットが増加する（Ｓ３）。また、送信部２と受信部２２とのアイソレーションが不十分である場合には、送信波が受信部２２側に漏洩することにも起因してオフセットが生じる。

制御ロジック部２８は、デジタルオフセット調整部３３をＯＮにして、最初にデジタル方式により調整を行う（Ｓ４）。４ビットのオフセット調整値を初期値より増加させて行き（Ｓ５）、Ａ／Ｄコンバータ１２が出力するデータ値を参照してオフセットの有無を確認する（Ｓ６）。

オフセット量が、デジタル方式による１ビット当たりの調整量以下，つまり調整分解能以下となることでオフセットがなくなったと判断すると（Ｓ６，無）、デジタルオフセット調整部３３に、ステップＳ６における調整値に対し、−３０％に相当する値を設定する（Ｓ７）。以降は、アナログオフセット調整部３２をＯＮにしてアナログ方式による調整を行う（Ｓ８）。その調整が完了した時点で、レーダセンサを通常動作させる（Ｓ９）。

図７及び図８に示すように、ステップＳ５及びＳ６の詳細処理では、先ず初期値として例えば「ｂ１０００；ｈ８」を設定する（Ｓ１１）。ここで、対応する各ビットについて、（＋）側，（−）側の何れが調整されるかを正負の符号で示すと、「ｂ１０００」＝「−＋＋＋」となる。つまり、ＭＳＢである第４ビットで（−）側を、第３〜第１ビットで（＋）側を調整することになる。

制御ロジック部２８は、前述したようにＡ／Ｄコンバータ１２が出力するデータ値ＯＵＴを読み込み（Ｓ１２）、当該データ値ＯＵＴが最小値ＯＵＴＢ以下か否かを判断する（Ｓ１３）。最小値ＯＵＴＢ以下であれば（ＹＥＳ）、調整値をインクリメントして（Ｓ１４）再度出力データ値ＯＵＴを読み込む（Ｓ１５）。調整値が例えば「ｂ１００１」の場合は「−＋＋−」となる。そして、今度はデータ値ＯＵＴが最小値ＯＵＴＢを超えたか否かを判断する（Ｓ１６）。最小値ＯＵＴＢを超えていなければ（ＮＯ）ステップＳ１４に戻り、調整を継続する。

一方、ステップＳ１６においてデータ値ＯＵＴが最小値ＯＵＴＢを超えると（ＹＥＳ）、調整値をデクリメントして（Ｓ１７）デジタル方式による調整を終了する。また、ステップＳ１３において、データ値ＯＵＴが最小値ＯＵＴＢを超えていると（ＮＯ）、調整値をデクリメントして（Ｓ１８）再度出力データ値ＯＵＴを読み込む（Ｓ１９）。そして、今度はデータ値ＯＵＴが最小値ＯＵＴＢ以下か否かを判断し（Ｓ２０）、最小値ＯＵＴＢ以下でなければ（ＮＯ）ステップＳ１８に戻り、調整を継続する。ステップＳ２０においてデータ値ＯＵＴが最小値ＯＵＴＢ以下になると（ＹＥＳ）、調整値をインクリメントして（Ｓ２１）調整を終了する。

ここで、例えばキャンセルするオフセット量を１００ｍＶ，調整分解能を０．０５ｍＶとして、オフセット調整を全てデジタル方式で行う場合を想定すると、必要となる調整ビット数は１３ビットである。しかし、利得調整アンプ１１のゲインが例えば最大で６０ｄＢ程度あるとすると、０．０５ｍＶのオフセットは５０ｍＶ程度に増幅されるので、１３ビットでも調整量が十分とは言えない。このように、デジタル方式のみで微小な調整を行うことを想定すると、回路規模が大きくならざるを得ない。

以上のように本実施形態によれば、デジタルオフセット調整部３３は、プリアンプ２３の出力信号をＡ／Ｄ変換するＡ／Ｄコンバータ１２より入力されるデータ値に応じて、プリアンプ２３のオフセット調整をデジタルで行う。また、アナログオフセット調整部３２は、プリアンプ２３の出力信号に応じて、当該アンプ８のオフセット調整をアナログで行う。そして、制御ロジック２８は、デジタルオフセット調整部３３及びアナログオフセット調整部３２による調整動作を制御する。このように構成すれば、デジタル方式による迅速な調整と、アナログ方式による精密な調整とを併用できる。そしてこれらの組み合わせにより回路規模の増大を抑制しつつ、図９及び図１０に示すように、迅速且つ精密な調整を行うことが可能になる。

この場合、制御ロジック２８は、起動時にアナログオフセット調整部３２を停止させてデジタルオフセット調整部３３によりオフセット調整を行う。したがって、最初はデジタル方式により、設定されている分解能の範囲内で調整が迅速に行われる。そして、デジタルオフセット調整部３３によるオフセット調整を終了するとその調整値を固定し、以降はアナログオフセット調整部３２を動作させてオフセット調整を行う。したがって、前記分解能以下の微小な調整を、小さな回路規模のアナログオフセット調整部３２で迅速に実行できる。

また、プリアンプ２３とＡ／Ｄコンバータ１２との間に配置されるローパスフィルタ２４を備え、アナログオフセット調整部３２は、ハイパスフィルタとしての機能も有するように構成した。したがって、これらの組み合わせによりバンドパスフィルタと等価な特性を得ることができる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１１に示すように、プリアンプ２３に替わるプリアンプ５１は、アンプ部５２を備えている。アンプ部５２は、第１実施形態のアンプ部３１における抵抗３５（＋，−）とＦＥＴ３６（＋，−）との間に可変抵抗部５３を有している。

可変抵抗部５３は、図１２に示すように、抵抗素子５４（＋）に対して並列にＦＥＴ３８（＋）及び４３（＋）〜４６（＋）を接続し、抵抗素子５４（−）に対して並列にＦＥＴ３８（−）及び４３（−）〜４６（−）を接続した構成である。ＦＥＴ３８はアナログオフセット調整部５５を構成し、ＦＥＴ４３〜４６はデジタルオフセット調整部５６を構成している。

すなわち、第２実施形態では、電流量によりオフセット調整を行うことに替えて、アンプ部５２における差動対の（＋）側，（−）側の抵抗値を変化させてオフセット調整を行う。このように構成される第２実施形態による場合も、第１実施形態と同様の効果が得られる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
デジタルオフセット調整部の調整ビット数は、４ビットに限ることはない。
ステップＳ７における調整の割合は適宜変更して良い。また、ステップＳ７は必ずしも実行する必要はない。
ステップＳ１１で与える初期値は「ｂ１０００」に限らず、適宜変更して良い。

制御ロジック２８の機能の少なくとも一部を、マイクロコンピュータのソフトウェアで実現しても良い。
フィルタについては、少なくとも反射波成分を通過させることが可能な特性を備えていれば良い。
ダイレクトコンバージョン方式以外の周波数変換を行う受信装置に適用しても良い。
アンプをバイポーラトランジスタで構成しても良い。
適用対象はレーダセンサに限ることはない。

１レーダセンサ、１２Ａ／Ｄコンバータ、２３プリアンプ、２４ローパスフィルタ、２５ハイパスフィルタ、２８制御ロジック、３２アナログオフセット調整部、３３デジタルオフセット調整部。

Claims

受信した無線信号を増幅する増幅器（２３）と、
この増幅器の出力信号をＡ／Ｄ変換するＡ／Ｄ変換器（１２）と、
前記Ａ／Ｄ変換器より入力されるデータ値に応じて前記増幅器のオフセット調整をデジタルで行うデジタルオフセット調整部（３３，５６）と、
前記増幅器の出力信号に応じて、前記増幅器のオフセット調整をアナログで行うアナログオフセット調整部（３２，５５）と、
前記デジタルオフセット調整部及びアナログオフセット調整部による調整動作を制御する制御部（２８）とを備える受信装置。
前記制御部は、起動時に前記アナログオフセット調整部を停止させて、前記デジタルオフセット調整部によりオフセット調整を行う請求項１記載の受信装置。
前記制御部は、前記デジタルオフセット調整部によるオフセット調整を終了すると、その調整値を固定し、以降は前記アナログオフセット調整部を動作させてオフセット調整を行う請求項２記載の受信装置。
前記増幅器と前記Ａ／Ｄ変換器との間に配置されるローパスフィルタ（２４）を備え、
前記アナログオフセット調整部は、ハイパスフィルタ（２５）としての機能も有している請求項１から３の何れか一項に記載の受信装置。