JP2017142774A - ネットワークオンチップ方法によるメモリバンクのためのファブリック相互接続 - Google Patents

Abstract

【課題】ネットワークオンチップ方法によるメモリバンクのためのファブリック相互接続を提供する。
【解決手段】ルーター２０６経由で記憶貯蔵ブロックへのアクセスを与える揮発性及び非揮発性両方の固体メモリ構造のためのネットワークオンチップアーキテクチャ２０２において、データは、チップ上のデータパケットとして記憶貯蔵ブロックとの間で送受される。さらに、このネットワークオンチップアーキテクチャを利用してダイ上に広がっている無制限個数のメモリセルマトリックスを相互接続し、それにより、マトリックス間の待ち時間の低減、選択的電力制御、大幅な待ち時間の増加を伴わない無制限の記録密度向上並びに寄生容量及び寄生抵抗を低減する。
【選択図】図２Ａ

Description

本明細書において開示される実施形態は、一般的にはデータ記憶システムに関し、且つ、より具体的にはメモリサブアレイ、マット、アレイ、サブバンク、及び／又はバンクの相互接続のためにネットワークオンチップアーキテクチャを利用する記憶装置に関する。

コンピュータの大脳皮質は、一般的に回転磁気媒体又は固体媒体装置を含み得る磁気記録装置である。今日、種々様々の記憶技術がコンピュータシステムにおいて使用される情報を記憶するために存在する。

近年、大容量記憶アプリケーションのために比較的低いビットあたりコストを維持する高密度装置の需要が生じている。現在、コンピュータ産業を広く支配する記憶技術は、ＤＲＡＭ及びＮＡＮＤフラッシュである。しかし、これらの記憶技術は、次世代コンピュータシステムの現在及び将来の容量要求に対処できない場合がある。

既存の非揮発性メモリバンクアーキテクチャは、従来のファブリックルーティング方法を使用しているが、これは、ＳＲＡＭ、ＤＲＡＭ、ＦＬＡＳＨ、ＭＲＡＭ、ＰＣＭ、及びＲｅＲＡＭのほかＨＭＣメモリバンクで広く採用されてきた方法である。この従来の方法は、１つのダイに含まれ得るメモリセルの量のほか、帯域幅の量及び同一メモリバンクへのアクセスポイントを制限する。

伝統的に、メモリバンクは、サブバンクのアレイを含むバンクとして構造化され、且つ、設計される。各サブバンクは、複数のマットを含み得る。各マットは、４つ又はそれ以上のサブアレイ及びプリデコーディングロジックから構成することができる。したがって、Ｈツリールーティングを使用してダイを垂直及び水平方向に辿るサブアレイのＩ／Ｏのルーティングを行うことができる。しかし、この領域の約７０％は、サブアレイを相互接続するために利用される。したがって、メモリの表面の過半は、論理相互接続であってメモリではない。よって、既存のメモリバンクアーキテクチャの最大の限界は、メモリ全体のルーティングを行うために必要なワイヤの量である。過大な量のワイヤは、ＳＲＡＭからＤＲＡＭまでの既存メモリバンクにおける待ち時間の主な原因である。在来のメモリバンクの物理的制約のために、サブアレイは、書き込み及び読み取りのためにワード線を共用している。したがって、各バンクは、一時に１つのサブアレイにアクセスできるのみである。このような制約があるため、インターフェース増設の複雑性及びコストから、物理アクセスインターフェースは１つに限られることがある。

したがって、改良アーキテクチャを使用し、且つ、任意のサブアレイに対する並行アクセスを可能にする改良メモリ装置が当該技術分野において必要である。さらに、ルーティングのために大多数のダイを使用することなくメモリバンクのルーティングを行う改良された方法が当該技術分野において必要である。

本明細書において開示される実施形態は、一般的に、揮発性及び非揮発性両方の固体メモリ構造のためのネットワークオンチップアーキテクチャの使用に関するものであり、このメモリ構造は、ルーター経由の記憶貯蔵ブロックへのアクセスを提供する。したがって、データは、チップ上のデータパケットとして記憶貯蔵ブロックとの間で送受され得る。さらに、このネットワークオンチップアーキテクチャを利用してダイ上に広がっている無制限個数のメモリセルマトリックスを相互接続し、それにより、マトリックス間の待ち時間の低減、選択的電力制御、大幅な待ち時間増加を伴わない無制限の記録密度向上、並びに寄生容量及び寄生抵抗の低減を可能にすることができる。その他の利益は、信号品位の改善、メモリアレイの実現のために利用できるダイ面積の拡張、及びより高い動作周波数を含み得る。

１つの実施形態では、記憶装置を開示する。この記憶装置は、複数のノードを含み得る。各ノードは、ルーター、ネットワークオンチップアーキテクチャを使用して各ルーターを複数のノードのそれぞれと相互接続する複数のリンク、及び少なくとも１つのメモリアレイを含み得る。ルーターは、複数のＦＩＦＯ、データパケット交換ロジック、及び少なくとも１つのアグリゲータを含み得る。各ＦＩＦＯは、複数のチャネル間のクロックドメインの個別細分化を可能にし得る。アグリゲータは、データパケット交換ロジックと動作可能なように接続され得る。少なくとも１つのメモリアレイは、リンク経由で各ルーターと動作可能なように接続され得る。各メモリアレイは、ルーター経由でアクセスされ得る。

別の実施形態では、記憶装置を開示する。この記憶装置は、少なくとも１つの相互接続メモリセルマトリックスを含み得る。この相互接続メモリセルマトリックスは、複数のルーター、複数の知的財産コア、及び少なくとも１つのリンクを含み得る。各ルーターは、複数のＦＩＦＯを含み得る。１つの知的財産コアは、各ルーターと結合され得る。少なくとも１つのリンクは、ネットワークオンチップアーキテクチャスキームを利用して複数のルーターのうちの隣接ルーター同士を結合することができる。

さらに別の実施形態では、記憶装置を開示する。この記憶装置は、少なくとも１つの相互接続メモリセルマトリックスを含み得る。この相互接続メモリセルマトリックスは、複数のルーター及び複数の知的財産コアを含み得る。各ルーターは、複数のＦＩＦＯ、データパケット交換ロジック、及び少なくとも１つのアグリゲータを含み得る。このアグリゲータは、少なくとも１つのＦＩＦＯ及びデータパケット交換ロジックと動作可能なように接続され得る。１つの知的財産コアは、ネットワークオンチップアーキテクチャスキームを利用してリンク経由で各ルーターに結合され得る。

前記の目的及び関連目的の達成のために、１つ又は複数の態様は、本明細書においてこれから詳細に説明され、且つ、請求項において具体的に指摘される特徴を含む。以下の記述及び添付図面は、１つ又は複数の態様のある説明に役立つ特徴を詳細に明らかにする。しかし、これらの特徴は、種々の態様の原理が使用され得る種々の方法のうちのいくつかを示すものにすぎないが、この説明は、すべてのかかる態様及びそれらに等価のものを含めることを意図している。

本開示の上述の特徴が詳細に理解され得るように、添付図面において一部図示される実施形態を参照しつつ、上記において簡潔に要約された本開示のより詳細な説明を行うこととする。しかし、添付図面は、この開示の典型的な実施形態を示しているのみであり、したがってその範囲を限定するものと解するべきではないことに注意するべきである。なぜならば、本開示は、どの領域においても他の同様に効果的な実施形態を可能にし得るからである。

図１Ａは、在来の記憶装置のメモリアレイのアーキテクチャを示す。 図１Ｂは、在来のＨツリー技術を利用するメモリバンクアーキテクチャの概略を示す。 図２Ａは、本明細書において記述される１つの実施形態によるネットワークオンチップアーキテクチャを利用する固体メモリ構造を示す。 図２Ｂは、本明細書において記述される１つの実施形態による記憶貯蔵ブロックに動作可能なように接続される個別ルーターを示す。 図２Ｃは、本明細書において記述される１つの実施形態によるルーターを示す。 図２Ｄは、本明細書において記述される１つの実施形態によるルーターを示す。

理解を容易にするために、可能な場合には同一の参照番号を使用して各図に共通の要素を示した。１つの実施形態において開示された要素は、他の実施形態について詳しい説明なしに有利に利用してもよいことが意図される。

以下の開示では、実施形態を参照する。しかし、当然のことながら本開示は、特定の記述された実施形態に限定されない。それよりむしろ、以下の特徴及び要素のどの組み合わせも、別の実施形態と関連するか否かに関係なく、請求される主題事項を実現し、且つ、実施することを意図している。さらに、本明細書において記述される実施形態は、他の可能な解決方法及び／又は先行技術に勝る利点を実現することができるが、特別な利点がある実施形態により実現されるか否かは、請求される主題事項の限定ではない。したがって、以下の態様、特徴、実施形態及び利点は、説明に役立つのみであり、且つ、請求項において明示的に言及された場合を除き、添付請求項の要素又は限定と見なされない。

本明細書において開示される実施形態は、一般的に、ルーター経由の記憶貯蔵ブロックへのアクセスを可能にする固体メモリ構造のためのネットワークオンチップアーキテクチャの使用に関する。したがって、チップ上のデータパケットとしてデータを記憶貯蔵ブロックとの間で送受することができる。さらに、ネットワークオンチップアーキテクチャを利用してダイ上に広がっている無制限個数のメモリセルマトリックスを相互接続し、それにより、マトリックス間の待ち時間の低減、選択的電力制御、大幅な待ち時間の増加を伴わない無制限の記録密度向上、並びに寄生容量及び寄生抵抗の低減を可能にすることができる。その他の利益は、信号品位の改善、メモリアレイの実現のために利用できるダイ面積の拡張、及びより高い動作周波数を含み得る。

本開示の態様の以下の記述では本出願の一環をなす添付図面への参照を行うが、これらの図面においては、実例として、本開示を実現し得る特定の実施を示す。本明細書において検討される図面は原寸に比例して作図されておらず、且つ、実際の寸法又は相対的な寸法を示していないことに注意するべきである。図面中のハッチングはいずれも、層を区別するために使用されており、使用される材料の種類を示しているのではない。

図１Ａは、当該技術分野で知られている記憶装置１００の在来のメモリバンク１０２、１０４のアーキテクチャを示す。図示されているように、記憶装置１００は、インターフェースロジック１０６により動作可能なように接続される第１メモリバンク１０２及び第２メモリバンク１０４を含み得る。ある実施形態では、第１メモリバンク１０２及び／又は第２メモリバンク１０４は、サブバンクとすることができる。しかし、記憶装置１００内でより多くのメモリバンクを利用することが企図されている。この場合、各メモリバンクは、インターフェースロジックにより接続されることになる。第１メモリバンク１０２及び第２メモリバンク１０４は、それぞれ、複数のサブアレイ１０８を含み得る。ある実施形態では、第１メモリバンク１０２及び第２メモリバンク１０４は、それぞれ、複数のサブバンク（示されていない）を含み得る。各サブアレイ１０８は、メモリセルのサブアレイとすることができる。インタコネクタ１１０は、第１メモリバンク１０２及び第２メモリバンク１０４のそれぞれの中で各サブアレイ１０８を識別し得る。インタコネクタ１１０は、記憶装置１００全体のルーティングのために設けられるワイヤとすることができる。図示のように、第１メモリバンク１０２及び第２メモリバンク１０４のそれぞれの面積の約６０％がインタコネクタ１１０のために使用されている。

図１Ａの第１メモリバンク１０２及び第２メモリバンク１０４のアーキテクチャのような既存メモリバンクアーキテクチャの欠点は、記憶装置１００全体のルーティングを行うために必要なワイヤの量である。したがって、第１メモリバンク１０２及び第２メモリバンク１０４のメモリバンクのような既存メモリバンクにおける待ち時間の主要な原因は、装置の種類（たとえば、ＳＲＡＭ、ＤＲＡＭ等）に関係なく、ワイヤの量である。したがって、かかる記憶装置内における電力、面積及び待ち時間の間のトレードオフの決定という難問が存在する。

図１Ｂは、Ｈツリールーティングレイアウト１２２を利用する在来のメモリバンクアーキテクチャスキーム１２０の別の実施形態を示す。在来のメモリバンクは、メモリのバンク（示されていない）を含むことができ、各バンクはサブバンク（示されていない）のアレイに分割される。各サブバンクは、さらに複数のＭＡＴ（示されていない）に分割され、そして各ＭＡＴは、４つ又はそれ以上のサブアレイ１２４から構成することができる。各サブアレイ１２４は、プリデコーディングロジック（示されていない）、２−Ｄメモリアレイセル（示されていない）、行及び列のデコーダ（示されていない）、ワード線ドライバー（示されていない）、ビット線マクサー（示されていない）、センス増幅器（示されていない）、及び／又は出力ドライバー（示されていない）を含み得る。各サブアレイ１２４の各要素は、Ｉ／Ｏインターフェース（示されていない）と相互接続され得る。

各サブアレイ１２４は、在来のメモリバンクアーキテクチャスキーム１２０内でワイヤ１２６経由で接続され得る。６４ビットの８ワードのラインサイズを使用する在来のメモリバンクアーキテクチャスキーム１２０は、合計５１２ビット又はメタルトラックを保持する。したがって、在来の各メモリバンクアーキテクチャスキーム１２０は、全部で、８，０００余りのワイヤ１２６を利用してその中の各サブアレイ１２４を相互接続し得る。Ｈツリールーティングレイアウト１２２の利用は、電力が常にＨツリー全体に加えられることを必要とする。

図１Ａの在来のメモリバンク１０２、１０４は、一般的にＨツリールーティングレイアウト１２２を採用し得る。上記において述べたように、Ｈツリールーティングレイアウト１２２を使用すると、記憶装置１００のスペースの約７０％〜８０％がルーティングワイヤ１２６及びＩ／Ｏファブリック相互接続のために利用されることになる。

図２Ａは、疎メッシュトポロジーのネットワークオンチップアーキテクチャ２０２を利用する記憶装置２００の実施形態を示す。ある実施形態では、記憶装置２００は、固体メモリ構造とすることができる。ネットワークオンチップアーキテクチャ２０２の使用は、ダイ上に直線的に広がる無制限個数のノードの相互接続を可能にし得る。したがって、メモリバンクの最終密度及び関連待ち時間は、事前に予測できる。ネットワークオンチップアーキテクチャ２０２は、相互接続メモリセルマトリックスとすることができる。したがって、各ノード２０４は、個々のメモリセルマトリックスとすることができる。図２Ａに示すように、記憶装置２００は、複数のノード２０４を含むことができ、この場合、各ノード２０４は少なくとも１つのルーター２０６及び少なくとも１つのメモリアレイ２０８を含む。ある実施形態では、記憶装置２００は、複数のノード２０４を含むことができ、その場合、各ノード２０４は少なくとも１つのルーター２０６及び少なくとも１つのサブアレイ（示されていない）を含む。各メモリアレイ２０８は、知的財産コアとすることができる。各メモリアレイ２０８に、それぞれのルーター２０６経由でアクセスすること、及び／又は到達することが可能である。また、チップ上のデータパケットとしてデータをメモリアレイ２０８との間で送受することができる。ある実施形態では、各ノード２０４は、複数のリンク２１０を含み得る。複数のリンク２１０のそれぞれは、ネットワークオンチップアーキテクチャ２０２を使用して複数のノード２０４のそれぞれの各ルーター２０６を相互接続することができる。したがって、複数のノード２０４は、格子図形状にパターン化することができる。さらに各ルーター２０６は、リンク２１０経由でそれぞれのメモリアレイ２０８と動作可能なように接続され得る。複数のノード２０４は、その中にルーター２０６及びメモリアレイ２０８を含んでおり、これらのルーターは、ルーター２０６及び疎メッシュの複数のリンク２１０を経由してメッセージを送り出すことにより相互に通信し得る。

ある実施形態では、ネットワークオンチップアーキテクチャ２０２のメッシュトポロジーは、このトポロジーの固有２−Ｄ構造のシリコン実現をサポートすることができ、それはプレーナ半導体プロセスにうまく位置付けられる。在来の２−Ｄメッシュトポロジーは、均一な大きさのノード２０４を有する正規及び／又は対称レイアウトを採用し得る。しかし、ノード２０４及び／又はノード２０４の内容を形状及び／又は寸法において大きく変更可能にすることが企図されている。

ネットワークオンチップに取り付けられるメモリアレイ２０８を収容するために、各ルーター２０６は、単一のアドレスよりむしろ一連のアドレスを有し得る。したがって、一部の実施形態では、各ルーター２０６は、Ｘ及び／又はＹ座標よりむしろ固有の一連のアドレスを有し得る。ある実施形態では、各ルーター２０６の固有の一連のアドレスは、固有のアドレスとすることができる。各ルーター２０６の一連のアドレスは、連続する一連のアドレスとすることができる。また、各メモリアレイ２０８は、Ｘ及び／又はＹ座標よりむしろ固有のアドレス及び／又は固有の一連のアドレスを有し得る。各メモリアレイ２０８は直線的に連続するメモリアドレスであるから、各メモリアレイ２０８の一連のアドレスは、連続する一連のアドレスとすることができる。

したがって、データパケット（示されていない）を１つのアドレスに送ることができる。各ルーター２０６は、ノード２０４において利用可能なメモリの量により定義される一連のアドレスを有し得る。したがって、各ノード２０４は、ほんの一例として、同一の設計において、独立に、１０２４本又は２０４８本のラインとすることができる。したがって、データパケット交換ロジック２２２（図２Ｃ参照）は、行及び列をデータパケットのフィールドに合致させ、且つ、当該データパケットをメモリアレイ２０８に接続されているローカルポートに送ることができる。ある実施形態では、計算を行い、その結果をノード２０４の特性と比較することができる。行のアドレッシングがノード２０４より大及び／又は小である場合、データパケットは南及び／又は北に送り出され得る。列のアドレッシングがノード２０４より大及び／又は小である場合、データパケットは東及び／又は西に送り出され得る。したがって、このトポロジーは、ネットワーク上でアドレスルーティングメカニズムを実行することができる。交換ロジック２２２は計算を行ってデータパケットアドレスが空間全体の範囲内にあることを検証し得る。データパケットアドレスが空間全体の範囲内に存在しない場合、多数の種々のルーティングアルゴリズムをオンザフライで計算して当該データパケットの再ルーティングを行うことができる。ベースアドレスから当該アドレスのマッチを差し引いた場合、メモリアレイ範囲以内のアドレスは、ローカルポートに接続され得る。ベースアドレスから当該アドレスのマッチを差し引かない場合、そのデータパケットは、別のポートに送られ得る。どのポートとするかの決定は、記憶装置のトポロジー及びルーティングテーブルに依存させ得る。また、ネットワークオンチップアーキテクチャは、アドレッシングロジックを変更又は修正せずに、どのような形状にも構築し得る。

ルーター２０６は、格子点に置くことができる。格子点では、データパケット又はメッセージパケットは、Ｘ−Ｙ平面上で方向を変え、且つ／又はネットワークオンチップ上のホストブロックに出て行くことができる。したがって、データパケットをデータパケットの経路上で１つのノード２０４から別のノード２０４に切り換える必要がある場合に、ルーター２０６を利用することができる。複数の入力リンクからのデータパケットが出会い、共通の出力リンクを目指す地点においてルーター２０６を利用することができる。

さらに、図２Ａにおいて示すように、各ルーター２０６は、少なくとも１つのリンク２１０経由で少なくとも１つの隣接ルーター２０６に動作可能なように接続され得る。複数のリンク２１０は、図２Ａのネットワークオンチップアーキテクチャ２０２のパターンにより示すように、複数のノード２０４のそれぞれを相互接続して第１の２次元メッシュを形成することができる。一部の実施形態では、ネットワークオンチップアーキテクチャ２０２は、２次元とすることができる。しかし、ある実施形態では、他のネットワークオンチップアーキテクチャ２０２が２より大きい次元を有することを企図している。複数のリンク２１０は、複数の行及び／又は複数の列を形成することができる。

記憶装置２００は、第１ルーターメッシュ構造２１２をさらに含み得る。第１ルーターメッシュ構造２１２は、少なくとも２つのルーター２０６などの複数のルーター２０６、及び少なくとも２つのメモリアレイ２０８などの複数のメモリアレイ２０８を含むことができる。各メモリアレイ２０８は、リンク２１０経由で少なくとも１つのルーター２０６に動作可能なように接続され得る。第１ルーターメッシュ構造２１２は、第１層に配置されるレイアウトを有する複数のノード２０４をさらに含み得る。ある実施形態では、第１ルーターメッシュの内部は、Ｘ及びＹ方向にモザイク細工されて複数のＮ×Ｎメッシュを形成する標準タイルを含むことができる。しかし、モザイク細工又はトポロジーを利用してノード２０４をメッシュ構造２１２において及び／又はネットワークオンチップアーキテクチャ２０２において相互接続することを企図している。

図２Ａに示すように、約６４個のノード２０４が示されている。しかし、記憶装置２００のような記憶装置においてネットワークオンチップアーキテクチャを利用して任意の個数のノード２０４を利用することを企図している。

図２Ｂは、図２Ａに関して参照された個別ノード２０４を示している。ノード２０４は、メモリセルマトリックスとすることができる。図２Ｂに示すように、ノード２０４は、少なくとも１つのルーター２０６を含み得る。一部の実施形態では、ノード２０４は、少なくとも１つのメモリアレイ２０８をさらに含むことができる。メモリアレイ２０８は、知的財産コア中に置くことができる。少なくとも１つのメモリアレイ２０８は、リンク２１０経由で各ルーターに動作可能なように接続され得る。さらに、各メモリアレイ２０８は、ルーター２０６経由でアクセスされ得る。各メモリアレイ２０８は、並列にアクセスされ得る。ある実施形態では、各ルーター２０６は、記憶装置全体に電力を供給することなくデータパケットの経路を介して連続的にアクセスされ得る。

複数のノードの各ノード２０４は、それぞれ異なる周波数で動作することができる。さらに、一部の実施形態では、複数のノードの各ノード２０４は、別々の電圧で動作することができる。別々の電圧は、オンザフライで選択及び／又は生成され得る。

図２Ｃは、ルーター２０６の１つの実施形態を示す。各ルーター２０６は、複数の先入れ先出し装置（ＦＩＦＯ）２２０を含むことができる。各ＦＩＦＯ ２２０は、最初に受け入れた入力を先に処理するようにデータバッファを構造化し、且つ／又は操作することができる。一部の実施形態では、複数のＦＩＦＯ ２２０は、少なくとも６個のＦＩＦＯ ２２０とすることができる。別の実施形態では、複数のＦＩＦＯ ２２０は、１０個のＦＩＦＯ ２２０とすることができる。しかし、任意の個数のＦＩＦＯ ２２０の利用を企図している。各チャネルは、入力及び出力インターフェースを含む全二重経路とすることができる。この入力及び出力インターフェースは、データを並列して送受し得ることが期待できる。各送信インターフェースは、ＦＩＦＯ ２２０と動作可能なように接続され得る。各受信インターフェースは、ＦＩＦＯ ２２０と動作可能なように接続され得る。したがって、通信は、ＦＩＦＯ ２２０経由で行われ、したがって各ルーター２０６の内部を完全に分離することができる。各ＦＩＦＯ ２２０は、隣接ＦＩＦＯ ２２０と１対のＦＩＦＯ ２２０として動作可能なように接続され得る。一部の実施形態では、各ルーター２０６は、データパケット交換ロジック２２２をさらに含み得る。各ＦＩＦＯ ２２０は、複数チャネル間のクロックドメインの個別細分化を可能にすることができる。各チャネルは、独立の動作周波数で動作することができる。さらに、各チャネルは、全二重チャネルとすることができる。各チャネルは、異なる帯域幅で動作し得る。

ＦＩＦＯ ２２０の使用は、種々のチャネル間で完全に独立な１つずつのクロックドメインの細分化を可能にし得る。したがって、全二重チャネルは、種々の帯域幅及び／又は動作周波数で動作することができる。さらに、各チャネルは、異なり、且つ、独立の周波数で動作することができる。ＦＩＦＯ ２２０の使用は、ＥＤＡツールがクロックツリー合成のルーティングを改良された性能及び／又は改善された信号対雑音比で行うことを可能にし得る。また、各ＦＩＦＯ ２２０は、非揮発性及び／又は揮発性技術、たとえば、ＳＲＡＭ及び／又はＭＲＡＭにより実現することができる。さらに、ルーター２０６の内部ロジック、交換ロジック２２２、及びアグリゲータ２３０は、異なるクロックドメインで動作することができる。これらの種々のクロックドメインは、異なり、且つ／又は複数の周波数に依存し得る。別の実施形態では、種々のクロックドメインは、異相で整列され得る。したがって、将来におけるＧａＬｓ（グローバル非同期ローカル同期）への設計の拡張が可能となり得る。

図２Ｃにさらに示すように、ルーター２０６は、アグリゲータ２３０をさらに含み得る。１つのアグリゲータ２３０が示されているが、任意の個数のアグリゲータ２３０の利用を企図している。アグリゲータ２３０は、リンク２１０又はワイヤのようなその他の相互接続経由でデータパケット交換ロジック２２２に接続され得る。さらに、１つのアグリゲータ２３０が示されているが、任意の個数の交換ロジック２２２を利用すること、及び／又はアグリゲータ２３０に動作可能なように接続することを企図している。少なくとも１つのＦＩＦＯ ２２０がデータパケット交換ロジック２２２又は複数のデータパケット交換ロジック２２２とアグリゲータ２３０との間に置かれるように、アグリゲータ２３０はリンク２１０経由で少なくとも１つのＦＩＦＯ ２２０にさらに接続され得る。ある実施形態では、少なくとも１つのＦＩＦＯ ２２０がアグリゲータ２３０と交換ロジック２２２との間に置かれるように、ＦＩＦＯ ２２０はアグリゲータ２３０に接続され得る。したがって、アグリゲータ２３０は、メモリアレイ２０８に動作可能なように接続され得る。一部の実施形態では、アグリゲータ２３０とＦＩＦＯ ２２０との間の接続によりメモリアレイ２０８へのアクセスを可能にすることができる。ある実施形態では、アグリゲータ２３０は、ネットワークチャネルとメモリアレイ２０８間の変換を行うことができる。他の実施形態では、アグリゲータ２３０は、複数のネットワークチャネルとメモリアレイ２０８間の変換を行うことができる。１つの実施形態では、アグリゲータ２３０は、メモリアレイ２０８に接続されているＦＩＦＯ ２２０に接続され得る。ある実施形態では、アグリゲータ２３０は、ルーター２０６のＦＩＦＯ ２２０の一部又はすべてに接続され得る。アグリゲータ２３０は、ルーター２０６とメモリアレイ２０８間のネットワークオンチップアーキテクチャから変換され得る。ある実施形態では、アグリゲータ２３０は、複数のチャネルを集結させることができる。

データパケット（示されていない）を細分化し、細分化されたデータパケットとしてデータをメモリアレイ２０８との間でルーター２０６及び／又は複数のリンク２１０経由で送受することができる。たとえば、６４ビットを１６ビットの４パケット又は８ビットの８パケットに分割することができる。各データパケットをその行く先に送るために同じ経路を辿らせる必要はない。したがって、いずれかの場所のメモリを読み取るか又はそれに書き込む際にネットワーク経由でデータパケット送るために４クロックサイクル＋ホップが必要である。さらに、図１Ａ及び１Ｂを参照して示したワイヤの量は、図２Ａの記憶装置２００を参照して示したようにネットワークオンチップアーキテクチャ２０２の使用により低減される。各ノード周囲のワイヤの量が少ないこと及びＦＩＦＯ ２２０の使用のために、記憶装置２００は、図１Ａ及び１Ｂにおいて示した記憶装置に比して高い周波数で動作することができる。別の実施形態では、ネットワークオンチップチャネル（たとえば、シリアライザ／デシリアライザ）にＳｅｒＤｅｓを使用することにより各チャネルについて単一メタルトラック及び／又はワイヤを使用することができる。

また、ネットワークオンチップアーキテクチャ２０２により定義されるレイアウト及び階層を前提として、所与のシステムにおける特定プロセスノード２０４による通信の合計待ち時間の線形予測を製造前に行い得る。さらに、記憶装置の最終電力消費を正確に予測することができる。さらに、データパケットがネットワークを辿るときにその経路にわたり特定のルーター２０６を連続的に起動することができ、これに際してネットワーク全体に給電する必要がない。また、記憶装置２００における進行中の通信トラフィックの存在にかかわらず、メモリアレイは、そのメモリアレイが使用中でない限り、電力を必要としない。

ある実施形態では、記憶装置２００は、複数のモジュレータ及び／又は複数のデモジュレータをさらに含み得る。図２Ｄは、ルーター２０６の別の実施形態を示す。一部の実施形態では、ルーター２０６は、光チャネルとすることができるシングルレーン通信を提供し得る。したがって、ルーター２０６は、複数のモジュレータ／デモジュレータ２８０を含むことができる。モジュレータ／デモジュレータ２８０は、信号を変調してデジタル情報を符号化し、且つ、信号を復調して送信されてきた情報を復号することができる。ルーター２０６の各ＦＩＦＯ ２２０は、リンク２１０経由でモジュレータ／デモジュレータ２８０に動作可能なように接続され得る。モジュレータ／デモジュレータ２８０は、１つのルーター２０６を別のルーター２０６にリンク２１０経由で動作可能なように接続することができる。ある実施形態では、リンク２１０は、レーンとすることができる。このレーンは、複数のワイヤ、単一のワイヤ又はメタルトラック、及び／又はオプトエレクトロニクスを利用している場合に単一の光チャネル又は複数の光チャネルとすることができる。ある実施形態では、リンク２１０は、光チャネル又はレーンなどのチャネル、及び／又はメタルリンクとすることができる。したがって、モジュレータ／デモジュレータ２８０は、シングルレーン通信経由で送られてきた信号データを変調及び／又は復調することができる。

本開示の利益は、マトリックス間の待ち時間の低減、使用されているクラスタの電源が受電している間、使用されていないクラスタの電源が完全に停止される選択的電力制御を含む。別の利益は、製造プロセス及びダイの大きさという物理的要因による制限を別にすれば、待ち時間の増大を伴うことなく記憶密度を無制限に高め得ることを含む。さらなる利益は、寄生容量及び寄生抵抗の低減、信号品位の向上、メモリアレイの実現のために利用可能なダイ面積の増大による記憶密度の向上、及び高い動作周波数を含む。また、各ルーターに多数のチャネルを構築することができるので、ルーター間で多数のデータパケットを交換することが可能になり、よって優先通信のコンセプトを記憶装置に導入し得る。また、各ＦＩＦＯは、ほんの一例であるがＳＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＲｅＲＡＭ及び／又はＦＬＡＳＨなどの揮発性及び／又は不揮発性技術とともに利用可能である。

上記では本開示の実施形態を対象としたが、その基本範囲から逸脱することなく、その他の実施形態及びさらなる実施形態も考案され得る。したがって、本開示の範囲は、以下の請求項により決定される。

１００ 記憶装置
１０２ 第１メモリバンク
１０４ 第２メモリバンク
１０６ インターフェースロジック
１０８ サブアレイ
１１０ インタコネクタ
１２０ メモリバンクアーキテクチャスキーム
１２２ Ｈツリールーティングレイアウト
１２４ サブアレイ
１２６ ワイヤ
２００ 記憶装置
２０２ ネットワークオンチップアーキテクチャ
２０４ ノード
２０６ ルーター
２０８ メモリアレイ
２１０ リンク
２２０ 先入れ先出し装置（ＦＩＦＯ）
２２２ データパケット交換ロジック
２３０ アグリゲータ
２８０ モジュレータ／デモジュレータ

Claims (31)

1. 記憶装置において、
   複数のノードであって、各ノードが、
   複数のＦＩＦＯであって、各ＦＩＦＯが多数のチャネルにわたるクロックドメインの個別細分化を可能にする複数のＦＩＦＯ、
   データパケット交換ロジック、及び
   前記データパケット交換ロジックに動作可能なように接続される少なくとも１つのアグリゲータ
   を含むルーターと、
   ネットワークオンチップアーキテクチャを使用して各複数ノードの各ルーターを相互接続する複数のリンクと、
   少なくとも１つのメモリアレイであって、少なくとも１つ前記メモリアレイがリンク経由で各ルーターに動作可能なように接続され、且つ、各メモリアレイが前記ルーター経由でアクセスされる少なくとも１つのメモリアレイと
   を含む、複数のノードを含む、記憶装置。
2. 各ルーターが少なくとも１つの隣接ルーターに動作可能なように接続される、請求項１に記載の記憶装置。
3. 前記複数のノードが複数の行及び複数の列を形成する、請求項１に記載の記憶装置。
4. 各ルーター中の利用可能なメモリの量が前記ルーターの一連のアドレスを定義する、請求項１に記載の記憶装置。
5. 前記記憶装置が、第１層に配置されるレイアウトを有する前記複数のノードを含む第１ルーターメッシュをさらに含む、請求項１に記載の記憶装置。
6. 前記第１ルーターメッシュの内部がＸ及びＹ方向にモザイク細工されて複数のＮ×Ｎメッシュを形成するタイルを含む、請求項５に記載の記憶装置。
7. 前記複数のＦＩＦＯが少なくとも６個のＦＩＦＯである、請求項１に記載の記憶装置。
8. 前記複数のＦＩＦＯが少なくとも１０個のＦＩＦＯである、請求項１に記載の記憶装置。
9. 各メモリアレイが並列にアクセスされ得る、請求項１に記載の記憶装置。
10. 記憶装置全体に給電することなく各ルーターがデータパケットの経路に沿って連続的にアクセスされる、請求項１に記載の記憶装置。
11. 各ノードが異なる周波数で動作する、請求項１に記載の記憶装置。
12. 各ノードが別々の電圧で動作する、請求項１に記載の記憶装置。
13. 前記別々の電圧がオンザフライで選択される、請求項１２に記載の記憶装置。
14. 各チャネルが独立の動作周波数で動作する、請求項１に記載の記憶装置。
15. 各チャネルが全二重チャネルであり、且つ、各チャネルが異なる帯域幅で動作する、請求項１に記載の記憶装置。
16. 前記複数のノードが格子図形にパターン化される、請求項１に記載の記憶装置。
17. 前記アグリゲータが少なくとも１つのＦＩＦＯに動作可能なように接続される、請求項１に記載の記憶装置。
18. 記憶装置において、
    それぞれ複数のＦＩＦＯを含む複数のルーターと、
    複数の知的財産コアであって、１つの知的財産コアが各ルーターに結合される複数の知的財産コアと、
    ネットワークオンチップアーキテクチャスキームを利用して前記複数のルーターのうちの隣接ルーター同士を結合する少なくとも１つのリンクと
    を含む少なくとも１つの相互接続メモリセルマトリックスを含む、記憶装置。
19. 前記メモリセルマトリックスがダイ上に広がっている、請求項１８に記載の記憶装置。
20. 各ルーターが少なくとも６個のＦＩＦＯを含む、請求項１８に記載の記憶装置。
21. 各ルーターが５対のＦＩＦＯを含む、請求項１８に記載の記憶装置。
22. 前記記憶装置が固体メモリである、請求項１８に記載の記憶装置。
23. 各ルーターが、データパケットを送り出し、且つ、前記知的財産コアから取り出すデータパケット交換ロジックをさらに含む、請求項１８に記載の記憶装置。
24. 各ルーターが少なくとも１つのアグリゲータをさらに含み、且つ、前記アグリゲータが前記データパケット交換ロジックに動作可能なように接続される、請求項２３に記載の記憶装置。
25. 各ルーター中の利用可能なメモリの量が前記ルーターの一連のアドレスを定義する、請求項１８に記載の記憶装置。
26. 記憶装置において、
    複数のルーターであって、各ルーターが複数のＦＩＦＯ、データパケット交換ロジック、及び少なくとも１つのアグリゲータを含み、且つ、前記アグリゲータが少なくとも１つのＦＩＦＯ及び前記データパケット交換ロジックに動作可能なように接続される複数のルーターと、
    複数の知的財産コアであって、ネットワークオンチップアーキテクチャスキームを利用して１つの知的財産コアがリンク経由で各ルーターに結合される複数の知的財産コアと
    を含む少なくとも１つの相互接続メモリセルマトリックスを含む、記憶装置。
27. 前記メモリセルマトリックスがダイ上に広がっている、請求項２６に記載の記憶装置。
28. 各ルーターが少なくとも６個のＦＩＦＯを含む、請求項２６に記載の記憶装置。
29. 各ルーターが５対のＦＩＦＯを含む、請求項２６に記載の記憶装置。
30. 前記記憶装置が固体メモリである、請求項２６に記載の記憶装置。
31. 各ルーター中の利用可能なメモリの量が前記ルーターの一連のアドレスを定義する、請求項２６に記載の記憶装置。
    
    

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