JP2017126280A - 基準電圧源および半導体装置 - Google Patents
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Abstract
Description
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図2は、第1の実施の形態に係る基準電圧源100のブロック図である。基準電圧源100は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成され、電源ライン104の電源電圧VDDや温度などに依存しない一定の基準電圧VOUTを生成する。
VGS=VREF=VPTAT1+VCTAT1
VOUT=VREF=VPTAT2+VCTAT2
IP=μCOXKβ(VREF−Vth)・VDS1
Vth:MOSFETのしきい値電圧
μ:移動度
COX:単位面積当たりの酸化膜容量
Kβ:第1トランジスタM1のアスペクト比(チャネル長Lとチャネル幅Wの比W/L)
VDS1:ドレインソース間電圧
VREF=VCTAT1+VPTAT1 …(2)
VCTAT1は、第2トランジスタM2のドレインソース間電圧VDS2であり、式(3)で表される。
VCTAT1={(2・IP)/(μCOXK7)}1/2+Vth…(3)
K7:第2トランジスタM2のアスペクト比(W/L)
IP=βKβ(VGS−Vth)VDS …(12)
βは、電流利得係数であり、μCOXに対応する。
ID=KI0exp{(VGS−Vth)/ηVT} …(13)
I0=μCOXVT 2(η−1)
ηは、サブスレッショルドスロープ係数であり、VTは熱電圧である。
K1I0exp{(VGS1−Vth)/ηVT}=K2I0exp{(VGS2−Vth)/ηVT} …(14)
式(14)を整理すると、式(15)を得る。
K1exp{(VGS1−Vth)/ηVT}=K2exp{(VGS2−Vth)/ηVT}
VGS1−VGS2=ηVTln(K2/K1) …(15)
VDS=ηVTln(K2/K1)
IP=βKβ(VGS−Vth)ηVTln(K2/K1) …(16)
第1トランジスタM1のゲートソース間電圧VGSは、基準電圧VREFであるから式(17)を得る。
IP=Kββ(VREF−Vth)ηVTln(K2/K1) …(17)
サブスレッショルド領域においては、式(18)が成り立つ。式(18)をVREFについて解き、その温度微分がゼロとなるように式を整理すると、式(19)を得る。つまり式(19)を満たすように、各トランジスタのアスペクト比Kβ、K1〜K7を定めれば、温度依存性を有しない基準電圧VREFを得ることができる。なお式(18),(19)の導出の過程については、特許文献1および非特許文献1に譲る。Vth4は、第4トランジスタM4のゲートソース間しきい値電圧を表す。
強反転飽和領域において基準電圧VREFは、式(20)で表される。式(20)のIPに、式(17)を代入すると、式(21)を得、さらに式(22)を得る。式(22)を温度Tで微分し、その式がゼロとなるように式を整理すると、式(23)を得る。つまり式(23)を満たすように、各トランジスタのアスペクト比Kβ、K1〜K7を定めれば、温度依存性を有しない基準電圧VREFを得ることができる。
図6は、第2の実施の形態に係る基準電圧源100aの回路図である。基準電圧源100aは、第1カレントミラー回路10、第2カレントミラー回路20、第1PTAT回路30、第1CTAT回路40を備える。第1カレントミラー回路10、第2カレントミラー回路20、第1PTAT回路30、第1CTAT回路40の構成は、図4と同様である。
図7は、第3の実施の形態に係る基準電圧源100bの回路図である。この基準電圧源100bは、第1の実施の形態(図4)と第2の実施の形態(図6)の組み合わせと把握できる。すなわち、出力端子102は、図4と同様に第2CTAT回路60の出力ノード62から引き出されており、第1トランジスタM1のゲートには、第1PTAT回路30の内部電圧VREF’が帰還される。
Claims (14)
- MOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成され、基準電圧を生成する基準電圧源であって、
ソース側の負荷として第1トランジスタを有するワイドラー型の第1カレントミラー回路と、
前記第1カレントミラー回路の出力電流に比例する複数のコピー電流を生成し、前記複数のコピー電流のひとつを前記第1カレントミラー回路の入力側に供給する、第2カレントミラー回路と、
前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第1PTAT(Proportional To Absolute Temperature )電圧を生成する第1PTAT回路と、
前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第1CTAT(Complementary To Absolute Temperature)電圧を生成する第1CTAT回路と、
前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第2PTAT電圧を生成する第2PTAT回路と、
前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第2CTAT電圧を生成する第2CTAT回路と、
を備え、
前記第1PTAT電圧と前記第1CTAT電圧の合計電圧が前記第1トランジスタのゲートに入力され、
前記第2PTAT電圧と前記第2CTAT電圧の合計電圧が、前記基準電圧として出力端子から出力されることを特徴とする基準電圧源。 - 前記第1CTAT回路は、ゲートとドレインが接続され、前記第2カレントミラー回路からのひとつのコピー電流が流れる第2トランジスタを含み、前記第2トランジスタのドレインソース間電圧が、前記第1CTAT電圧であり、
前記第2CTAT回路は、ゲートとドレインが接続され、前記第2カレントミラー回路からのひとつのコピー電流が流れる第3トランジスタを含み、前記第3トランジスタのドレインソース間電圧が、前記第2CTAT電圧であることを特徴とする請求項1に記載の基準電圧源。 - 前記第1PTAT回路は、N個(Nは2以上の整数)のPTATユニットを含み、
各PTATユニットは、
前記第2カレントミラー回路からのひとつのコピー電流が入力される第1ノードと、
第2ノードと、
出力ノードと、
ゲートおよびドレインが前記第1ノードと接続され、ソースが前記出力ノードと接続される第4トランジスタと、
ドレインが前記出力ノードと接続され、ゲートが前記第4トランジスタのゲートと接続され、ソースが前記第2ノードと接続される第5トランジスタと、
を含み、
i番目(2≦i≦N)のPTATユニットの前記第2ノードは、(i−1)番目のPTATユニットの前記出力ノードと接続されることを特徴とする請求項1または2に記載の基準電圧源。 - 前記第1PTAT回路、前記第1CTAT回路および前記第2PTAT回路、前記第2CTAT回路を構成するMOSFETは、強反転飽和領域で動作することを特徴とする請求項1から3のいずれかに記載の基準電圧源。
- 前記第1PTAT回路、前記第1CTAT回路および前記第2PTAT回路、前記第2CTAT回路を構成するMOSFETは、サブスレッショルド領域で動作することを特徴とする請求項1から3のいずれかに記載の基準電圧源。
- MOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成され、基準電圧を生成する基準電圧源であって、
ソース側の負荷として第1トランジスタを有するワイドラー型の第1カレントミラー回路と、
前記第1カレントミラー回路の出力電流に比例する複数のコピー電流を生成し、前記複数のコピー電流のひとつを前記第1カレントミラー回路の入力側に供給する、第2カレントミラー回路と、
前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、PTAT(Proportional To Absolute Temperature )電圧を生成するPTAT回路と、
前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、CTAT(Complementary To Absolute Temperature)電圧を生成するCTAT回路と、
を備え、
前記第1PTAT電圧と前記第1CTAT電圧の合計電圧が、前記基準電圧として出力端子から出力され、
前記PTAT回路の内部ノードの電圧であって、前記基準電圧と等しい電圧が、前記第1トランジスタのゲートに入力されることを特徴とする基準電圧源。 - 前記PTAT回路は、N個(Nは2以上の整数)のPTATユニットを含み、
各PTATユニットは、
前記第2カレントミラー回路からのひとつのコピー電流が入力される第1ノードと、
第2ノードと、出力ノードと、
ゲートおよびドレインが前記第1ノードと接続され、ソースが前記出力ノードと接続される第4トランジスタと、
ドレインが前記出力ノードと接続され、ゲートが前記第4トランジスタのゲートと接続され、ソースが前記第2ノードと接続される第5トランジスタと、
を含み、
i番目(2≦i≦N)のPTATユニットの前記第2ノードは、(i−1)番目のPTATユニットの前記出力ノードと接続され、
前記CTAT回路は、ゲートとドレインが接続され、ソースがN番目のPTATユニットの出力ノードと接続され、前記第2カレントミラー回路からのひとつのコピー電流が流れる第2トランジスタを含み、
前記第2トランジスタのゲートおよびドレインの電圧が前記基準電圧として出力端子から出力され、
前記N番目のPTATユニットの前記第4トランジスタのゲートおよびドレインが、前記PTAT回路の前記内部ノードであることを特徴とする請求項6に記載の基準電圧源。 - 前記PTAT回路および前記CTAT回路を構成するMOSFETは、強反転飽和領域で動作することを特徴とする請求項6または7に記載の基準電圧源。
- 前記PTAT回路および前記CTAT回路を構成するMOSFETは、サブスレッショルド領域で動作することを特徴とする請求項6または7に記載の基準電圧源。
- MOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成され、基準電圧を生成する基準電圧源であって、
ソース側の負荷として第1トランジスタを有するワイドラー型の第1カレントミラー回路と、
前記第1カレントミラー回路の出力電流に比例する複数のコピー電流を生成し、前記複数のコピー電流のひとつを前記第1カレントミラー回路の入力側に供給する、第2カレントミラー回路と、
前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第1PTAT(Proportional To Absolute Temperature )電圧を生成する第1PTAT回路と、
前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第1CTAT(Complementary To Absolute Temperature)電圧を生成する第1CTAT回路と、
前記第1PTAT回路と同じ構成を有し、前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第2PTAT電圧を生成する第2PTAT回路と、
前記第1CTAT回路と同じ構成を有し、前記第2カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第2CTAT電圧を生成する第2CTAT回路と、
を備え、
前記第2PTAT電圧と前記第2CTAT電圧の合計電圧が、前記基準電圧として出力端子から出力され、
前記第1PTAT回路の内部ノードの電圧であって、前記基準電圧と等しい電圧が、前記第1トランジスタのゲートに入力されることを特徴とする基準電圧源。 - 前記第1PTAT回路および前記第2PTAT回路はそれぞれ、N個(Nは2以上の整数)のPTATユニットを含み、
各PTATユニットは、
前記第2カレントミラー回路からのひとつのコピー電流が入力される第1ノードと、
第2ノードと、出力ノードと、
ゲートおよびドレインが前記第1ノードと接続され、ソースが前記出力ノードと接続される第4トランジスタと、
ドレインが前記出力ノードと接続され、ゲートが前記第4トランジスタのゲートと接続され、ソースが前記第2ノードと接続される第5トランジスタと、
を含み、
i番目(2≦i≦N)のPTATユニットの前記第2ノードは、(i−1)番目のPTATユニットの前記出力ノードと接続され、
前記第1CTAT回路は、ゲートとドレインが接続され、ソースが前記第1PTAT回路のN番目のPTATユニットの出力ノードと接続され、前記第2カレントミラー回路からのひとつのコピー電流が流れる第2トランジスタを含み、
前記第2CTAT回路は、ゲートとドレインが接続され、ソースが前記第2PTAT回路のN番目のPTATユニットの出力ノードと接続され、前記第2カレントミラー回路からのひとつのコピー電流が流れる第3トランジスタを含み、
前記第3トランジスタのゲートおよびドレインの電圧が前記基準電圧として出力端子から出力され、
前記第1PTAT回路のN番目のPTATユニットの前記第4トランジスタのゲートおよびドレインが、前記第1PTAT回路の前記内部ノードであることを特徴とする請求項10に記載の基準電圧源。 - 前記第1PTAT回路、前記第1CTAT回路および前記第2PTAT回路、前記第2CTAT回路を構成するMOSFETは強反転飽和領域で動作することを特徴とする請求項10または11に記載の基準電圧源。
- 前記第1PTAT回路、前記第1CTAT回路および前記第2PTAT回路、前記第2CTAT回路を構成するMOSFETは、サブスレッショルド領域で動作することを特徴とする請求項10または11に記載の基準電圧源。
- 請求項1から13のいずれかに記載の基準電圧源を備えることを特徴とする半導体装置。
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